JPH07120902B2 - 演算増幅回路装置 - Google Patents
演算増幅回路装置Info
- Publication number
- JPH07120902B2 JPH07120902B2 JP62216361A JP21636187A JPH07120902B2 JP H07120902 B2 JPH07120902 B2 JP H07120902B2 JP 62216361 A JP62216361 A JP 62216361A JP 21636187 A JP21636187 A JP 21636187A JP H07120902 B2 JPH07120902 B2 JP H07120902B2
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- Japan
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- operational amplifier
- circuit
- amplifier circuit
- oscillation
- switch control
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、位相補償用の容量を最適値に調整できるよ
うにする演算増幅回路装置に関するものである。
うにする演算増幅回路装置に関するものである。
〔従来の技術〕 第３図は例えば中山謙二著「SC回路網の設計と応用」P1
86図7.21東海大学出版会に示された従来の演算増幅回路
装置を示す回路図であり、図において、１はモノリシッ
ク半導体の集積回路、２は差動入力段と高利得増幅段と
の２段構成の演算増幅回路、2aは差動入力段、2bは高利
得増幅段、４は位相補償を行なうための容量素子、８は
抵抗素子である。また、2cは差動入力段2aの等価出力抵
抗,2dはこの差動入力段2aの等価負荷容量で、これらの
並列回路が差動入力段2aと高利得増幅段2bとを結ぶ線路
と接地回路との間に直列接続されている。2eは高利得増
幅段2bの等価出力抵抗である。
86図7.21東海大学出版会に示された従来の演算増幅回路
装置を示す回路図であり、図において、１はモノリシッ
ク半導体の集積回路、２は差動入力段と高利得増幅段と
の２段構成の演算増幅回路、2aは差動入力段、2bは高利
得増幅段、４は位相補償を行なうための容量素子、８は
抵抗素子である。また、2cは差動入力段2aの等価出力抵
抗,2dはこの差動入力段2aの等価負荷容量で、これらの
並列回路が差動入力段2aと高利得増幅段2bとを結ぶ線路
と接地回路との間に直列接続されている。2eは高利得増
幅段2bの等価出力抵抗である。
次に動作について説明する。
差動入力段2aは、これに電位差ΔＶの信号が入力される
と、この信号の差動成分を増幅し、同時にこの増幅した
差動信号をシングルに変換する。さらに、この差動信号
は上記抵抗2c,等価負荷容量2dの並列回路に入力され、
次段のために直流レベルのシフトを行う。この次段であ
る高利得増幅段2bは、低周波域において十分に高い利得
を与える。また、演算増幅回路２を負帰還構成で用いた
場合の動作を安定化させるための位相補償を、位相補償
用の容量素子４および抵抗素子８を用いて行う。
と、この信号の差動成分を増幅し、同時にこの増幅した
差動信号をシングルに変換する。さらに、この差動信号
は上記抵抗2c,等価負荷容量2dの並列回路に入力され、
次段のために直流レベルのシフトを行う。この次段であ
る高利得増幅段2bは、低周波域において十分に高い利得
を与える。また、演算増幅回路２を負帰還構成で用いた
場合の動作を安定化させるための位相補償を、位相補償
用の容量素子４および抵抗素子８を用いて行う。
このとき、位相補償用の容量素子４の値が小さいと、演
算増幅回路２の負帰還構成とした場合に、この演算増幅
回路２が発振を起こす。
算増幅回路２の負帰還構成とした場合に、この演算増幅
回路２が発振を起こす。
従来の演算増幅回路装置は以上のように構成されている
ので、上記発信動作や製造上の品質のばらつき等を考慮
して、位相補償用の容量素子４の値を必要最小限よりも
大き目に設定しなければならず、この結果、演算増幅回
路の特性を劣化させてしまうほか、また、製造上の上記
ばらつきで特性もばらつくなどの問題点があった。
ので、上記発信動作や製造上の品質のばらつき等を考慮
して、位相補償用の容量素子４の値を必要最小限よりも
大き目に設定しなければならず、この結果、演算増幅回
路の特性を劣化させてしまうほか、また、製造上の上記
ばらつきで特性もばらつくなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、製造後に位相補償用の容量素子の容量を必要
最小限に近づけることができるとともに、特性の劣化や
ばらつきを減少させることができる演算増幅回路装置を
得ることを目的とする。
たもので、製造後に位相補償用の容量素子の容量を必要
最小限に近づけることができるとともに、特性の劣化や
ばらつきを減少させることができる演算増幅回路装置を
得ることを目的とする。
この発明に係る演算増幅回路装置は、演算増幅回路の帰
還回路に、複数の容量素子を少くとも各１の半導体スイ
ッチとともに並列接続し、上記演算増幅回路の発振を検
出する発振検出回路がその発振を検出した際には、その
検出出力にもとづいて、スイッチ制御回路が上記発振を
停止するまで順に閉じさせて、上記容量素子の上記帰還
回路への接続数を制御するように構成したものである。
還回路に、複数の容量素子を少くとも各１の半導体スイ
ッチとともに並列接続し、上記演算増幅回路の発振を検
出する発振検出回路がその発振を検出した際には、その
検出出力にもとづいて、スイッチ制御回路が上記発振を
停止するまで順に閉じさせて、上記容量素子の上記帰還
回路への接続数を制御するように構成したものである。
この発明におけるスイッチ制御回路は、発振検出回路の
出力を常時監視し、その出力レベルの大きさ、すなわち
演算増幅回路の発振出力の大きさに従って、複数の容量
素子ごとに設けられたスイッチを次々と閉じていき、帰
還回路に接続される容量素子の数、つまり容量を増加
し、上記発振が止まったところで、上記スイッチの状態
を保持させるように作用する。これにより、上記演算増
幅回路の特性を最適に保ちながら、位相補償用の容量値
を必要最小限に値に自動的に近づけるように作用する。
出力を常時監視し、その出力レベルの大きさ、すなわち
演算増幅回路の発振出力の大きさに従って、複数の容量
素子ごとに設けられたスイッチを次々と閉じていき、帰
還回路に接続される容量素子の数、つまり容量を増加
し、上記発振が止まったところで、上記スイッチの状態
を保持させるように作用する。これにより、上記演算増
幅回路の特性を最適に保ちながら、位相補償用の容量値
を必要最小限に値に自動的に近づけるように作用する。
以下、この発明の一実施例を図について説明する。第１
図において、１はモノリシック半導体集積回路、2A,3A
は差動入力段および高利得増幅段からなる２段構成の演
算増幅回路、2a,3aは差動入力段、2b,3bは高利得増幅
段、2c,3cは差動入力段2a,3aの等価出力抵抗、2d,3dは
差動入力段2a,3aの等価負荷容量、2e,3eは高利得増幅段
2b,3bの等価出力抵抗、2f,3fは発振検出回路、4Aは容量
素子群、41,4K,4K+1,4nはそれぞれ第１番目，第Ｋ番
目，第Ｋ＋１番目，第ｎ番目の容量素子、5,6は半導体
スイッチ群、51,61、5K,6K、5K+1,6K+1、5n,6nはそれぞ
れ第１番目，第Ｋ番目，第Ｋ＋１番目，第ｎ番目の半導
体スイッチ、７はこれらの半導体スイッチ群5,6を制御
するスイッチ制御回路である。
図において、１はモノリシック半導体集積回路、2A,3A
は差動入力段および高利得増幅段からなる２段構成の演
算増幅回路、2a,3aは差動入力段、2b,3bは高利得増幅
段、2c,3cは差動入力段2a,3aの等価出力抵抗、2d,3dは
差動入力段2a,3aの等価負荷容量、2e,3eは高利得増幅段
2b,3bの等価出力抵抗、2f,3fは発振検出回路、4Aは容量
素子群、41,4K,4K+1,4nはそれぞれ第１番目，第Ｋ番
目，第Ｋ＋１番目，第ｎ番目の容量素子、5,6は半導体
スイッチ群、51,61、5K,6K、5K+1,6K+1、5n,6nはそれぞ
れ第１番目，第Ｋ番目，第Ｋ＋１番目，第ｎ番目の半導
体スイッチ、７はこれらの半導体スイッチ群5,6を制御
するスイッチ制御回路である。
次に動作について説明する。電源投入時などモノリシッ
ク半導体集積回路１の初期状態では、半導体スイッチ群
5,6は全て断の状態である。すなわち、例えば半導体ス
イッチ51では、Ｘ端子がA,B両端子のどちらとも接続さ
れていない状態である。このとき、負帰還構成で用いら
れている演算増幅回路2A,3Aには位相補償用の容量素子
群４が１つも接続されておらず、演算増幅回路2A,3Aは
発振を起こす。
ク半導体集積回路１の初期状態では、半導体スイッチ群
5,6は全て断の状態である。すなわち、例えば半導体ス
イッチ51では、Ｘ端子がA,B両端子のどちらとも接続さ
れていない状態である。このとき、負帰還構成で用いら
れている演算増幅回路2A,3Aには位相補償用の容量素子
群４が１つも接続されておらず、演算増幅回路2A,3Aは
発振を起こす。
発振検出回路2f,3fはこの発振を検出し、検出信号をス
イッチ制御回路７へ送る。検出信号を受けたスイッチ制
御回路７は、まず、半導体スイッチ51のＡ接点およびＸ
接点を接続するように、同時に半導体スイッチ61のＣ接
点およびＹ接点を接続するように各半導体スイッチ51,6
1に制御信号Q1を出力する。ここで、演算増幅回路2Aに
は容量素子41が半導体スイッチ51,61を介して位相補償
用に接続さたことになる。しかし、かかる容量素子41の
接続で演算増幅回路2Aの発振が停止しない場合は、これ
を検出したスイッチ制御回路７は、その発振が停止する
まで容量素子41〜4nの接続数を半導体スイッチ51〜5nお
よび61〜6nの切り換えによって順次増加していく。い
ま、容量素子4Kおよび半導体スイッチ5K,6KまでのＫ個
の容量素子と2K個の半導体スイッチが演算増幅回路2Aに
接続された状態で、演算増幅回路2Aの発振が停止したと
すると、演算増幅回路2Aは必要最小限もしくは必要最小
限に近い値の位相補償用容量を持ったことになる。スイ
ッチ制御回路７はこのときの制御信号Q1〜QKを保持す
る。
イッチ制御回路７へ送る。検出信号を受けたスイッチ制
御回路７は、まず、半導体スイッチ51のＡ接点およびＸ
接点を接続するように、同時に半導体スイッチ61のＣ接
点およびＹ接点を接続するように各半導体スイッチ51,6
1に制御信号Q1を出力する。ここで、演算増幅回路2Aに
は容量素子41が半導体スイッチ51,61を介して位相補償
用に接続さたことになる。しかし、かかる容量素子41の
接続で演算増幅回路2Aの発振が停止しない場合は、これ
を検出したスイッチ制御回路７は、その発振が停止する
まで容量素子41〜4nの接続数を半導体スイッチ51〜5nお
よび61〜6nの切り換えによって順次増加していく。い
ま、容量素子4Kおよび半導体スイッチ5K,6KまでのＫ個
の容量素子と2K個の半導体スイッチが演算増幅回路2Aに
接続された状態で、演算増幅回路2Aの発振が停止したと
すると、演算増幅回路2Aは必要最小限もしくは必要最小
限に近い値の位相補償用容量を持ったことになる。スイ
ッチ制御回路７はこのときの制御信号Q1〜QKを保持す
る。
次に、スイッチ制御回路７は演算増幅回路3Aについても
同様に動作して、容量素子41〜4nの制御を接続すること
により、演算増幅回路3Aの発振を停止する。この場合に
も、スイッチ制御回路７は発振検出回路3fからの信号に
より、演算増幅回路3Aの発振が停止するまで、第Ｋ＋１
番目以降の容量素子4K+1〜4nと半導体スイッチ5K+1〜
5n、6K+1〜6nを演算増幅回路3Aに接続した状態になるよ
うに順次制御してゆく。
同様に動作して、容量素子41〜4nの制御を接続すること
により、演算増幅回路3Aの発振を停止する。この場合に
も、スイッチ制御回路７は発振検出回路3fからの信号に
より、演算増幅回路3Aの発振が停止するまで、第Ｋ＋１
番目以降の容量素子4K+1〜4nと半導体スイッチ5K+1〜
5n、6K+1〜6nを演算増幅回路3Aに接続した状態になるよ
うに順次制御してゆく。
したがって、演算増幅回路2A,3Aは必要最小限の位相補
償用容量を持った状態となリ、スイッチ制御回路７のこ
の状態を保持する。
償用容量を持った状態となリ、スイッチ制御回路７のこ
の状態を保持する。
なお、ここで用いるスイッチ制御回路７は、例えば、発
振検出回路2f,3fの出力レベルが複数の異なる基準レベ
ルに対して大きいか小さいかを順次測定し、各判定結果
に応じたアドレスの制御信号Q1〜Qnの１つまたは複数
を、各半導体スイッチ51〜5nまたは61〜6nの投入用制御
信号として出力する。このスイッチ制御回路７はゲート
素子を集積化したものによって構成することができる。
振検出回路2f,3fの出力レベルが複数の異なる基準レベ
ルに対して大きいか小さいかを順次測定し、各判定結果
に応じたアドレスの制御信号Q1〜Qnの１つまたは複数
を、各半導体スイッチ51〜5nまたは61〜6nの投入用制御
信号として出力する。このスイッチ制御回路７はゲート
素子を集積化したものによって構成することができる。
なお、上記実施例では２つの演算増幅回路2A,3Aについ
て示したが、３つ以上の演算増幅回路についても同様で
ある。例えば、３つの演算増幅回路（図示しない）につ
いては、第２図に示すように、半導体スイッチ5A,6A及
びスイッチ制御回路7Aを構成すればよい。
て示したが、３つ以上の演算増幅回路についても同様で
ある。例えば、３つの演算増幅回路（図示しない）につ
いては、第２図に示すように、半導体スイッチ5A,6A及
びスイッチ制御回路7Aを構成すればよい。
以上のように、この発明によれば演算増幅回路の位相補
償用の容量素子に接続された半導体スイッチを、発振検
出回路の情報によりもとづきスイッチ制御回路で制御す
るように構成したので、上記演算増幅回路の特性を劣化
させることなく、また、容量素子の製造ばらつき等に影
響されにくいものが得られる効果がある。
償用の容量素子に接続された半導体スイッチを、発振検
出回路の情報によりもとづきスイッチ制御回路で制御す
るように構成したので、上記演算増幅回路の特性を劣化
させることなく、また、容量素子の製造ばらつき等に影
響されにくいものが得られる効果がある。
第１図のこの発明の一実施例による演算増幅回路装置を
示す回路図、第２図はこの発明の他の実施例を示す半導
体スイッチ及びスイッチ制御回路の回路図、第３図は従
来の演算増幅回路装置を示す回路図である。 １はモノリシック半導体集積回路、2A,3Aは演算増幅回
路、41〜4nは容量素子、51〜5n・61〜6nは半導体スイッ
チ、７はスイッチ制御回路。 なお、図中、同一符号は同一、又は相当部分を示す。
示す回路図、第２図はこの発明の他の実施例を示す半導
体スイッチ及びスイッチ制御回路の回路図、第３図は従
来の演算増幅回路装置を示す回路図である。 １はモノリシック半導体集積回路、2A,3Aは演算増幅回
路、41〜4nは容量素子、51〜5n・61〜6nは半導体スイッ
チ、７はスイッチ制御回路。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】演算増幅回路の帰還回路に少くとも各１の
半導体スイッチとともに並列接続した複数の位相補償用
の容量素子と、上記演算増幅回路の発振を検出する発振
検出回路と、この発振検出回路の出力にもとづき、上記
演算増幅回路の発振が停止するまで上記半導体スイッチ
を順次閉じて、上記位相補償用の容量値を必要最小値に
制御するように上記容量素子の上記帰還回路への接続数
を制御するスイッチ制御回路とを備えた演算増幅回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62216361A JPH07120902B2 (ja) | 1987-09-01 | 1987-09-01 | 演算増幅回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62216361A JPH07120902B2 (ja) | 1987-09-01 | 1987-09-01 | 演算増幅回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6461106A JPS6461106A (en) | 1989-03-08 |
| JPH07120902B2 true JPH07120902B2 (ja) | 1995-12-20 |
Family
ID=16687361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62216361A Expired - Lifetime JPH07120902B2 (ja) | 1987-09-01 | 1987-09-01 | 演算増幅回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120902B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0741366B1 (en) * | 1995-04-26 | 2001-02-14 | Yozan Inc. | Multiplication circuit |
| JP6509580B2 (ja) * | 2015-02-19 | 2019-05-08 | シャープ株式会社 | 増幅器およびそれを備える放射線検出器と放射線撮像パネル |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS508513U (ja) * | 1973-05-22 | 1975-01-29 | ||
| JPS5877913U (ja) * | 1981-11-19 | 1983-05-26 | 日本コロムビア株式会社 | 負帰還増幅器 |
-
1987
- 1987-09-01 JP JP62216361A patent/JPH07120902B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6461106A (en) | 1989-03-08 |
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