JP2715388B2 - Ｃｍｏｓパワー演算増幅器 - Google Patents

Description

【発明の詳細な説明】 （発明の背景） 単一チップ上の複雑なエレクトロニクスシステムの集
積化はしばしば同じ製造プロセスにより製造されるデジ
タル及びアナログ回路の両者の存在を必要とする。最近
のデジタル技術の発展は、常に増加する数の機能（例え
ばフィルタリング）を実行するためのそれらの利用の進
展を許容してきている。しかしながらデジタルシステム
を実ワールドとインターフェイスさせることを許容する
アナログ−デジタル及びデジタル−アナログ用及び増幅
用のような回路は置換不能なアナログ型回路のままであ
る。

特に集積システムの出力では、外部の使用者により課
される負荷条件に依存せずに正確な出力シグナルを提供
することのできるインターフェイス回路が依然として必
要である。この種のインターフェイスはパワー演算増幅
器により一般に実行される。該演算増幅器は、容量性負
荷（数百ピコファラッドまで）及び抵抗性負荷（数百オ
ームまで）を駆動できる回路である。この機能のみを行
う通常バイポーラー技術で製造される多くの集積回路は
市販されている。これらの集積回路はカスケードで、実
ワールドに向かうパワーインターフェイスとして複雑な
集積回路に接続されることがある。最近では、ある一定
のプロセスシステムを含みそこから良好な性能を得るた
めに同じ集積回路中にこれらのインターフェイス回路も
集積させてしまうことが可能とされている。一般に、複
雑なモノリチックに集積されたシステムを製造するため
に利用される技術は所謂MOS（金属酸化物半導体）技術
であり、従ってアナログ回路の設計者は、より良い特性
を示すMOSパワー演算増幅器の設計に積極的に従事して
いる。

これらの特性は次のようにリストアップすることがで
きる。つまり供給電圧の値に可能な限り接近した最大電
圧イクスカーションを有するより強い負荷を駆動する能
力を有すること、サプライから来るノイズを良好に除去
すること、出力インピーダンスが小さいこと、パワー散
逸が小さいこと及びエリア要求が小さいことである。

（従来技術の説明） パワー演算増幅器は通常２個の段により形成されてい
る（第１図）。シグナルを差動して拾いそれを増幅する
入力段には、パワー出力段が続いている。該第１段は、
一般に顕著に高いゲインを有する簡単な差動増幅器つま
り「折り返し（folded）カスコード」増幅器（これらの
増幅器はアナログMOS回路の設計者に良く知られ、グレ
ゴリアン・テムズの「シグナルプロセシングのためのア
ナログMOS集積回路」に詳述されている）である。第２
段つまりパワー出力段については、種々の解決法が存在
し、次に簡単に述べることにする。

ソースフォロア出力段（第２図）は、周知のバイポー
ラエミッタフォロア回路に類似している。使用されてい
る共通ドレーン配置は、１より小さい電圧ゲインと広い
バンド及び高い電流ゲインにより特徴付けられる。欠点
は、出力電圧V_OUTがV_cc−V_gsに等しい値までしか上昇し
ないため、出力ダイナミックが制限され低くなることで
ある。ここでV_gsは、トランジスタが強い抵抗性負荷を
駆動するために強い電流を供給しなければならないとき
に、幾分高い電圧を有することのあるゲート及びソース
間に生ずる電圧である。更に、電流発振器として機能す
るトランジスタが、入力シグナルが存在するときに負荷
に導かれる最大電流より大きい直流を引かなければなら
ない限り、残りのパワー散逸は幾分強くなる。

出力電圧スイング（ダイナミック）を改良するため
に、出力MOSトランジスタM1は、付加的なプロセスステ
ップなしに基本的なCMOS製造プロセスの間に形成される
バイポーラトランジスタにより置換されることができる
（第３図）。この場合、出力電圧は約V_cc−0.7（Ｖ）ま
で上昇することがある。レスト条件下での高いパワー散
逸に関する問題及びバイポーラトランジスタ出力段の幾
分小さい入力インピーダンス（MOSトランジスタの場合
の数ギガ（giga）オームに換えて数キロオーム）を駆動
できる比較的頑強な入力段を与える必要性に関する問題
が残る。更に顕著なことに、CMOS製造プロセスにより製
造されるバイポーラトランジスタは、幾分貧弱な固有特
性を有している。

他の出力段は「プッシュ−プル」段である（第４
図）。この段は、クラスABで動作する、つまり入力シグ
ナルがない場合にはM5及びM6が弱く通電され、従ってそ
れらは小さいパワーを消費する。出力トランジスタを通
って循環する電流はシグナルに依存する。低い出力ダイ
ナミックはこの解決法の欠点として残る。出力電圧スイ
ングは実際に、サプライの両サイドからのV_gsに等しい
電圧に限定される。

最近多く利用されている出力段が第５図に示されてい
る。増幅器A1及びA2（エラー増幅器と呼ばれる）には、
出力からその非反転入力へのフィードバックがあり、こ
れは対応する出力MOSトランジスタのゲートとドレーン
を横切って存在する電圧V_gdを利用し、それらは出力ト
ランジスタを横切る正確なバイアス電流を与えるような
値を有する直流電圧を出力に供給しなければならない。
シグナルの観点からは、２個の増幅器は単一のゲインと
して振る舞い、非反転バッファは出力シグナルを有して
いる（つまりV_OUT＝V_in）。もしV_inが上昇するとノード
Ａ及びＢの電圧が低下し従ってトランジスタM1が負荷に
より必要とされる全電流を与えることが可能であり、一
方トランジスタM2は結局スイッチオフされたままとする
ことができる（もしV_inが低下したときは逆になる）。
この解決法は、２個の付加的なエラー増幅器を必要とす
る上に、オフセットにより強く影響される。製造プロセ
ス中の局部的な変化のため、理想的には同一でなければ
ならない１対のトランジスタ（差動段の入力対や電流ミ
ラーを形成するトランジスタ対のようなもの）が同一で
ないときに、オフセット電圧が発生する。結果的に理論
的には等しくなければならない電圧又は電流が等しくな
く、従ってある回路の動作をアンバランスにする。

第６図に示されているような２個のエラー増幅器間の
オフセットは、ある場合には両トランジスタ間のバイア
ス電流が非常に小さくなり、他の場合には非常に増加す
るというように、M1及びM2の直流駆動電圧を変化させる
ことがある。散逸したパワーの10:1までの変化が起こる
ことがあり、これはしばしば受け入れられない。出力電
流の特別の制御回路が必要であり、これは更に全体の設
計を複雑にする。

更に考慮し続けなければならない付随する問題点は、
増幅器A1及びトランジスタM1から成るループと増幅器A2
及びトランジスタM2から成るループの安定性である。前
記増幅器（A1又はA2）及び前記トランジスタ（M1又はM
2）のカスケードは実際に２段の増幅器と考えてもよ
い。２段の増幅器が１又は２以上の補償コンデンサを必
要とすることは周知である。これらがないと、カスケー
ド中の２段により導入されるフェーズシフトが振動を引
き起こすことがあり、少なくとも許容できる弱められた
振動を含むステップレスポンスを生ずることがある。第
１の補償方法は、前記パワー出力段の出力と前記第１段
の出力間にコンデンサを接続することである。この方法
は効果的であるが、サプライのノイズ除去は高周波数に
おいて大きく減少する。この事実は、第7a図（カスケー
ドA1及びM1用）及び第7b図（カスケードA2及びM2用）中
に示された簡略化された例を見ることにより直ちに評価
でき、ここで第１段つまり入力段は差動段であり、第２
段つまり出力段は共通ソース増幅器であり、C_Cは補償コ
ンデンサである。該コンデンサC_Cが短絡したように振る
舞いがちな周波数では、M1及びM2トランジスタはダイオ
ード接続になり、出力ノードとサプライ間に低いインピ
ーダンス経路を構成する（トランジスタは1/gm値の抵抗
に等しく、ここでgmはMOSトランジスタの相互コンダク
タンスである）。従ってサプライ上のノイズは完全に出
力に移動される。

サプライ上に存在するノイズの効果を消すことのでき
る第２の補償方法は、1983年12月のIEEEJSSCにおいて、
ブペンドラ・アフイアにより「CMOS演算増幅器のための
改良された周波数補償技術」という報文中で述べられ、
かつ第８図中に例示されている。当業者には周知である
ように、補償コンデンサC_Cが短絡したように振る舞う周
波数では、その相互コンダクタンスgmが十分大きければ
出力シグナルは接地されたトランジスタＱのソースをフ
ォローし、従ってサプライの乱れにより影響されない。
この解決法の欠点は、一方がＰ−チャンネルで他方がＮ
−チャンネルトランジスタである（これを形成すること
は幾分困難である）にもかかわらず、電流発振器Ｉを形
成する２個のMOSトランジスタが正確に同じ電流を与え
なければならないことであり、さもなければ増幅器の入
力におけるオフセットが非常に大きくなる。実際に、こ
れら２個のMOSトランジスタ間のアンバランス（Ｉ）
は、ノードＡの電圧を、Ra Iに等しい量Ｖだけ変化させ
る。ここでRaはノードＡから見た全インピーダンスであ
る。この電圧変化Ｖは、gm_M1Vに等しい出力電流変化I
_OUTに変換され、次いでこの出力電流変化I_OUTは、Ru I
_OUTに等しい電圧変化V_OUTを生じさせ、ここでRuは出力
ノードから見た全インピーダンスである。V_OUTを入力か
ら出力までのオープンループゲインgm_inRagm_M1R_OUTで割
ると、I/gm_inに等しい入力オフセット電圧が発生する。

（発明の概要） 本発明の主目的は、従来技術のCMOSパワー演算増幅器
の欠点と不都合を有することなく、大きな出力電圧スイ
ングを有し高周波数サプライノイズを十分に除去できる
改良されたCMOSパワー演算増幅器を提供することであ
る。

この目的及び付随する利点は、実質的に、 増幅器の２個の入力ターミナルに加えられる入力シグ
ナルの関数として、強く増幅された第１の出力シグナル
をその第１の出力ターミナル上に形成しかつ弱く増幅さ
れた第２の出力シグナルをその第２の出力ターミナル上
に形成するよう動作する折り返しカスコード型入力差動
段と； それぞれ、前記入力段の前記第２及び第１の出力ター
ミナルに結合された反転及び非反転入力を有し、かつ前
記入力段の前記出力シグナルの関数としてその出力ター
ミナル上に出力シグナルを形成するように動作する中間
シグナルシフタ増幅器により形成される出力段と； 演算増幅器の出力ノードを構成する共通出力ノードを
有する第１の出力増幅器と第２の出力増幅器と； 前記演算増幅器の前記出力ノードと、そのゲートが前
記中間シグナルシフタ増幅器の反転入力を構成するＮ−
チャンネルトランジスタと直列に接続された接地された
ゲートを有する前記Ｎ−チャンネルトランジスタのソー
ス間に接続された第１の補償コンデンサと、前記演算増
幅器の前記出力ノードと、そのドレーンが前記入力差動
段の前記第１の出力ターミナルを構成する接地されたゲ
ートを有する前記Ｐ−チャンネルトランジスタのソース
間に接続された第２の補償コンデンサと； 前記中間シグナルシフタ増幅器の接地されたゲートを
有する前記Ｎ−チャンネルトランジスタのドレーンへ、
Ｎ−チャンネル定電流発振器により同じトランジスタの
ソースから引かれる電流を加えるためのＰ−チャンネル
定電流発振器と； 前記折り返しカスコード型入力差動段の接地されたゲ
ートを有する前記Ｐ−チャンネルトランジスタのドレー
ンへ、Ｐ−チャンネル定電流発振器により同じトランジ
スタのソースから引かれる電流を加えるためのＮ−チャ
ンネル定電流発振器とを含んで成り； 前記第１の共通ソース出力増幅器は前記中間シグナル
シフタ増幅器の前記出力シグナルにより駆動され、かつ
前記第２の共通ソース出力増幅器は前記中間シグナルシ
フタ増幅器の前記非反転入力に加えられる同じシグナル
により駆動され； 前記の折り返しカスコード型入力差動段は、それぞれ
が前記カスコード型差動段の２個のＰ−チャンネル出力
トランジスタのそれぞれの１つに直列に接続された接地
されたゲートを有する少なくとも１個のＰ−チャンネル
トランジスタを含んで成り、直列に接続された接地され
たゲートを有する前記Ｐ−チャンネルトランジスタのド
レーンはそれぞれ前記入力差動段の前記第１及び前記第
２の出力ターミナルを構成し、 前記中間シグナルシフタ増幅器はＰ−チャンネルトラ
ンジスタ対により形成され電流ミラーを含んで成り、該
電流ミラーの２個の枝路のそれぞれには直列に、接地さ
れたゲートを有する第１のＮ−チャンネルトランジスタ
と、前記中間シグナルシフタ増幅器の前記入力のうちの
１つを構成し、前記入力差動段の前記出力ターミナルの
１つに接続された、ゲートを有する第２のＮ−チャンネ
ルトランジスタが接続され、前記中間シグナルシフタ増
幅器の出力ターミナルは、そのゲートが前記反転入力を
構成するＮ−チャンネルトランジスタに直列に接続され
た接地されたゲートを有するＮ−チャンネルトランジス
タのドレーンにより構成されている； 大きい出力電圧スイングを有し高いノズル除去を達成
するCMOSパワー演算増幅器により、達成される。

（図面の簡単な説明） 第１図は、パワー演算増幅器のブロックダイアグラム
であり、 第２図は、ソースフォロア出力段であり、 第３図は、第２図の示されたものと類似する修正され
たパワー出力段であり、 第４図は、「プッシュ−プル」出力段であり、 第５図は、エラー増幅器対を利用した他の出力パワー
段の回路ダイアグラムであり、 第６図は、オフセット電圧がオフセット電圧発振器に
より概略的に示されている、第５図と同じ回路ダイアグ
ラムであり、 第7a図及び第7b図は、先行する第５図及び第６図に示
された出力段の２個の並列なループのための従来技術の
補償配置を例示する回路ダイアグラムであり、 第８図は、高周波数におけるノイズ除去を増加させる
回路手段を付加した第7a図の回路ダイアグラムに類似す
る回路ダイアグラムであり、 第９図は、本発明の実施例に従って形成されたパワー
演算増幅器の回路ダイアグラムであり、 第10図は、本発明実施例の増幅器の折り返しカスコー
ド型入力差動段の拡大図であり、 第11図は、第９図の完全な回路ダイアグラム中に示さ
れた補償手段を除いた本発明実施例の増幅器の出力段の
簡略化した回路ダイアグラムである。

（好適な実施例の説明） 本発明のパワー演算増幅器の代表的な回路ダイアグラ
ムが第９図に示されている。

本実施例の増幅器の特別な態様は、その回路ダイアグ
ラムが第11図に別個に示されている補償手段を有しない
特別な出力段とともに、第10図に別個に示された折り返
しカスコード型入力差動段を組み入れたことにより表す
ことができる。

該増幅器の入力段は、一般的な折り返しカスコード型
入力差動段である。トランジスタM1及びM2の入力差動対
及び対応するバイアス電流発振器M0、M3及びM4は、両者
とも接地されたゲートを有するトランジスタ対M5A及びM
6A、バイアス電流発振器M5及びM6、及びトランジスタ対
M7及びM8により形成される出力電流ミラーにより形成さ
れた折り返しカスコード出力配置を有する標準的な差動
入力段の代表的なものである。V_B1、V_B3及びV_B2はバイ
アス定電圧である。

前記折り返しカスコード型差動入力段は、該段つまり
演算増幅器の２個の入力ターミナルV_in-及びV_in+へ加え
られるシグナルの関数として、第１の出力ターミナルＡ
に強く増幅されたシグナルを又第２の出力ターミナルＢ
に弱く増幅された出力シグナルを与えるよう動作する。

第11図の簡略化された部分回路ダイアグラム中に明ら
かなように、出力段は実質的に、定常条件下でＰ−チャ
ンネル出力トランジスタM14中に正確なバイアス電流を
作り出すような値の電圧をノードＣ（つまり第１の共通
ソース出力増幅器）へ供給するトランジスタM9、M9A、M
10、M10A、M11及びM12により形成される中間シグナルシ
フト増幅器により形成されている。シグナルプロセシン
グの観点からは、前記中間増幅器は実質的に、前記折り
返しカスコード型差動入力段の前記第２出力ターミナル
に対応する前記回路のノードＢからその出力シグナルを
拾い、そしてこのようなシグナルの増幅されたレプリカ
を前記回路のノードＣへ供給する。

他のＮ−チャンネル出力トランジスタM13（つまり第
２の共通ソース出力増幅器）は、回路のノードＡ（つま
り前記折り返しカスコード型差動出力段の前記第１の出
力ターミナル）に存在するシグナルによりそのゲートで
直接駆動される。

従来技術の同等の出力段（例えば第５図）と比較し
て、本実施例の増幅器の出力段はより簡単で煩雑さが少
なく、更に理想的には同一であるべきトランジスタ対間
に存在する差異のため起こることのある出力トランジス
タ中のバイアス電流変化を大きく制限することを可能に
する。

本実施例の増幅器は、第８図に示された従来技術の同
等の増幅器において起こることを比較して、引き続く説
明で明らかになるように、前記サプライ上に存在するノ
イズの卓越した除去を許容し、一方定電流発振器対を形
成するトランジスタ間の差異に起因する入力オフセット
電圧を限定する前記２個の増幅ループの周波数補償を許
容する。

次に本実施例の増幅器のより完全な回路ダイアグラム
である第９図に戻ると、前記増幅器の動作のより詳細な
分析を行うことが可能である。トランジスタM15、M16、
M17、M18、M19、M20、M21及びM22は前記２個の増幅ルー
プの補償を行うためのもので増幅器の基本的な動作には
影響を与えず、従ってそれらは一時的に無視することが
できる。入力シグナルが入力ターミナルV_in-における電
圧を上昇させ入力ターミナルV_in+における電圧を低下さ
せるとすると、前記差動入力段のアンバランスが生ず
る。このアンバランスはM7を流れる電流に比較してM8を
通る電流量が増加したときに反映され、従って前記アン
バランスは、回路のノードＡのポテンシャルが大きく増
加（V_A）したとき（このような増加V_Aはgm_inR_Aに等し
い）及び回路のノードＢのポテンシャルが僅かに低下し
たとき（このような低下V_Bはgm_in/gm_M7に等しい）に反
映される。トランジスタM9及びM13のゲートのポテンシ
ャルが上昇し、従ってそれを通る電流も増加する。M9を
通って流れる電流は変化せずに接地されたゲートを有す
るトランジスタM9Aを通過し、トランジスタ対M11及びM1
2により形成される電流ミラーに入る。これはトランジ
スタM11及びM12を通る電流を等しくする傾向があるが、
そのゲートがより低い電圧にあるためトランジスタM10
がシグナルがない場合に比べてより少ない電流を引くの
で、M10は回路のノードＣを強くチャージしてその電圧
をgm_inR_Agm_M9R_Cに等しい量V_Cだけ増加させる。その結果
トランジスタM14のゲート及びソース間の電圧（V_gs）が
低下し、同じくそれを通って流れる電流も減少する。M1
3及びM14を通る電流のアンバランスI_OUTはこのようにし
て入力シグナルの関数として発生する（I_OUTはgm_M13V_A
＋gm_M14V_Cに等しい）。M14を通って流れる電流より過剰
のトランジスタM13を通って流れる電流は、外部負荷に
流れてRl I_OUTにより与えられる出力電圧の減少を決定
する。ここでRlは外部負荷を構成する出力インピーダン
スである。

逆の極性の入力シグナルについては、M13及びM14を通
る電流のアンバランスは逆に起こり、M14はM13を通って
流れる電流の過剰の電流を負荷に供給し、従って出力電
圧を上昇させる。

従って出力バッファ段の入力から出力へのゲインは非
常に高く次のように与えられる。

A₀＝gm_inR_A（gm_M13＋gm_M9R_Cgm_M14）Rl 本実施例の増幅器の出力段の主要な特徴は前記２個の
増幅ループが補償される方法にあり、これは第７図の回
路ダイアグラムに関連して述べた従来技術の同等の配置
と比較して決定的な利点を有している。補償は、２個の
コンデンサC1及びC2、及び接地されたゲートを有する前
記２個のトランジスタM6A及びM10Aにより得られる。接
地されたゲートを有する他のトランジスタ対M5A及びM9A
は対称の考慮のためのみに利用される。第７図に示され
た従来技術のために行われた類似した考慮によると、上
記した接地ゲートを有するトランジスタは、高周波数に
おいてもサプライ上での乱れに鋭敏でない出力電圧を達
成することを許容する。これを可能にするために、上記
した接地したゲートを有するMOSトランジスタは高い相
互コンダクタンス（gm）値を有しなければならない。従
来技術によると、これは比較的広い幅を有するこれらの
トランジスタを形成することにより一般的に達成でき
る。

本実施例により提案される解決法はそれとは異なりよ
り好都合である。それは、後述する機能を有するトラン
ジスタM15、M16、M17、M18、M19、M20、M21及びM22によ
り形成される定電流発振器を利用することから成る。該
Ｐ−チャンネル定電流発振器は、接地されたゲートを有
する上記MOSトランジスタのドレーンに、Ｎ−チャンネ
ル定電流発振器によりそのソースから引き出されるある
一定の電流を加える。従ってこれらの機能は、回路の残
りの部分を循環する電流に影響を与えることなく、接地
されたゲートを有する上記したMOSトランジスタを通っ
て流れる電流の値を局部的に上昇させる機能である。MO
Sトランジスタの相互コンダクタンスgmはそれを通って
流れる電流の平方根（更にトランジスタの幅−長さ比）
に比例するため、これらの電流発振器の効果は従って上
記した接地したゲートを有するMOSトランジスタの相互
コンダクタンスgmを増加させこれにより上記した望まし
い方法でそれらの挙動を改良することである。この配置
により、上記した接地したゲートを有するMOSトランジ
スタの大きさを受容できる限度内に維持し、シリコンエ
リアを過度に占有することなく回路の良好な性能を確保
することが可能になる。

第８図の従来技術による解決法につき言及すると、定
電流発振器Ｉの電流の差異が出力における大きなオフセ
ットを生じさせることに気がつく。このような差異が生
ずることは、一方の電流発振器がＰ−チャンネルで他方
がＮ−チャンネルであるという事実から見ると実質的に
不可避である。

逆に、本発明実施例のパワー演算増幅器では、それぞ
れ４個のＮ−チャンネル定電流発振器M17、M18、M21及
びM22と比較されなけらばならない４個のＰ−チャンネ
ル定電流発振器M15、M16、M19及びM20があるという事実
にかかわらず、M15とM17、M16とM18、M19とM21、及びM2
0とM22間の起こり得る電流アンバランスは入力オフセッ
ト電圧について無視できる効果を有していることを容易
に理解できる。他方本発明実施例の増幅器の場合に要求
されることは、M15とM16、及びM17とM18の定電流間にア
ンバランス（Ｉ）が存在しないことである（当業者に容
易に理解できるように、M19及びM20及びM21及びM22間の
電流の差異の重要性は非常に低い）。このようなアンバ
ランスはI/gm_inに等しい入力オフセットを生じさせる。
しかしながら同じ型のチャンネル極性のMOSトランジス
タによりそれぞれM15及びM16、M17及びM18の２個のトラ
ンジスタ対が形成されているため、これらのトランジス
タ対が等しい電流を有することあるいはどのような場合
でも電流の差異Ｉは非常に小さく従って入力オフセット
もそのようになることを確保することは断然容易にな
る。本発明実施例の増幅器の他の都合良い特徴は、同等
の従来技術の回路（第６図）と異なり、出力電流の制御
が第９図に示された本実施例の増幅器の回路により固有
な機能として行われるため、このような出力電流制御の
ための補助回路は最早不要となることである。

名目上同一でなければならないトランジスタ対間に起
こり得るオフセットを調べることにより、当業者は、こ
れらの起こり得るオフセットは２個の出力トランジスタ
を通る定電流のアンバランスを常に決定し、２つの電流
の一方が増加して他方が減少するということを認識する
であろう。前記２個の出力トランジスタの一方を通って
流れる過剰電流は負荷を通って流れがちになり、従って
出力電圧の変化を生じさせる。通常の動作の間の前記演
算増幅器はフィードバックがあるため、出力電圧が変化
しようとする傾向は前記増幅器の入力で検出され、該増
幅器は、出力電圧の変化傾向を反対にバランスするよう
にトランジスタの差動入力対をアンバランスさせること
により反応する。前記出力電圧のある一定の変化を反対
にバランスするために必要な差動入力電圧は、前記出力
電圧を増幅器のオープンループゲインで割ったものに等
しく、このようなゲインが非常に大きいため従ってその
値は極端に小さくなる。最後に、名目上の値に近い値に
おける前記２個の出力トランジスタを通って流れる前記
２つの電流間の同一性が再設定され、容認できる限界内
に含まれる限定されたオフセット電圧が前記増幅器の入
力ターミナルを横切って発生する。第６図に示したよう
な同等の従来技術の回路の場合は、出力トランジスタを
通って流れる電流と同じように強い変化を生じさせるト
ランジスタ対間のオフセットがあり、結果として前記出
力の電流が変化しない傾向となり、従ってフィードバッ
クが介入することができない。これらの場合には、前記
２個の出力トランジスタを通って流れる電流の場合と同
じように起こり得る増加を検出しこれらの増加を妨げる
ための付加的な補助回路が必要である。これらの付加的
な回路は、増幅器の設計をより重要にする他の非理想的
素子を加える。

【図面の簡単な説明】

第１図は、パワー演算増幅器のブロックダイアグラム、
第２図は、ソースフォロア出力段、第３図は、第２図の
示されたものと類似する修正されたパワー出力段、第４
図は、「プッシュ−プル」出力段、第５図は、エラー増
幅器対を利用した他の出力パワー段の回路ダイアグラ
ム、第６図は、オフセット電圧がオフセット電圧発振器
により概略的に示されている、第５図と同じ回路ダイア
グラム、第7a図及び第7b図は、先行する第５図及び第６
図中に示された出力段の２個の並列なループのための従
来技術の補償配置を例示する回路ダイアグラム、第８図
は、高周波数におけるノイズ除去を増加させる回路手段
を付加した第7a図の回路ダイアグラムに類似する回路ダ
イアグラム、第９図は、本発明の実施例に従って形成さ
れたパワー演算増幅器の回路ダイアグラム、第10図は、
本発明実施例の増幅器の折り返しカスコード型入力差動
段の拡大図、第11図は、第９図の完全な回路ダイアグラ
ム中に示された補償手段を除いた本発明実施例の増幅器
の出力段の簡略化した回路ダイアグラムである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニエル センデロビッチ アメリカ合衆国 94708 カリフォルニ ア州 バークレイ フェアローン・ドラ イブ 36 (56)参考文献 特開 昭59−34706（ＪＰ，Ａ) 特開 昭61−21607（ＪＰ，Ａ) 特開 昭59−43614（ＪＰ，Ａ) 特開 昭62−241410（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】増幅器の２個の入力ターミナルに加えられ
   る入力シグナルの関数として、強く増幅された第１の出
   力シグナルをその第１の出力ターミナル上に形成しかつ
   弱く増幅された第２の出力シグナルをその第２の出力タ
   ーミナル上に形成するように動作する折り返しカスコー
   ド型入力差動段と； それぞれ、前記入力段の前記第２及び第１の出力ターミ
   ナルに結合された反転及び非反転入力を有し、かつ前記
   入力段の前記出力シグナルの関数としてその出力ターミ
   ナル上に出力シグナルを形成するように動作する中間シ
   グナルシフタ増幅器により形成される出力段と； 演算増幅器の出力ノードを構成する共通出力ノードを有
   する第１の出力増幅器と第２の出力増幅器と； 前記演算増幅器の前記出力ノードと、そのゲートが前記
   中間シグナルシフタ増幅器の反転入力を構成するＮ−チ
   ャンネルトランジスタと直列に接続された接地されたゲ
   ートを有する前記Ｎ−チャンネルトランジスタのソース
   間に接続された第１の補償コンデンサと、前記演算増幅
   器の前記出力ノードと、そのドレーンが前記入力差動段
   の前記第１の出力ターミナルを構成する接地されたゲー
   トを有する前記Ｐ−チャンネルトランジスタのソース間
   に接続された第２の補償コンデンサと； 前記中間シグナルシフタ増幅器の接地されたゲートを有
   する前記Ｎ−チャンネルトランジスタのドレーンへ、Ｎ
   −チャンネル定電流発振器により同じトランジスタのソ
   ースから引かれる電流を加えるためのＰ−チャンネル定
   電流発振器と； 前記折り返しカスコード型入力差動段の接地されたゲー
   トを有する前記Ｐ−チャンネルトランジスタのドレーン
   へ、Ｐ−チャンネル定電流発振器により同じトランジス
   タのソースから引かれる電流を加えるためのＮ−チャン
   ネル定電流発振器とを含んで成り； 前記第１の出力増幅器は前記中間シグナルシフタ増幅器
   の前記出力シグナルにより駆動され、かつ前記第２の出
   力増幅器は前記中間シグナルシフタ増幅器の前記非反転
   入力に加えられる同じシグナルにより駆動され； 前記折り返しカスコード型入力差動段は、それぞれが前
   記カスコード型差動段の２個のＰ−チャンネル出力トラ
   ンジスタのそれぞれの１つに直列に接続された接地され
   たゲートを有する少なくとも１個のＰ−チャンネルトラ
   ンジスタを含んで成り、直列に接続された接地されたゲ
   ートを有する前記Ｐ−チャンネルトランジスタのドレー
   ンはそれぞれ前記入力差動段の前記第１及び第２の出力
   ターミナルを構成し、 前記中間シグナルシフタ増幅器はＰ−チャンネルトラン
   ジスタ対により形成された電流ミラーを含んで成り、該
   電流ミラーの２個の枝路のそれぞれには直列に、接地さ
   れたゲートを有する第１のＮ−チャンネルトランジスタ
   と、前記中間シグナルシフタ増幅器の前記入力のうちの
   １つを構成し、前記入力差動段の前記出力ターミナルの
   １つに接続された、ゲートを有する第２のＮ−チャンネ
   ルトランジスタが接続され、前記中間シグナルシフタ増
   幅器の出力ターミナルは、そのゲートが前記反転入力を
   構成するＮ−チャンネルトランジスタに直列に接続され
   た接地されたゲートを有するＮ−チャンネルトランジス
   タのドレーンにより構成されている； 大きい出力電圧スイングを有し高いノズル除去を達成す
   るCMOSパワー演算増幅器。