JPS58154921A - ストロ−ブ型比較器 - Google Patents
ストロ−ブ型比較器Info
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- JPS58154921A JPS58154921A JP3769782A JP3769782A JPS58154921A JP S58154921 A JPS58154921 A JP S58154921A JP 3769782 A JP3769782 A JP 3769782A JP 3769782 A JP3769782 A JP 3769782A JP S58154921 A JPS58154921 A JP S58154921A
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- Japan
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は入力電圧と基準電圧を比較増幅し、クロックパ
ルスにより与えら扛る８タイミングに同期してデジタル
出力を発生させるストローブ比較器に関するもので、特
にビデオ信号を高速でデジタル直に変換する並列型Ａ／
Ｄ変換器の使用に適したストローブ比較器に関するもの
である。
ルスにより与えら扛る８タイミングに同期してデジタル
出力を発生させるストローブ比較器に関するもので、特
にビデオ信号を高速でデジタル直に変換する並列型Ａ／
Ｄ変換器の使用に適したストローブ比較器に関するもの
である。
近年、ビデオ信号をデジタル信号に変換する高速のＡ／
Ｄ変換器の開発が行わ扛ているが、多μの比較器を配し
た並列型が主流となっている。しかしながらこの並列型
Ａ／Ｄ変換器は通常入力信号をサンプルするサンボール
ホールド回路が不用であるという大きな利点を有する反
面、入力信号周波数が高くなるほどまたは入力振幅が大
きくなるほど信号対雑音比率いわゆるＳ／Ｎ比が急激に
劣化する欠点を有している。例えば、精度８ビツトのＡ
／Ｄ変換器では入力信号が１融でＳｌＮ比４ｓｄＢであ
シ理論値より１ｄＢはど劣化しているのが、入力信号４
融では４ａｄ８とｓｄＢも劣化している。この劣化の原
因は様々な要因が結合していると考えなれるが、この一
つとして用いられている比較器のダイナミック特性が充
分でないことも挙げら扛る。
Ｄ変換器の開発が行わ扛ているが、多μの比較器を配し
た並列型が主流となっている。しかしながらこの並列型
Ａ／Ｄ変換器は通常入力信号をサンプルするサンボール
ホールド回路が不用であるという大きな利点を有する反
面、入力信号周波数が高くなるほどまたは入力振幅が大
きくなるほど信号対雑音比率いわゆるＳ／Ｎ比が急激に
劣化する欠点を有している。例えば、精度８ビツトのＡ
／Ｄ変換器では入力信号が１融でＳｌＮ比４ｓｄＢであ
シ理論値より１ｄＢはど劣化しているのが、入力信号４
融では４ａｄ８とｓｄＢも劣化している。この劣化の原
因は様々な要因が結合していると考えなれるが、この一
つとして用いられている比較器のダイナミック特性が充
分でないことも挙げら扛る。
４１図及び第２図に基いてストローブ型比較器の動作を
説明する。第１図はストローブ型比較器の回路図である
。１は入力信号、２は基準電圧、３ａ 、３ｂは差動増
幅回路を形成するエミッタ金共通す不トランジスタ対、
３ａ、３ｂはストローブ回路を構成すべく接続さ扛たト
ランジスタ対、５ａ、５ｂは負荷抵抗、６ａ、６ｂは前
記差動増幅回路及びストローブ回路の２つの動作モード
を交互に切り換えるための電流スイッチを形成するトラ
ンジスタ対、７は動作電流を供給する電流源、８ａ、８
ｂは前記動作モードを交互に切り換えるためのクロック
パルスである。第２図に示した動作波形において同図イ
はクロックツ（ルスａａ、ｓｂの状態を示しており、へ
領域は差動増幅回路３ａ。
説明する。第１図はストローブ型比較器の回路図である
。１は入力信号、２は基準電圧、３ａ 、３ｂは差動増
幅回路を形成するエミッタ金共通す不トランジスタ対、
３ａ、３ｂはストローブ回路を構成すべく接続さ扛たト
ランジスタ対、５ａ、５ｂは負荷抵抗、６ａ、６ｂは前
記差動増幅回路及びストローブ回路の２つの動作モード
を交互に切り換えるための電流スイッチを形成するトラ
ンジスタ対、７は動作電流を供給する電流源、８ａ、８
ｂは前記動作モードを交互に切り換えるためのクロック
パルスである。第２図に示した動作波形において同図イ
はクロックツ（ルスａａ、ｓｂの状態を示しており、へ
領域は差動増幅回路３ａ。
３ｂが動作して比較増幅が行わ３、Ｂ領域はストローブ
回路４ａ、４ｂが動作して比較増幅の出力極性に応じて
出力状態がデジタル状態に保持さｎる動作モードに対応
しているとする。ところで、パルスがＡ１状態のとき比
較器３ａ、３ｂの入力に同図口のような入力電位差が生
じたとすｎばその出力には同図ハのように差励増幅回Ｍ
３ａｊ３ｂの利得倍されたものが現扛る。この状態で同
図イのクロックパルスが８１状態になるとストローブ回
路４ａ、４ｂが動作し、初めに出力電位差として現れて
いた１０ｍＶは増幅さ扛て論理振幅４００ｍＶになって
保持さ扛る。次に、この状態で再びＡ２状態になったと
き、入力電位差は同図口に示すように負になっていると
すると、従来の比較器はただちに出力に負の極性の電位
差を発生させることはできずに、まず出力に生じている
正の論理状態４００ｍＶを解除するような動作を行う。
回路４ａ、４ｂが動作して比較増幅の出力極性に応じて
出力状態がデジタル状態に保持さｎる動作モードに対応
しているとする。ところで、パルスがＡ１状態のとき比
較器３ａ、３ｂの入力に同図口のような入力電位差が生
じたとすｎばその出力には同図ハのように差励増幅回Ｍ
３ａｊ３ｂの利得倍されたものが現扛る。この状態で同
図イのクロックパルスが８１状態になるとストローブ回
路４ａ、４ｂが動作し、初めに出力電位差として現れて
いた１０ｍＶは増幅さ扛て論理振幅４００ｍＶになって
保持さ扛る。次に、この状態で再びＡ２状態になったと
き、入力電位差は同図口に示すように負になっていると
すると、従来の比較器はただちに出力に負の極性の電位
差を発生させることはできずに、まず出力に生じている
正の論理状態４００ｍＶを解除するような動作を行う。
このときの減衰時定数ヲτとすると
で与えらｎる。
ところで、今この減衰時定数τに関して２つの状態を考
えそｎぞｎの時定数をτ１．τ２としてτ１＜７２−と
する。時定数τ１の場合、Ａ２の状態において前の状態
を解除して出力電位差が負の状態で定常状態に達する。
えそｎぞｎの時定数をτ１．τ２としてτ１＜７２−と
する。時定数τ１の場合、Ａ２の状態において前の状態
を解除して出力電位差が負の状態で定常状態に達する。
この状Ａで再びＢ２状態に移行するので同図ハの実線で
示したような動作になり、ストローブ回路４ａ、ａｂに
よシ大きな負の出力になり正常な値を取る。ところが、
時定数τ２の場合では出力電圧を解除できずに、状態Ｂ
２になっても出力゛電位差は同図ハの一点曲線のごとく
正の状態になっているので、入力電位差が負であるにも
かかわらず出力（４正の状態でホールドさｎ、変換誤差
を生じる。
示したような動作になり、ストローブ回路４ａ、ａｂに
よシ大きな負の出力になり正常な値を取る。ところが、
時定数τ２の場合では出力電圧を解除できずに、状態Ｂ
２になっても出力゛電位差は同図ハの一点曲線のごとく
正の状態になっているので、入力電位差が負であるにも
かかわらず出力（４正の状態でホールドさｎ、変換誤差
を生じる。
以上は入力を準定常状態としたときにおいて、ストロー
ブモードにて発生した出力電圧を解除する時定数が大き
いために生じた誤動作について述べたが、次に、時定数
がたとえ小さくとも入力電位差の時間変化が非電に大き
いために生じる誤動作について運べる。同図口に示した
入力電圧は〜状態において変化しておらず、このような
状態はいわば理想的状態ともいうべきで、実際の信号は
同図二に示したように大きく変化している場合が多い。
ブモードにて発生した出力電圧を解除する時定数が大き
いために生じた誤動作について述べたが、次に、時定数
がたとえ小さくとも入力電位差の時間変化が非電に大き
いために生じる誤動作について運べる。同図口に示した
入力電圧は〜状態において変化しておらず、このような
状態はいわば理想的状態ともいうべきで、実際の信号は
同図二に示したように大きく変化している場合が多い。
この場合も８状態においては、初めに（８゜状態）次は
負（Ｂ２状態）の出力電位差を生じなけｎばならない。
負（Ｂ２状態）の出力電位差を生じなけｎばならない。
ところが同図二においてＢ２状態になったときの入力電
位差が負であってもＢ１状態の出力ヲ解除すべきＡ２状
態においても入力電位差は前と同様Ω正状態であり、し
かもこｎが大きな電圧を生じている場合は殆んど前と同
じ状態を保持し、入力′シ位差がかなり小さくなって初
めて解除し始める。このためかなり時定数の小さな回路
でも充分解機し終らず、同図ホのように８２状態に移行
したときに前と同じ状態が出力に発生し誤動作をおこす
。
位差が負であってもＢ１状態の出力ヲ解除すべきＡ２状
態においても入力電位差は前と同様Ω正状態であり、し
かもこｎが大きな電圧を生じている場合は殆んど前と同
じ状態を保持し、入力′シ位差がかなり小さくなって初
めて解除し始める。このためかなり時定数の小さな回路
でも充分解機し終らず、同図ホのように８２状態に移行
したときに前と同じ状態が出力に発生し誤動作をおこす
。
以上述べたように従来の比較器はストローブ回路を動作
させたときの出力状態を解除させる方法として、差動増
幅回路を動作させて行っていたため、解除時定数も遅く
、また解除の状態は入力信号の大きさの影響を受け、信
号の状態により誤動作を起こす欠点があった。
させたときの出力状態を解除させる方法として、差動増
幅回路を動作させて行っていたため、解除時定数も遅く
、また解除の状態は入力信号の大きさの影響を受け、信
号の状態により誤動作を起こす欠点があった。
本錦明は以上述べた欠点を取り徐くために、差動増幅モ
ードとストローブモードの比較器の動作モードに加えさ
らに強制解体動作してストローブ状ｄｅリセットするリ
セットモードを新たに設けたこと全特長としておシ、比
較器の速度、及びダイナミック特性全向上させることを
目的としている。
ードとストローブモードの比較器の動作モードに加えさ
らに強制解体動作してストローブ状ｄｅリセットするリ
セットモードを新たに設けたこと全特長としておシ、比
較器の速度、及びダイナミック特性全向上させることを
目的としている。
本発明の実画例を第３図及び５ｇ４図を用いて説明する
。Ｍ３図ルは本発明を実画した比較器の回路であり、第
１図に示した従来の比較器に対し、点線で囲んだ部分の
素子を新たに追カロしている。
。Ｍ３図ルは本発明を実画した比較器の回路であり、第
１図に示した従来の比較器に対し、点線で囲んだ部分の
素子を新たに追カロしている。
第３図において、６Ｃは４流スイッチを形成するトラン
ジスタ、８Ｃはリセットモードを作り出すクロックパル
ス、１０ａ、１０ｂは一方を夫々の負荷讐抗に接続さｎ
他方を双方とも電流スイッチ６ｃＩ／Ｃ接続さｎたダイ
オードである。
ジスタ、８Ｃはリセットモードを作り出すクロックパル
ス、１０ａ、１０ｂは一方を夫々の負荷讐抗に接続さｎ
他方を双方とも電流スイッチ６ｃＩ／Ｃ接続さｎたダイ
オードである。
次に本実施列の動作を説明する。初めに３つのクロック
パルスは第４図イに示したように、初めに差動増幅回路
全能動にするパルスル、次に、正帰環回路の形式のスト
ローブ回路を能動にするパルスＢ１最麦に、リセット回
路全能動にするパルスＣのパルスを夫々高レベルにして
、対応する電流スイッチ６ａ、６ｂ、６ｃを編番にオン
状態にしてゆきこｒ′Ｌをくり返す。
パルスは第４図イに示したように、初めに差動増幅回路
全能動にするパルスル、次に、正帰環回路の形式のスト
ローブ回路を能動にするパルスＢ１最麦に、リセット回
路全能動にするパルスＣのパルスを夫々高レベルにして
、対応する電流スイッチ６ａ、６ｂ、６ｃを編番にオン
状態にしてゆきこｒ′Ｌをくり返す。
入力電位差が第２図と同Ｉ求に第４図口に示したように
与えらｎると、その出力′電位差は第２図と同様第４図
ハに示し７’（工うに与えらｎる。次に、パルス６によ
り発生した電圧をリセットして苓にするため−にパルス
Ｃが高レベルになる。
与えらｎると、その出力′電位差は第２図と同様第４図
ハに示し７’（工うに与えらｎる。次に、パルス６によ
り発生した電圧をリセットして苓にするため−にパルス
Ｃが高レベルになる。
このときの動作を第３図Ｂを用いて詳しく述べる。第３
図Ｂは第３図Ａに示した実施回路のうち状ｄｃに関係す
る部分だけを抜き出したものである。６Ｃは電流スイッ
チであることからトランジスタではなくスイッチの記号
を用い、１１ａ、１１ｂは負荷抵抗５ａｓｓｂＫｍ続さ
れている伽々の容量を表している。パルスＢにより負荷
抵抗５ａ。
図Ｂは第３図Ａに示した実施回路のうち状ｄｃに関係す
る部分だけを抜き出したものである。６Ｃは電流スイッ
チであることからトランジスタではなくスイッチの記号
を用い、１１ａ、１１ｂは負荷抵抗５ａｓｓｂＫｍ続さ
れている伽々の容量を表している。パルスＢにより負荷
抵抗５ａ。
６ｂのうちどちらか一方が零で他方が所定の電圧を発生
している。今負荷抵抗５ａＫ電圧が発生し負荷抵抗６ｂ
が零とする。この状態では容Ｊｅｔ １１ａには電荷が
存在し、１１ｂには無い。以上の状態でスイッチ６Ｃを
オンにするとダイオード１０ｂに印加される電圧はダイ
オード１０ａに印加される電圧よりも扁＜、ダイオード
１０ｂがオン。
している。今負荷抵抗５ａＫ電圧が発生し負荷抵抗６ｂ
が零とする。この状態では容Ｊｅｔ １１ａには電荷が
存在し、１１ｂには無い。以上の状態でスイッチ６Ｃを
オンにするとダイオード１０ｂに印加される電圧はダイ
オード１０ａに印加される電圧よりも扁＜、ダイオード
１０ｂがオン。
１０ａがオフとなり、電流源７の電流は全てダイオード
１０ｂを通り容量１１ｂを急速に光電する。
１０ｂを通り容量１１ｂを急速に光電する。
一方容菫１１ａに蓄積していた電荷は抵抗６ａを通じて
急速に放電し、容量１１ａ、１１ｂの電圧が等しくなる
とダイオード１ｏａ、１ｏｂＫ７１ＩＩ］ゎる′紙圧か
等しくなシ、電流は負ｆｉ近抗ｓａ、６ｂに等しく流ｎ
るようになり、出カ゛屯位差が零となりリセットが完了
する。この速度は第２図ハに示した、状態Ａ２のリセッ
トの速ｇよりも、通常３倍相度速い。これは第（１）式
で示したτ崎τｂ−Ｇ＋τ。
急速に放電し、容量１１ａ、１１ｂの電圧が等しくなる
とダイオード１ｏａ、１ｏｂＫ７１ＩＩ］ゎる′紙圧か
等しくなシ、電流は負ｆｉ近抗ｓａ、６ｂに等しく流ｎ
るようになり、出カ゛屯位差が零となりリセットが完了
する。この速度は第２図ハに示した、状態Ａ２のリセッ
トの速ｇよりも、通常３倍相度速い。これは第（１）式
で示したτ崎τｂ−Ｇ＋τ。
Ｋ おいてτｂｌｊの項を含まな・いからであシ、コレ
クタ時定数τ。だけで沈るからである。Ｉ！！た本回路
の一合、リセットの状態が入力信号の影響全党（ けないという利点を有する。パルスＣでは本回路は以上
のような動作を行うので出方亀位走は第４図ハで示した
ように急速に零にリセットさ扛、出力電位差ゼロの状態
を保持する。次に、再び比較状！訳になるとλカは差動
増幅さｎて第４図へのように非常に速く出力を発生させ
る。
クタ時定数τ。だけで沈るからである。Ｉ！！た本回路
の一合、リセットの状態が入力信号の影響全党（ けないという利点を有する。パルスＣでは本回路は以上
のような動作を行うので出方亀位走は第４図ハで示した
ように急速に零にリセットさ扛、出力電位差ゼロの状態
を保持する。次に、再び比較状！訳になるとλカは差動
増幅さｎて第４図へのように非常に速く出力を発生させ
る。
次に、第４図二のように、入力′電圧が変化する場合で
あるが、パルスＣにおいて人力電圧に関係なく出力電位
差は零にリセットさｎ、続く比較状態はリセットさ２″
した初期遁圧零から応答し始めるため応答が正確である
。このためｍ２図示に示したような誤動作を生じにくい
。
あるが、パルスＣにおいて人力電圧に関係なく出力電位
差は零にリセットさｎ、続く比較状態はリセットさ２″
した初期遁圧零から応答し始めるため応答が正確である
。このためｍ２図示に示したような誤動作を生じにくい
。
以上述べたように本発明は差動ストローブ型比較器にダ
イオード及び電流スイッチを付加し、従来の差動増幅モ
ード及びストーブモードの２つのモードの他にストロー
ブモードにおいて発生した電圧状態を高速にリセットす
るリセットモードというべきモードを新たに加えること
にょシ、比較器の高速化及びダイナミック特性の向上を
達成−したもので、特に並列型Ａ ／ Ｄ変換器に用い
られる比較器として理想的な特性を有する他、他の応用
においてもその高速性ゆえに大きな利点を有し、高速デ
ータ変換器の特性陶土に大きく冨与する。
イオード及び電流スイッチを付加し、従来の差動増幅モ
ード及びストーブモードの２つのモードの他にストロー
ブモードにおいて発生した電圧状態を高速にリセットす
るリセットモードというべきモードを新たに加えること
にょシ、比較器の高速化及びダイナミック特性の向上を
達成−したもので、特に並列型Ａ ／ Ｄ変換器に用い
られる比較器として理想的な特性を有する他、他の応用
においてもその高速性ゆえに大きな利点を有し、高速デ
ータ変換器の特性陶土に大きく冨与する。
第１図は従来のストローブ型化ｄ器の回路図、作を説明
するために用いる波形図、第３スルは本３図に示した本
発明の実施回路の動作を説明するために用いる波形図で
ある。 ３ａ、３ｂ・・・・・・差動増幅回路を構成するトラン
ジスタ対、＋ａ、＋ｂ・・・・・ストローブ回路と構成
するトランジスタ対、６ａ、６ｂ、６Ｇ・・・・・電流
スイノチヲ構成するトランジスタ、ｓａ、ｓｂ。 ８Ｃ・■・・クロックパルス、１０ａ、１０ｂ ＠−・
・・・−リセソト回路全慎成するダイオード対。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図
するために用いる波形図、第３スルは本３図に示した本
発明の実施回路の動作を説明するために用いる波形図で
ある。 ３ａ、３ｂ・・・・・・差動増幅回路を構成するトラン
ジスタ対、＋ａ、＋ｂ・・・・・ストローブ回路と構成
するトランジスタ対、６ａ、６ｂ、６Ｇ・・・・・電流
スイノチヲ構成するトランジスタ、ｓａ、ｓｂ。 ８Ｃ・■・・クロックパルス、１０ａ、１０ｂ ＠−・
・・・−リセソト回路全慎成するダイオード対。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図
Claims (3)
- （１）基準電圧に対する入力電圧の電位差全差動増幅す
る差動増幅手段と、前記差動増幅手段の出力を保持する
保持手段と、前記保持手段の出力をリセット状態にする
リセット手段とを謔えたことを特徴とするストローブ型
比較器。 - （２）リセット手段が、保持手段の出力に接続されをν
ｄえたことを特徴とする特許請求の範囲第１項に記載の
ストローブ型比較器。 - （３）リセット手段は電流スイッチと、同極性端子を共
通接続点を介して電流源に接続され、他方の端子を夫々
保持手段の出力に接続された一対のダ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3769782A JPS58154921A (ja) | 1982-03-09 | 1982-03-09 | ストロ−ブ型比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3769782A JPS58154921A (ja) | 1982-03-09 | 1982-03-09 | ストロ−ブ型比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58154921A true JPS58154921A (ja) | 1983-09-14 |
Family
ID=12504731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3769782A Pending JPS58154921A (ja) | 1982-03-09 | 1982-03-09 | ストロ−ブ型比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154921A (ja) |
-
1982
- 1982-03-09 JP JP3769782A patent/JPS58154921A/ja active Pending
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