JPH0431771A - ピーク検出器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばスペクトラムアナライザに用いられる
ピーク検出器に関する。

「従来の技術」 第５図に従来のピーク検出回路の構造を示す。

図中１０はピーク検出回路、２０はサンプルホールド回
路、３０はＡＤ変換器を示す。ピーク検出回路ＩＯは周
知のように、演算増幅器１と、バッファ増幅器２および
これら演算増幅器１とバッファ増幅器２の段間に接続し
たダイオード３と、充電コンデンサ４およびリセーット
スイッチ５とによって構成され、バッファ増幅器２の出
力電圧を帰還回路６によって演算増幅器１の反転入力端
子に帰還することにより、演算増幅器１の反転入力端子
はそのピーク検出電圧に保持され、−旦取り込んだピー
ク検出電圧は、その後取り込まれる入力信号がこのピー
ク値を越えないと演算増幅器１の出力側に通過しない構
造としている。

バッファ増幅器２の出力端子にはサンプルホールド回路
２０が接続され、このサンプルホールド回路２０にサン
プルホールドしたホールド電圧を例えばＡＤ変換器３０
に与え、ＡＤ変換器３０でディジタル信号に変換する。

この一連のピーク検出回路１０とサンプルホールド回路
２０、ＡＤ変換器３０は第６図Ａに示すクロックＰＣに
同期して所定の順序に従って動作する。

つまり、クロックＰＣの各周期Ｔ、、Ｔ、・・・の前半
でサンプルホールド回路２０に設けたリセットスイッチ
５をリセットパルスＰＲによってオンにし、充電コンデ
ンサ４に充電された前の周期のピーク検出電圧Ｖｐ（第
６図Ｄ）をリセットする。

リセット後に入力端子に信号ＳＰ（第６図Ｃ）が入力さ
れると、そのピーク値に対応したピーク検出電圧Ｖｐを
充電コンデンサ４に充電する。

このピーク検出電圧Ｖｐは次の周期のクロックＰＣのタ
イミングでサンプルホールド回路２０に取り込まれる。

第６図中Ｔやはサンプルホールド回路２０が電圧をホー
ルドしている期間を示し、この期間内でＡＤ変換器３０
はＡＤ変換動作を完了する。このようにしてクロックＰ
Ｃの周期Ｔ＋。

Ｔ、・・・ごとにピーク検出と、サンプルホールドとＡ
Ｄ変換動作が実行される。

「発明が解決しようとする課題」 ピーク検出回路ｌＯにおいて、充電コンデンサ４の容量
値を大きく採ると充電に時間が掛かるため、パルス幅の
狭いパルスのピーク値を正確にとらえることができない
。

充電コンデンサ４の容量値を小さく採ればパルス幅の狭
い入力信号ＳＰのピーク値を正確にとらえることができ
る。

しかしながら、充電コンデンサ４の容量値をあまり小さ
く採り過ぎると電圧の保持時間が短くなり過ぎ、サンプ
ルホールド回路２０に正しいピーク電圧を伝達すること
ができなくなる。

更に図示した従来のピーク検出回路はリセットスイッチ
５がオンの状態、つまりリセットパルスＰＲが存在する
リセット期間に入力信号ＳＰが存在しても、このピーク
値をとらえることができない欠点がある。

この発明の目的はパルス幅が狭いパルスのピーク値も正
確にとらえることができ、しかもピーク検出電圧の保持
時間が長く、さらにリセット状態でも入力信号のピーク
値を検出することができるピーク検出回路を提供しよう
とするものである。

「課題を解決するための手段」 この発明では、充電コンデンサの容量値を小さく採った
高速応答型ピーク検出回路と、充電コンデンサの容量値
を大きく採った低速応答型ピーク検出回路を２段縦続接
続し、この２段縦続接続した２つのピーク検出回路のリ
セットのタイミングを異ならせると共に、前段の高速応
答型ピーク検出回路がリセット状態のとき、入力信号を
後段の低速応答型ピーク検出回路に伝達する手段を設け
て構成したものである。

この発明の構成によれば前段に高速応答型ピーク検出回
路を配置したからパルス幅が狭いパルスが入力されても
、この高速応答型ピーク検出回路によってピーク電圧を
正確にとらえることができる。

しかも前段の高速応答型ピーク検出回路が検出したピー
ク電圧を次段の低速応答型ピーク検出回路が取り込むか
らピーク検出電圧の保持時間を長く採ることができる。

更にリセットのタイミングを異ならせると共に前段に配
置した高速応答型ピーク検出回路に、この高速応答型ピ
ーク検出回路がリセット期間中に入力信号が入力される
と、この入力信号を低速応答型ピーク検出回路に伝達す
る手段を設けたから高速応答型ピーク検出回路のリセッ
ト期間中に入力信号が存在しても、この入力信号は低速
応答型ピーク検出回路に取り込まれ、ピーク電圧を検出
することができる。よって入力信号のピーク値を欠落す
ることなく検出することができる。

「実施例」 第１図にこの発明の一実施例を示す。この実施例では低
速応答型ピーク検出回路１０ｃの前段に二つの高速応答
型ピーク検出回路１０ＡとＩＯＢを並列接続し、この二
つの高速応答型ピーク検出回路１０ＡとＩＯＢを交互に
リセット動作させるように構成して相互に何れが一方が
リセット期間中に入力信号が存在しても、他方の高速応
答型ピ−ク検出回路が後段の低速応答型ピーク検出回路
に入力信号を伝達する手段として動作するように構成し
た場合を示す。

高速応答ピーク検出回路１０Ａ、ＩＯＢと低速応答型ピ
ーク検出回路１０Ｃはそれぞれ第５図で説明したと同様
に演算増幅器１と、バッファ増幅器２、ダイオード３、
充電コンデンサ４、リセットスイッチ５、帰還回路６に
よって構成される。

この発明では、二つの高速応答型ピーク検出回路１０Ａ
、ＩＯＢを構成する演算増幅器１の非反転入力端子を共
通接続し、二つの演算増幅器１に同一の入力信号を供給
する。

これと共にフリップフロップ４０を設け、このフリップ
フロップ４０に例えばサンプルホールド回路２０に与え
るサンプルホールド指令信号ＨＯＬＤを与え、このサン
プルホールド指令信号ＨＯＬＤの立上りのタイミングで
フリップフロップ４０を反転させ、第２図ＣとＤに示す
矩形波ＣＣとＤＤを得る。この矩形波ＣＣとＤＤを高速
応答型ピーク検出回路１０ＡとＩＯＢの各リセット状態
・ンチ５と、各高速応答型ピーク検出回路１０ＡとＩＯ
Ｂの出力側に設けた選択スイッチＩＩＡとＩＩＢに供給
し、高速応答型ピーク検出回路１０ＡとＩＯＢに設けた
リセットスイッチ５を交互にオン、オフ動作させて、二
つの高速応答型ピーク検出回１１０ＡとＩＯＢを交互に
動作状態とリセット状態に制御し、これと同期して動作
状態にある高速応答型ピーク検出回路の出力側に設けた
選択スイッチ１１ＡまたはＩＩＢをオンとなるように制
御する。

つまり、この例では矩形波ＣＣを選択スイッチ１１Ａと
高速応答型ピーク検出回路１０Ｂのリセットスイッチ５
に与え、矩形波ＤＤを選択スイッチＩＩＢと高速応答型
ピーク検出回路１０Ａのリセットスイッチ５に与えるよ
うに構成した場合を示す。

このように構成することにより期間Ｔ、に示すように、
矩形波ＣＣがＬ論理、矩形波ＤＤがＨ論理の状態では高
速応答型ピーク検出回路１０Ａのリセットスイッチ５が
オンに制御されリセット状態とされ、高速応答型ピーク
検出回路１０Ｂのリセットスイッチ５がオフ制御され動
作状態とされる。

よって、このとき選択スイッチＩＩＡは矩形波ＣＣがＬ
論理であるからオフに制御され、選択スイッチＩＩＢが
オンに制御される。従って期間Ｔ１では高速応答型ピー
ク検出回路１０Ｂが入力信号のピーク電圧を検出し、こ
のピーク検出電圧を選択スイッチ１１Ｂを通して低速応
答型ピーク検出回路１０Ｃに伝達する。

また期間Ｔ２に示すように矩形波ＣＣがＨ論理で、矩形
波ＤＤがＬ論理である場合は高速応答型ピーク検出回路
１０Ａのリセットスイッチ５がオフに制御され、高速応
答型ピーク検出回路１０Ｂのリセットスイッチ５がオン
に制御される。従って、この期間Ｔ２では高速応答型ピ
ーク検出回路１０Ａが動作状態とされ、高速応答型ピー
ク検出回路１０Ｂがリセット状態とされ、選択スイッチ
１１Ａがオンに制御されて低速応答型ピーク検出回路１
０Ｃに高速応答型ピーク検出回路１０Ａのピーク検出電
圧が伝達される。

低速応答型ピーク検出回路１０Ｃのリセットスイッチ５
には第２図Ｃに示すリセットパルスＰＲが与えられ、こ
のリセットパルスＰＲがＨ論理の期間で充電コンデンサ
４に充電されたピーク検出電圧を放電し、リセット期間
終了後、低速応答型ピーク検出回路１０Ｃは直ちに前段
の高速応答型ピーク検出回路１０ＡまたはＩＯＢの何れ
か一方のピーク検出電圧電圧を取り込む。低速応答型ピ
ーク検出回路１０Ｃで取り込んだピーク検出電圧は後段
のサンプルホールド回路２０に送り込まれる。

このように、この実施例では二つの高速応答型ピーク検
出回路１０ＡとＩＯＢを交互に動作させたから、入力信
号を瞬時も洩らさずに取り込むことができる。しかもピ
ーク電圧の検出は高速応答型ピーク検出回路１０ＡとＩ
ＯＢで行うからパルス幅の狭いパルスでもピーク電圧を
正確に検出することができる。

また、高速応答型ピーク検出回路１０Ａと１０Ｂが検出
したピーク検出電圧は直ちに低速応答型ピーク検出回路
１０Ｃに取り込まれる。よって、高速応答型ピーク検出
回路１０ＡとＩＯＢのピーク検出電圧が充電コンデンサ
４の容量不足によって洩れてしまっても、低速応答型ピ
ーク検出回路１０Ｃの電圧保持時間が長いからサンプル
ホールド回路２０には検出したピーク電圧がそのま＼伝
達される。よって誤差のないピーク検出電圧を得ること
ができる。

「変形実施例」 第３図にこの発明の変形実施例を示す、この例では低速
応答型ピーク検出回路１０Ｃの前段側に一つの高速応答
型ピーク検出回路１０Ｄを配置した場合を示す、高速応
答型ピーク検出回路１０Ｄはリセットスイッチ５をダイ
オード３に並列接続した構成とした場合を示す。

このようにダイオード３に対してリセットスイッチ５を
並列接続することにより、このリセットスイッチ５をオ
ンにした状態ではダイオード３による逆流阻止作用がな
くなるため、充電コンデンサ４の充電電圧は演算増幅器
１の出力電位力（低番すれば演算増幅器１に吸い込まれ
る。つまり、充電コンデンサ４の電圧は演算増幅器１の
出力電圧に追従して動く、従って入力信号が無信号状態
であれば演算増幅器１の出力電圧とＯとなっているから
、充電コンデンサ４の電圧も０にリセットされる。

リセット期間中に信号が入力されると演算増幅器１の出
力電圧は入力信号と同等に変化するから、入力信号は低
速応答型ピーク検出回路１０Ｃに伝達され、低速応答型
ピーク検出回路１０Ｃに取り込まれる。

この様子を第４図を用いて説明する。第４図Ａに示すパ
ルスＰＲ，は低速応答型ピーク検出回路１０Ｃに与える
リセットパルス、Ｂに示すパルスＰＲｂは高速応答型ピ
ーク検出回路１０Ｄに与えるリセットパルスを示す。

高速応答型ピーク検出回路ＰＲ，がＨ論理にあるリセッ
ト状態において、第４図Ｃに示すように人力信号ＳＰが
入力されたとすると、高速応答型ピーク検出回路１０Ｄ
の出力電圧ｖＯは第４図りに示すように入力信号ＳＰと
同等に変化する。

低速応答型ピーク検出回路１０Ｄの出力電圧■０が低速
応答型ピーク検出回路１０Ｃに入力されることにより、
入力信号ＳＰのピーク値は第４図Ｅに示すように正確に
取り込まないまでもある程度の電圧ｖＶまでは取り込む
ことができる。

「発明の効果」 以上説明したように、この発明によれば高速応答型ピー
ク検出回路がリセットの状態でも入力信号は直接または
他の高速応答型ピーク検出回路に取り込まれて間接的に
後段に設けた低速応答型ピーク検出回路に伝達される。

よって入力信号をあますことなく取り込むことができる
。

一方、前段に高速応答型ピーク検出回路１０Ａ。

１０ＢまたはＩＯＤを配置し、この高速応答型ピーク検
出回路１０Ａ、ＩＯＢ、ＩＯＤによって入力信号ＳＰの
ピークを検出する構成としたから、入力信号ＳＰのパル
ス幅が狭くても、そのパルスのピーク電圧を正確に取り
込むことができる。

また、高速応答型ピーク検出回路１０Ａ、１０Ｂまたは
ＩＯＤの後段に低速応答型ピーク検出回路を設けたから
、入力信号ＳＰの取り込みは高速応答型ピーク検出回路
１０Ａ、ＩＯＢまたは１０Ｄでとらえたピーク検出電圧
を、低速応答型ピーク検出回路ＩＯＣで取り込めばよい
から、この取込動作が多少遅くてもピーク検出電圧に誤
差を含むことはない、よって精度よく入力信号のピーク
値を取り込むことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す接続図、第２図は第
１図の動作を説明するための波形図、第３図はこの発明
の変形実施例を示す接続図、第４図は第３図の動作を説
明するための波形図、第５図は従来の技術を説明するた
めの接続図、第６図はその動作を説明するための波形図
である。 ■＝演算増幅器、２：バッファ増幅器、３：ダイオード
、４：充電コンデンサ、５：リセットスイッチ、６：帰
還回路、１０：ピーク検出回路、ＩＯＡ、ＩＯＢ、１０
Ｄ：高速応答型ピーク検出回路、１０Ｃ：低速応答型ピ
ーク検出回路、２０ ：サンプルホールド回路。 代 理 人 草 野 卓 第 図 １゜ 本６図

Claims (1)

【特許請求の範囲】
1. （１）Ａ、ピーク検出用の充電コンデンサの容量値を小
   さい値に選定した高速応答型ピーク検出回路と、 Ｂ、この高速応答型ピーク検出回路の後段に接続され、
   上記高速応答型ピーク検出回路の充電コンデンサの容量
   値より大きい容量値を持つコンデサを充電コンデンサと
   して使用した低速応答型ピーク検出回路と、 Ｃ、高速応答型ピーク検出回路と並列接続され、高速応
   答型ピーク検出回路がリセット期間に入力信号を後段の
   低速応答型ピーク検出回路に伝達する手段と、 から成るピーク検出器。