JPH03101312A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03101312A JPH03101312A JP1238149A JP23814989A JPH03101312A JP H03101312 A JPH03101312 A JP H03101312A JP 1238149 A JP1238149 A JP 1238149A JP 23814989 A JP23814989 A JP 23814989A JP H03101312 A JPH03101312 A JP H03101312A
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路に関し、特に自動車電話・携帯電話
等の移動体通信の分野で広く用いられる、機器の低消費
電力化に適したプリスケーラＩＣに関するものである。
等の移動体通信の分野で広く用いられる、機器の低消費
電力化に適したプリスケーラＩＣに関するものである。
情報化社会の発展から近年、自動車電話・携帯電話等の
移動体無線通信機に対する需要が高まっている。これら
の通信機器は移動体という制約上本質的に電力の供給が
困難であり、機器の低消費電力化により内蔵電池の電力
をいかに効率的に使用し、充電間隔を長くするかがポイ
ントである。
移動体無線通信機に対する需要が高まっている。これら
の通信機器は移動体という制約上本質的に電力の供給が
困難であり、機器の低消費電力化により内蔵電池の電力
をいかに効率的に使用し、充電間隔を長くするかがポイ
ントである。
このため、従来のシリコン（Ｓｉ）ＩＣにかわって低消
費電力であるといわれるガリウム砒素（ＧａＡｓ）ＩＣ
が、これらの用途向けに開発されつつある。
費電力であるといわれるガリウム砒素（ＧａＡｓ）ＩＣ
が、これらの用途向けに開発されつつある。
第２図に、基準信号の発生のために良く用いられるは、
デュアル・モジュラス令プリスケーラ方式（パルス・ス
ワロ方式）のＰＬＬ （フェーズ争ロック・ループ）回
路のブロック構成図を示す。
デュアル・モジュラス令プリスケーラ方式（パルス・ス
ワロ方式）のＰＬＬ （フェーズ争ロック・ループ）回
路のブロック構成図を示す。
１は水晶振動子等を用いて作られた基準発振源（周波数
ｆ ）、２は位相周波数比較器（φＤｅｔ）、３は位相
周波数比較器２の出力から高周波成分を除去するローパ
スフィルタ（ＬＰＦ）、４は位相周波数比較器２から出
力された信号によってその発振周波数を変化させる電圧
−周波数変換器（ＶＣＯ：ボルテージ・コンドロールド
Φオシレータ）である。また、５はこのシステムにより
基準発振源１に基づく基準信号（周波数ｆ。）を出力す
る端子、６は１／Ｐ、１／Ｐ＋１ （ここでＰは自然数
）の２通りの分周が可能なデュアル・モジュラス・プリ
スケーラ（ＰＳＣ） 、７はＰＳＣ６の出力をカウント
しＰＳＣ６の分周比をコントロールするモジュラス・カ
ウンタ（ＭＣ）、８はＰＳＣ６の出力をカウントしてＭ
Ｃ７をリセットし位相周波数比較器２の入力信号を発生
させるプログラムカウンタ（Ｐ Ｃ）である。
ｆ ）、２は位相周波数比較器（φＤｅｔ）、３は位相
周波数比較器２の出力から高周波成分を除去するローパ
スフィルタ（ＬＰＦ）、４は位相周波数比較器２から出
力された信号によってその発振周波数を変化させる電圧
−周波数変換器（ＶＣＯ：ボルテージ・コンドロールド
Φオシレータ）である。また、５はこのシステムにより
基準発振源１に基づく基準信号（周波数ｆ。）を出力す
る端子、６は１／Ｐ、１／Ｐ＋１ （ここでＰは自然数
）の２通りの分周が可能なデュアル・モジュラス・プリ
スケーラ（ＰＳＣ） 、７はＰＳＣ６の出力をカウント
しＰＳＣ６の分周比をコントロールするモジュラス・カ
ウンタ（ＭＣ）、８はＰＳＣ６の出力をカウントしてＭ
Ｃ７をリセットし位相周波数比較器２の入力信号を発生
させるプログラムカウンタ（Ｐ Ｃ）である。
ここで、ＭＣ７のカウント数Ａは、ＰＳＣ６の分周比Ｐ
、ＰＣ８のカウント数Ｎよりも小さく設定される。この
ＰＳＣ６の動作は次のようになる。
、ＰＣ８のカウント数Ｎよりも小さく設定される。この
ＰＳＣ６の動作は次のようになる。
■ＰＳＣ６はその動作の初期時にはＶＣＯ４の出力をＰ
＋１分周している。
＋１分周している。
■ＰＳＣ６の出力がＡ個を数えた時、ＭＣ７によってそ
の次からはＰＳＣ６の分周比がＰに変更される。この時
までにＰＳＣ６の入力には、（Ｐ＋１）ＸＡ個のパルス
入力があったことになる。
の次からはＰＳＣ６の分周比がＰに変更される。この時
までにＰＳＣ６の入力には、（Ｐ＋１）ＸＡ個のパルス
入力があったことになる。
■さらにＰＳＣ６の出力が（Ｎ−Ａ）個を数えた時、累
計でＰＳＣ６の出力はＮ個あったことになり、ＰＣ８に
よってＭＣ７は初期状態にリセットされ、ＰＳＣ６の分
周比がＰ＋１に復帰する。
計でＰＳＣ６の出力はＮ個あったことになり、ＰＣ８に
よってＭＣ７は初期状態にリセットされ、ＰＳＣ６の分
周比がＰ＋１に復帰する。
この間にはＰＳＣ６にｐｘ（Ｎ−Ａ）個のパルス入力が
あったことになる。
あったことになる。
■従って、初期状態から再び初期状態になるまでの間に
ＰＳＣ６には、 （Ｐ＋１）ｘＡ＋Ｐｘ （Ｎ−Ａ）■ Ａ＋ＰＸＮ個 の入力があったことになり、Ａの値を１変えることによ
りｆ の周波数だけ異なった基準信号ｆ。
ＰＳＣ６には、 （Ｐ＋１）ｘＡ＋Ｐｘ （Ｎ−Ａ）■ Ａ＋ＰＸＮ個 の入力があったことになり、Ａの値を１変えることによ
りｆ の周波数だけ異なった基準信号ｆ。
を得ることが出来る。
このシステムで最も高速の動作が必要とされ、消費電力
の増大の原因になるのはＰＳＣ６であり、低消費電力化
を向けてこの回路をＧａＡｓＩＣで実現することが試み
られている。
の増大の原因になるのはＰＳＣ６であり、低消費電力化
を向けてこの回路をＧａＡｓＩＣで実現することが試み
られている。
第７図に典型的な１２８／１２９の２モジュラス動作を
行うＰＳＣ６のブロック構成の一例を示す。
行うＰＳＣ６のブロック構成の一例を示す。
ＰＳＣ６は３個のＤタイプ・フリップフロップ（ＤＦＦ
）１１〜１３と、５個のＴタイプ・フリップフロップ（
ＴＦＦ）、１４〜１８とを備え、各ＦＦにより分周回路
が構成されている。ＰＬＬ回路から出力される基準信号
は、このＰＬＬ回路内部に構成されたＰＳＣ６のクロッ
ク入力端子１９に戻される。ＰＳＣ６は、端子２０に入
力されるコントロール信号に従い、１２８／１２９の分
周動作を行う。そして、入力された基準信号を分周して
端子２１へ分周信号を出力する。この分周信号に基づい
て位相周波数比較器２に信号が与えられ、システムから
出力される基準信号の位相と基準発振源１から与えられ
る発振信号の位相との比較調整がなされ、出力される基
準信号は発振信号に同期される。
）１１〜１３と、５個のＴタイプ・フリップフロップ（
ＴＦＦ）、１４〜１８とを備え、各ＦＦにより分周回路
が構成されている。ＰＬＬ回路から出力される基準信号
は、このＰＬＬ回路内部に構成されたＰＳＣ６のクロッ
ク入力端子１９に戻される。ＰＳＣ６は、端子２０に入
力されるコントロール信号に従い、１２８／１２９の分
周動作を行う。そして、入力された基準信号を分周して
端子２１へ分周信号を出力する。この分周信号に基づい
て位相周波数比較器２に信号が与えられ、システムから
出力される基準信号の位相と基準発振源１から与えられ
る発振信号の位相との比較調整がなされ、出力される基
準信号は発振信号に同期される。
一方、更に機器としての低消費電力化をすすめるに当た
っては常にシステムを動作させるのではなく、電源のｏ
ｎｌｏｆｆを頻繁に行い間欠的に動作させることによっ
て平均的な消費電力を下げる方法が考えられる。しかし
、位相周波数比較器２を用いたＰＬＬ回路の特性として
、位相・周波数の引き込みが近くなった時には同期確立
が早いのに対し、離れている場合には同期の確立に時間
がかかるという欠点がある。そのため、電源を頻繁にｏ
ｎｌｏｆｆする場合でも位相周波数比較器２の入力が基
準発振源１の位相とある程度近くなければならない。
っては常にシステムを動作させるのではなく、電源のｏ
ｎｌｏｆｆを頻繁に行い間欠的に動作させることによっ
て平均的な消費電力を下げる方法が考えられる。しかし
、位相周波数比較器２を用いたＰＬＬ回路の特性として
、位相・周波数の引き込みが近くなった時には同期確立
が早いのに対し、離れている場合には同期の確立に時間
がかかるという欠点がある。そのため、電源を頻繁にｏ
ｎｌｏｆｆする場合でも位相周波数比較器２の入力が基
準発振源１の位相とある程度近くなければならない。
そこで、第８図に示すようにＤＦＦ（Ｄタイプ・フリッ
プフロップ）、ＴＦＦ（Ｔタイブーフリップフロップ）
にリセット端子２２を設けて、電源をｏｎした後にリセ
ット解除し電源投入直後においても位相周波数比較器２
の入力が基準発振源１の位相と掛は離れたものにならな
いようにする方法が試みられた。
プフロップ）、ＴＦＦ（Ｔタイブーフリップフロップ）
にリセット端子２２を設けて、電源をｏｎした後にリセ
ット解除し電源投入直後においても位相周波数比較器２
の入力が基準発振源１の位相と掛は離れたものにならな
いようにする方法が試みられた。
しかしながら、この第８図に示される回路構成にあって
も、次のような課題を有していた。つまり、それぞれの
フリップフロップ（Ｆ Ｆ）のリセット信号に対するし
きい値を同一にして設計した場合、素子の製造バラツキ
等によってＦＦのリセット解除の順番がバラライでしま
う。従って、せっかく全てのＦＦの状態をリセットした
にもかかわらず、リセット解除信号が入力されてからＰ
ＳＣの出力が現れるまでの時間はＦＦのリセット解除の
順番に依存してしまい、位相周波数比較器２の入力信号
の位相は基準発振源の位相と掛は離れてしまう可能性が
ある。
も、次のような課題を有していた。つまり、それぞれの
フリップフロップ（Ｆ Ｆ）のリセット信号に対するし
きい値を同一にして設計した場合、素子の製造バラツキ
等によってＦＦのリセット解除の順番がバラライでしま
う。従って、せっかく全てのＦＦの状態をリセットした
にもかかわらず、リセット解除信号が入力されてからＰ
ＳＣの出力が現れるまでの時間はＦＦのリセット解除の
順番に依存してしまい、位相周波数比較器２の入力信号
の位相は基準発振源の位相と掛は離れてしまう可能性が
ある。
また、仮に全てのＦＦのリセット解除が常に一定の順番
で行われるとしても、このリセット解除の信号は全ての
ＦＦに供給されなければならないため、この信号線にぶ
らさがる配線容量・入力容量負荷は非常に大きなものと
なってリセット解除信号自身の立ち上がりが遅くなる。
で行われるとしても、このリセット解除の信号は全ての
ＦＦに供給されなければならないため、この信号線にぶ
らさがる配線容量・入力容量負荷は非常に大きなものと
なってリセット解除信号自身の立ち上がりが遅くなる。
この信号の立ち上がりの遅さはＦＦのリセット解除のタ
イミングのバラツキを大きくシ、結果的にリセット解除
信号が与えられてからＰＳＣ出力までの遅延時間をバラ
ツかせることになる。
イミングのバラツキを大きくシ、結果的にリセット解除
信号が与えられてからＰＳＣ出力までの遅延時間をバラ
ツかせることになる。
本発明の半導体装置は上記問題点に鑑みてなされたもの
であり、ＰＳＣを構成する全てのＦＦを電源投入時に自
動的にリセットする機能を与えると同時に、入力に最も
近い、すなわちその出力信号が変化しなり限り他のＦＦ
の出力信号も変化しないような唯一のＦＦにのみ動作開
始の信号を与えるものである。
であり、ＰＳＣを構成する全てのＦＦを電源投入時に自
動的にリセットする機能を与えると同時に、入力に最も
近い、すなわちその出力信号が変化しなり限り他のＦＦ
の出力信号も変化しないような唯一のＦＦにのみ動作開
始の信号を与えるものである。
電源投入時に全てのＦＦをリセットする方法として２つ
の構成が考えられる。
の構成が考えられる。
第１の方法は、差動回路を用いたマスタ・スレーブ構成
ＦＦのスレーブ・フリップフロップにおいて、通常１：
１の比に選ばれる一対の負荷抵抗対の抵抗値の比を１＝
１以外の比に選ぶことである。
ＦＦのスレーブ・フリップフロップにおいて、通常１：
１の比に選ばれる一対の負荷抵抗対の抵抗値の比を１＝
１以外の比に選ぶことである。
第２の方法は、通常同じ大きさに選ばれる情報保持のた
めの駆動用トランジスタの大きさ、例えば、バイポーラ
・トランジスタの場合はエミツタ幅、電界効果トランジ
スタの場合はゲート幅等を特に変えて１：１以外の大き
さの比にすることである。
めの駆動用トランジスタの大きさ、例えば、バイポーラ
・トランジスタの場合はエミツタ幅、電界効果トランジ
スタの場合はゲート幅等を特に変えて１：１以外の大き
さの比にすることである。
従来、全てのＦＦに与える必要のあった動作開始信号（
リセット解除信号）は、上記構成によれば唯一のＦＦに
与えるだけで良く、信号線にぶらさがる容量負荷は著し
く低減するため、動作開始信号の立ち上がりを速くでき
、ＰＳＣ出力の遅延時間のバラツキを小さくできる。
リセット解除信号）は、上記構成によれば唯一のＦＦに
与えるだけで良く、信号線にぶらさがる容量負荷は著し
く低減するため、動作開始信号の立ち上がりを速くでき
、ＰＳＣ出力の遅延時間のバラツキを小さくできる。
また、負荷抵抗の抵抗値、あるいはトランジスタの大き
さのアンバランスは電源投入時のフリップフロップの初
期状態を決定させることになり、電源投入時に内部ＦＦ
を自動的にリセットする。
さのアンバランスは電源投入時のフリップフロップの初
期状態を決定させることになり、電源投入時に内部ＦＦ
を自動的にリセットする。
第１図は、第７図に示したＰＳＣ６に対して本発明を適
用した一実施例を示す回路図である。
用した一実施例を示す回路図である。
符号３１〜３３はＤＦＦ、符号３４〜３８はＴＦＦを示
す。全てのＦＦ３１〜３８には、後述するように、本発
明の特許請求の範囲の第２項に記載されたスレーブ・フ
リップフロップの負荷抵抗のアンバランス化、または、
特許請求の範囲第３項に記載されたスレーブ・フリップ
フロップのトランジスタのアンバランス化により、自動
的にリセットされる機能が付加されている。また、ＤＦ
Ｆ３１にのみ動作開始を指示するための信号入力端子（
ＳＴＡＲＴ）４７が設けられている。ｐｓ９６の動作と
してはＤＦＦ３１のフリップフロップの出力信号が変化
しない限り、クロック端子４４にいくら入力があっても
他のＦＦ３２〜３８の出力には変化が現れず、ＰＳＣ６
全体の動作はまさにこのＤＦＦ３１の動作から始まって
いる。
す。全てのＦＦ３１〜３８には、後述するように、本発
明の特許請求の範囲の第２項に記載されたスレーブ・フ
リップフロップの負荷抵抗のアンバランス化、または、
特許請求の範囲第３項に記載されたスレーブ・フリップ
フロップのトランジスタのアンバランス化により、自動
的にリセットされる機能が付加されている。また、ＤＦ
Ｆ３１にのみ動作開始を指示するための信号入力端子（
ＳＴＡＲＴ）４７が設けられている。ｐｓ９６の動作と
してはＤＦＦ３１のフリップフロップの出力信号が変化
しない限り、クロック端子４４にいくら入力があっても
他のＦＦ３２〜３８の出力には変化が現れず、ＰＳＣ６
全体の動作はまさにこのＤＦＦ３１の動作から始まって
いる。
動作開始信号が端子４７に与えられ、ＤＦＦ３１の動作
が始まるとＰＳＣ６は分周動作を開始し、分周した信号
を端子（ＯＵＴ）４５から出力する。なお、端子４４は
ＶＣＯ４からの基準クロック（ＣＬＫ）信号が入力され
ものであり、また、端子（ＭＣ）４６にはＭＣ７からの
コントロール信号が与えられ、ＰＳＣ６の分周比が制御
される。
が始まるとＰＳＣ６は分周動作を開始し、分周した信号
を端子（ＯＵＴ）４５から出力する。なお、端子４４は
ＶＣＯ４からの基準クロック（ＣＬＫ）信号が入力され
ものであり、また、端子（ＭＣ）４６にはＭＣ７からの
コントロール信号が与えられ、ＰＳＣ６の分周比が制御
される。
全てのＦＦにリセット解除信号を供給しなければならな
い従来の方法に比べ、動作開始信号は唯一のＦＦ （Ｄ
ＦＦ３１）に供給されるのみで良くなり、信号の立ち上
がりが改善されるので、動作開始信号からＰＳＣ出力ま
での遅延時間のバラツキを小さく出来る。
い従来の方法に比べ、動作開始信号は唯一のＦＦ （Ｄ
ＦＦ３１）に供給されるのみで良くなり、信号の立ち上
がりが改善されるので、動作開始信号からＰＳＣ出力ま
での遅延時間のバラツキを小さく出来る。
また、第３図、第４図はＰＳＣ６をＧａＡｓＭＥＳＦＥ
Ｔで実現したＤＦＦ３１〜３３の回路図を示す。第３図
は動作開始信号端子（ＳＴＡＲＴ）を持たないＤＦＦ３
２．３３の回路図を示し、第４図はスレーブ・フリップ
フロップに動作開始信号端子（ＳＴＡＲＴ）を持つＤＦ
Ｆ３１の回路図を示す。また、ＴＦＦ３４〜３８は第３
図に示されたＤＦＦ３２．３３の出力を入力にフィード
バックする経路を付加することで実現される。
Ｔで実現したＤＦＦ３１〜３３の回路図を示す。第３図
は動作開始信号端子（ＳＴＡＲＴ）を持たないＤＦＦ３
２．３３の回路図を示し、第４図はスレーブ・フリップ
フロップに動作開始信号端子（ＳＴＡＲＴ）を持つＤＦ
Ｆ３１の回路図を示す。また、ＴＦＦ３４〜３８は第３
図に示されたＤＦＦ３２．３３の出力を入力にフィード
バックする経路を付加することで実現される。
第３図、第４図において、符号５１ａと５２Ｂ１符号５
１ｂと５２ｂはスレーブ・フリップフロップの負荷抵抗
対をなしており、通常は１：１に設定される。これら負
荷抵抗対の抵抗値の比を例えば１：１．２として電源投
入時には高抵抗値側のＦＥＴのドレイン端子をロウレベ
ルにすることによって、電源投入時のＦＦの自動的なリ
セットを可能にする。さらに、第４図の回路では動作開
始信号（ＳＴＡＲＴ）の入力されるＦＥＴ５４ｂと対に
なっているＦＥＴ５３ｂのドレイン端子がスレーブ・フ
リップフロップの高抵抗値側の負荷抵抗５１ｂに接続さ
れており、かつＦＥＴ５３Ｂがｏｎするように５ＴＡＲ
Ｔにハイレベル信号が与えられている。なお、端子ＣＬ
ＫおよびＣＬＫはＶＣＯ４から出力された基準信号ＣＬ
Ｋおよびその反転信号であるＣＬＫが与えられる端子、
端子ＩＮおよびＩＮは入力データおよびその反転データ
が与えられる端子、端子ＯＵＴおよびＯＵＴはスレーブ
・フリップフロップに記憶保持されたデータおよびその
反転データが出力される端子である。
１ｂと５２ｂはスレーブ・フリップフロップの負荷抵抗
対をなしており、通常は１：１に設定される。これら負
荷抵抗対の抵抗値の比を例えば１：１．２として電源投
入時には高抵抗値側のＦＥＴのドレイン端子をロウレベ
ルにすることによって、電源投入時のＦＦの自動的なリ
セットを可能にする。さらに、第４図の回路では動作開
始信号（ＳＴＡＲＴ）の入力されるＦＥＴ５４ｂと対に
なっているＦＥＴ５３ｂのドレイン端子がスレーブ・フ
リップフロップの高抵抗値側の負荷抵抗５１ｂに接続さ
れており、かつＦＥＴ５３Ｂがｏｎするように５ＴＡＲ
Ｔにハイレベル信号が与えられている。なお、端子ＣＬ
ＫおよびＣＬＫはＶＣＯ４から出力された基準信号ＣＬ
Ｋおよびその反転信号であるＣＬＫが与えられる端子、
端子ＩＮおよびＩＮは入力データおよびその反転データ
が与えられる端子、端子ＯＵＴおよびＯＵＴはスレーブ
・フリップフロップに記憶保持されたデータおよびその
反転データが出力される端子である。
また、第５図、第６図は、第３図、第４図と同様にＰＳ
Ｃ６をＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔで実現
した場合に本発明を適用した他の実施例を示すＤＦＦ３
１〜３３の回路図である。なお、この他の実施例におい
ても、ＰＳＣ６の内部構成は第１図と同様である。′Ｗ
＆５図は動作開始信号端子（ＳＴＡＲＴ）を持たないＤ
ＦＦ３２．３３の回路図を示し、第６図はスレーブ・フ
リップフロップに動作開始信号端子（ＳＴＡＲＴ）を持
つＤＦＦ３１の回路図である。ＴＦＦ３４〜３８は第４
図に示されたＤＦＦ３２．３３の出力を入力にフィード
バックする経路を付加することで実現される。
Ｃ６をＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔで実現
した場合に本発明を適用した他の実施例を示すＤＦＦ３
１〜３３の回路図である。なお、この他の実施例におい
ても、ＰＳＣ６の内部構成は第１図と同様である。′Ｗ
＆５図は動作開始信号端子（ＳＴＡＲＴ）を持たないＤ
ＦＦ３２．３３の回路図を示し、第６図はスレーブ・フ
リップフロップに動作開始信号端子（ＳＴＡＲＴ）を持
つＤＦＦ３１の回路図である。ＴＦＦ３４〜３８は第４
図に示されたＤＦＦ３２．３３の出力を入力にフィード
バックする経路を付加することで実現される。
′！Ｊ５図、第６図において、符号６１ａと６２ａ。
符号６１ｂと６２ｂは、スレーブφフリップフロップに
おける情報保持用の駆動ＦＥＴであり、通常は１；１の
比に設計されるこれらトランジスタのゲート幅を例えば
１：１．５として、電源投入時にはゲート幅の広いＦＥ
Ｔのドレイン端子をロウレベルにすることにより、電源
投入時のＦＦの自動的なリセットを可能にする。さらに
、第６図の回路では、動作開始信号５ＴＡＲＴの入力さ
れるＦＥＴ６４ｂと対になっているＦＥＴ６３ｂのドレ
イン端子が、スレーブ・フリップフロップのゲート幅の
広い側のＦＥＴ６２ｂのドレイン端子に接続され、かつ
ＦＥＴ６３ｂがｏｎするように５ＴＡＲＴ端子にハイレ
ベル信号が与えられている。
おける情報保持用の駆動ＦＥＴであり、通常は１；１の
比に設計されるこれらトランジスタのゲート幅を例えば
１：１．５として、電源投入時にはゲート幅の広いＦＥ
Ｔのドレイン端子をロウレベルにすることにより、電源
投入時のＦＦの自動的なリセットを可能にする。さらに
、第６図の回路では、動作開始信号５ＴＡＲＴの入力さ
れるＦＥＴ６４ｂと対になっているＦＥＴ６３ｂのドレ
イン端子が、スレーブ・フリップフロップのゲート幅の
広い側のＦＥＴ６２ｂのドレイン端子に接続され、かつ
ＦＥＴ６３ｂがｏｎするように５ＴＡＲＴ端子にハイレ
ベル信号が与えられている。
従って、動作開始信号が入力されてクロックが入力され
て初めてＦＦの出力が変化する。
て初めてＦＦの出力が変化する。
なお、以上の説明では分周比が１２８／１２９のプリス
ケーラについて述べたが、他の分周比のプリスケーラは
もちろん、分周比が固定のプリスケーラに本発明を適用
可能であることは言うまでもない。
ケーラについて述べたが、他の分周比のプリスケーラは
もちろん、分周比が固定のプリスケーラに本発明を適用
可能であることは言うまでもない。
以上説明したように本発明によれば、ＰＳＣの動作開始
信号から出力までの遅れ時間のバラツキを小さくし、位
相周波数比較器の入力位相を安定化させることにより、
ＰＬＬ回路の同期確立時間を短縮できるため、頻繁な電
源のｏｎｌｏｆｆによる消費電力の低減が可能となり、
従来より長時間充電なしで動作する移動体通信機が実現
できる。
信号から出力までの遅れ時間のバラツキを小さくし、位
相周波数比較器の入力位相を安定化させることにより、
ＰＬＬ回路の同期確立時間を短縮できるため、頻繁な電
源のｏｎｌｏｆｆによる消費電力の低減が可能となり、
従来より長時間充電なしで動作する移動体通信機が実現
できる。
第１図は本発明の一実施例による２８０回路６の内部構
成を示すブロック構成図、第２図は基準信号発生器の一
例であるＰＬＬ回路の構成を示すブロック構成図、第３
図は第１図に示されたＤＦＦ３２．３３の内部構成を示
す回路図、第４図は第１図に示されたＤＦＦ３１の内部
構成を示す回路図、第５図は他の実施例におけるＤＦＦ
３２゜３３の内部構成を示す回路図、第６図はこの他の
実施例におけるＤＦＦ３１の内部構成を示す回路図、第
７図は従来の第１の２８０回路の内部構成を示すブロッ
ク構成図、第８図は従来の第２の２８０回路の内部構成
を示すブロック構成図である。 ６・・・デュアル・モジュラス・プリスケーラ（ＰＳＣ
）回路、３１・・・リセット解除信号が与えられる唯一
のＤタイプ・フリップフロップ（ＤＦＦ）、３２．３３
・・・ＤＦＦ、３４〜３８・・・Ｔタイプψフリップフ
ロップ（ＴＦＦ）、 ６１ ａ 、ｂ ｓ ６２ ａ 、 ｂ・・・ゲート
幅比が相違する一対のＦ Ｅ Ｔ ｓ ５１ ａ −ｂ
ｓ ５２ ａ 、 ｂ ・・・抵抗値の異なる一対の
負荷抵抗。
成を示すブロック構成図、第２図は基準信号発生器の一
例であるＰＬＬ回路の構成を示すブロック構成図、第３
図は第１図に示されたＤＦＦ３２．３３の内部構成を示
す回路図、第４図は第１図に示されたＤＦＦ３１の内部
構成を示す回路図、第５図は他の実施例におけるＤＦＦ
３２゜３３の内部構成を示す回路図、第６図はこの他の
実施例におけるＤＦＦ３１の内部構成を示す回路図、第
７図は従来の第１の２８０回路の内部構成を示すブロッ
ク構成図、第８図は従来の第２の２８０回路の内部構成
を示すブロック構成図である。 ６・・・デュアル・モジュラス・プリスケーラ（ＰＳＣ
）回路、３１・・・リセット解除信号が与えられる唯一
のＤタイプ・フリップフロップ（ＤＦＦ）、３２．３３
・・・ＤＦＦ、３４〜３８・・・Ｔタイプψフリップフ
ロップ（ＴＦＦ）、 ６１ ａ 、ｂ ｓ ６２ ａ 、 ｂ・・・ゲート
幅比が相違する一対のＦ Ｅ Ｔ ｓ ５１ ａ −ｂ
ｓ ５２ ａ 、 ｂ ・・・抵抗値の異なる一対の
負荷抵抗。
Claims (1)
- 【特許請求の範囲】 １、複数個のフリップフロップより構成されるリセット
機能を有するプリスケーラＩＣにおいて、全てのフリッ
プフロップが電源投入時に自動的にリセットされ、かつ
、ある１つのフリップフロップにのみ動作開始信号を与
えることを特徴とする半導体装置。 ２、プリスケーラＩＣが、差動回路を用いたマスタ・ス
レーブ構成によるフリップフロップにより実現され、フ
リップフロップ中の一対の負荷抵抗の値を互いに異なっ
た値にすることによってリセット動作を可能ならしめる
ことを特徴とする請求項１記載の半導体装置。 ３、プリスケーラＩＣが、差動回路を用いたマスタ・ス
レーブ構成によるフリップフロップにより実現され、フ
リップフロップ中の一対の情報保持用駆動トランジスタ
の大きさを同一値以外に設定することによってリセット
動作を可能ならしめることを特徴とする請求項１記載の
半導体装置。 ４、プリスケーラＩＣが、ＧａＡｓＭＥＳＦＥＴを用い
てモノリシックに構成されていることを特徴とする請求
項１または請求項２または請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238149A JPH03101312A (ja) | 1989-09-13 | 1989-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238149A JPH03101312A (ja) | 1989-09-13 | 1989-09-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101312A true JPH03101312A (ja) | 1991-04-26 |
Family
ID=17025918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238149A Pending JPH03101312A (ja) | 1989-09-13 | 1989-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101312A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466065B1 (en) | 1999-11-01 | 2002-10-15 | Fujitsu Limited | Prescaler and PLL circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5051224A (ja) * | 1973-09-06 | 1975-05-08 | ||
| JPS53118348A (en) * | 1977-03-25 | 1978-10-16 | Nec Corp | Flip-flop circuit |
| JPS6314521A (ja) * | 1986-07-07 | 1988-01-21 | Sony Corp | カウンタ |
| JPH01220516A (ja) * | 1988-02-26 | 1989-09-04 | Nec Corp | リセット回路 |
-
1989
- 1989-09-13 JP JP1238149A patent/JPH03101312A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5051224A (ja) * | 1973-09-06 | 1975-05-08 | ||
| JPS53118348A (en) * | 1977-03-25 | 1978-10-16 | Nec Corp | Flip-flop circuit |
| JPS6314521A (ja) * | 1986-07-07 | 1988-01-21 | Sony Corp | カウンタ |
| JPH01220516A (ja) * | 1988-02-26 | 1989-09-04 | Nec Corp | リセット回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466065B1 (en) | 1999-11-01 | 2002-10-15 | Fujitsu Limited | Prescaler and PLL circuit |
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