JPS6034160Y2 - シフトレジスタ - Google Patents

Description

【考案の詳細な説明】 本考案は、特に製造検査工程等で、検査される製品のデ
ータを逐次送るのに用いられるシフトレジスタに関する
もので、アナログメモリ素子を用いることにより電源オ
フの時でもデータ保持を可能にすると同時に、構造上の
簡素化をはかることを目的とする。

まず第１図を用いて本考案に使用するアナログメモリの
構成および動作について説明する。

図において１は演算増巾器（以下オペアンプという）で
、その出力端は入力抵抗２とコンデンサ３の並列回路を
介してアナログスイッチ４の接点部の一方の接続されて
いる。

この接点部の他方はＭＯ３型電界効果トランジスタ（以
下ＭＯＳ型ＦＥＴという）５のゲートに接続されている
。

前記ＭＯＳ型ＦＥＴ ５のゲートと−Ｂ電源の間には無
極性コンデンサ６が挿入接続され、またＭＯ３型ＦＥＴ
５のソースと−Ｂ電源との間に出力抵抗７が接続されて
いる。

また、上記ＭＯＳ型ＦＥＴ５のソースは帰環抵抗８を介
してオペアンプ１の反転入力端一に接続されている。

ここで、９および１０はスイッチングトランジスタおよ
びそのベース抵抗で、前記アナログスイッチ４のコイル
部とゲート端子１１との間に接続されている。

なお、コイル部の他端は十Ｂ電源に接続されている。

また、１２は保護用ダイオードである。

上記構成において、入力信号■。

〉出力電圧Ｖ０では、オペアンプ１の出力は＋側になっ
ており、このときゲート信号Ｖ。

がゲート端子１１を介してスイッチングトランジスタ９
のベースに加わると、スイッチングトランジスタ９がオ
ンしてアナログスイッチ４の接点を閉じる。

するとコンデンサ６が瞬時に充電されて出力電圧■。

が増加する。

モして■□＝Ｖｏになるとバランスがとれ充電は停止す
る。

ゲート信号Ｖｃが零になると■ｎ＝■。

をホールドする。次に入力信号■。

く出力電圧Ｖ。のときは、オペアンプ１の出力は一側に
なっており、このときゲート入力■。

が端子１１に加わるとスイッチングトランジスタ９のオ
ンによりアナログスイッチ４の接点部が閉じ、コンデン
サ６は放電され、出力電圧Ｖ０は減少する。

そしてＶ。＝Ｖ１．でバランスがとれ放電は停止する。

次に第２図、第３図を用いて本考案の実施例について説
明する。

第２図において、ＡＭ１〜ＡＭ４は第１図のように構成
されたアナログメモリを示す。

前記アナログメモリＡＭｌとＡＭ２との間、ＡＭ２とＡ
Ｍ３の間、ＡＭ３とＡＭ４の間は抵抗１４ｔ １４ａ
ｔ １４ｂｔ １４ｃとコンデンサ１５１ １５ａ
＊ １５ｂｙ １５ｃよりなる時定数回路により接
続するとともに、各アナログメモリＡＭ１〜ＡＭ４の端
子１１にクロックパルスＣＰを加えるようにしている。

上記構成にわいて、第１のアナログメモリＡＭ１の入力
端子（第１図の非反転入力端子＋）に入力信号■。

が印加され、かつ端子１１にクロックパルスＣＰが与え
られると、第１図で説明したように第１のアナログメモ
リＡＭＩの出力電圧Ｖ。

は直ちに■。

に等しくなる。このとき、Ｖｌは、抵抗１４ａ１コンデ
ンサ１５ａよりなるＣＲ時定数をアナログメモリ内部の
それに比較して十分大きく設定している一方、クロック
パルスＣＰの巾が十分中さいため、ｖｌには電圧は殆ん
ど現われない。

したがって第２のアナログメモリＡＭ２には入力電圧が
与えられないことになり、このアナログメモリＡＭ２の
出力電圧は殆んど増加しない。

次にコンデンサ１５ａが十分充電され、電圧Ｖ１が入力
電圧■。

に等しくなった後、次のクロックパルスＣＰが印加され
ると、第２のアナログメモリＡＭ２の出力電圧は直ちに
電圧Ｖ１、すなわち’Ｖ’＋ｎに等しくなる。

このようにして入力電圧Ｖｉは”次々と次段のアナログ
メモリの出力段に伝達されることになる。

この様子を第３図に示す。第４図に、第２図に示す基本
構成にリセット信号を加えることができるようにした回
路を示す。

これはアナログメモリＡＭへの入力信号■１１に、リセ
ット端子１６に加わるリセット信号■２を第１のオペア
ンプ１７およびそれに付随する抵抗１８〜２１により加
算・反転せしめ、第２のオペアンプ２２およびそれに付
随する抵抗２３，２４により再度反転して、加算信号を
得るものである。

ここで、２５．２６は第２図の抵抗１４、コンデンサ１
５と同様の働きをする抵抗、コンデンサである。

この第４図に示す加算回路を１ステーシヨンとして、こ
れを３段接続したシステムを第５図に示す。

前記リセット信号は、前段ステーションより伝達された
情報を変更したいとき入力せしめる信号である。

すなわち、各ステーションのリセット端子の個別のリセ
ット電圧を与えることにより、最終ステーションの出力
に表われる出力電圧より、そのときの情報を読取ること
ができるようになる。

その具体例を第５図および次表に示す。

第５図および上記の表では、入力（シフト）信号をｌＶ
１第１ステーション３０に印加されるリセット電圧をＩ
Ｖ１第２ステーション３１に印加されるリセット電圧を
２Ｖ１第３ステーシヨン３２に印加されるリセット電圧
を４Ｖとしている。

したがって出力電圧■。

３が６Ｖの場合は、第１ステーシヨン３０と第３ステー
シヨン３２においておのおのリセット電圧が入力された
結果であり、これにより第１ステーション３０１．第３
ステーシヨン３２から特別な情報が入力されたと判別す
ることができる。

これは、検査工程において、複数の異なる検査を行すて
、その検査結果を識別する場合、極めて有効である。

なお、上記実施例においてはアナログメモリとして電圧
制御型を用いたが、時間制御型アナログメモリでも同様
の効果を得ることができるものである。

以上説明したように本考案によれば、入力信号を出力信
号に等しく転写・記憶するアナログメモリと、このアナ
ログメモリの出力端に接続された抵抗、この抵抗の一端
とアース間に接続されたコンデンサよりなる回路を１ス
テーシヨンとして、このステーションを直列接続するこ
とにより、従来のリレーによる打込み方式に較べて大巾
な高速化がはかれる。

たとえば従来のリレ一方式では１シフト２０〜３Ｑｍｓ
ｅｃ要していたものが本考案によれば１シフト５ｍ５ｅ
ｃに短縮された。

また上記したアナログメモリを使用することにより停電
時、電源をオフしたときでもデータの保持ができる。

さらに、アナログメモリの出力と抵抗の間にリセット入
力端子を設けて、リセット入力を可能としたことにより
、たとえ製品の検査工程において複数の異なる検査を行
なう場合、加えられるリセット入力信号により、いずれ
の工程で情報が入力されたかを最終出力により容易に判
別することができ、実用上極めて便利なものである。

【図面の簡単な説明】

第１図は本考案に用いるアナログメモリの構成を示す回
路図、第２図は本考案の一実施例におけるシフトレジス
タの回路図、第３図は第２図の動作説明のための波形図
、第４図は本考案の他の実施例を示す回路図、第５図は
その応用例を示すブロック図である。 １・・・・・・演算増巾器、４・・・・・・アナログス
イッチ、５・・・・・・ＭＯ３型電界効果トランジスタ
、６・・・・・・無極性コンデンサ、９・・・・・・ス
イッチングトランジスタ、ＡＭ１〜ＡＭ４・・・・・・
アナログメモリ、１４・・・・・・抵抗、１５・・・・
・・コンデンサ。

Claims (2)

【実用新案登録請求の範囲】
1. （１）入力信号を出力信号に等しく転写、記憶するアナ
   ログメモリと、このアナログメモリの出力端に接続され
   た抵抗と、この抵抗の他端とアース間に操入されたコン
   デンサとを１つのステーションとして、このステーショ
   ンを直列に接続するようにしてなるシフトレジスタ。
2. （２）アナログメモリの出力端とこれに接続された抵抗
   との間にリセット入力端子を有し、リセット入力を可能
   としてなる実用新案登録請求の範囲第１項記載のシフト
   レジスタ。