JPH02101814A - チョッパ型コンパレータ - Google Patents
チョッパ型コンパレータInfo
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- JPH02101814A JPH02101814A JP25412388A JP25412388A JPH02101814A JP H02101814 A JPH02101814 A JP H02101814A JP 25412388 A JP25412388 A JP 25412388A JP 25412388 A JP25412388 A JP 25412388A JP H02101814 A JPH02101814 A JP H02101814A
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- 239000003990 capacitor Substances 0.000 claims abstract description 23
- 230000000295 complement effect Effects 0.000 claims abstract description 9
- 238000007599 discharging Methods 0.000 claims description 12
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、アナログ入力電圧を基準電圧と比較する場
合に使用して好適なチョッパ型コンパレータ、特に、そ
の消費電力を低減できるようにしたチョッパ型コンパレ
ータに関する。
合に使用して好適なチョッパ型コンパレータ、特に、そ
の消費電力を低減できるようにしたチョッパ型コンパレ
ータに関する。
「従来の技術」
人力アナログ電圧を所定の基準電圧と比較して比較出力
（電圧）を得るようにしたアナログチョッパ型コンパレ
ータは、周知のように基準電圧とアナログ入力電圧とが
交互に供給される充放電用のコンデンサと、このコンデ
ンサの充電電圧を反転増幅して比較電圧を出力するよう
にしたインバータとで構成されている。
（電圧）を得るようにしたアナログチョッパ型コンパレ
ータは、周知のように基準電圧とアナログ入力電圧とが
交互に供給される充放電用のコンデンサと、このコンデ
ンサの充電電圧を反転増幅して比較電圧を出力するよう
にしたインバータとで構成されている。
最近では、消費電力の低減、動作速度の高速化などの要
求に答えるべく、特にインバータとしては、ＣＭＯＳ−
ＦＥＴを使用する場合が多い。
求に答えるべく、特にインバータとしては、ＣＭＯＳ−
ＦＥＴを使用する場合が多い。
第３図はこのようなＣＭＯＳ−ＦＥＴを使用したチョッ
パ型コンパレータ１０の一例を示す接続図である。
パ型コンパレータ１０の一例を示す接続図である。
同図において、電圧２０は比較すべきアナログ入力電圧
Ｖｉｎの入力電圧、電圧３０は所定のＤＣ基準電圧が供
給される入力電圧、電圧４０は比較出力電圧が得られる
出力電圧である。
Ｖｉｎの入力電圧、電圧３０は所定のＤＣ基準電圧が供
給される入力電圧、電圧４０は比較出力電圧が得られる
出力電圧である。
電圧２０に供給されたアナログ入力電圧Ｖｉｎは第１の
スイッチＳ１を介して充放電用のコンデンサＣに印加さ
れる。同じく電圧３０に供給された基準電圧Ｖｒｅｆは
、第２のスイッチＳ２を介して同じくコンデンサＣに印
加される。コンデンサＣと出力電圧４０との間には、イ
ンバータ５０が接続される。
スイッチＳ１を介して充放電用のコンデンサＣに印加さ
れる。同じく電圧３０に供給された基準電圧Ｖｒｅｆは
、第２のスイッチＳ２を介して同じくコンデンサＣに印
加される。コンデンサＣと出力電圧４０との間には、イ
ンバータ５０が接続される。
インバータ５０は、コンプリメンタリ−接続されたＣＭ
ＯＳ−ＦＥＴ構成の第１及び第２のトランジスタＰ１．
Ｎｌで構成される。
ＯＳ−ＦＥＴ構成の第１及び第２のトランジスタＰ１．
Ｎｌで構成される。
ここに、第１のトランジスタＰＩはＰチャンネル型ＭＯ
３◆ＦＥＴであり、第２のトランジスタＮｌはＮチャン
ネル型ＭＯＳ−ＦＥＴである。
３◆ＦＥＴであり、第２のトランジスタＮｌはＮチャン
ネル型ＭＯＳ−ＦＥＴである。
インバータ５０の両端には第３のスイッチＳ３が接続さ
れ、これが第２ゐスイッチＳ２と連動して切り換えられ
るごとく構成されている。
れ、これが第２ゐスイッチＳ２と連動して切り換えられ
るごとく構成されている。
第１のスイッチＳ＋には第４図Ａに示すような第１のス
イッチングパルスＳＰｌが供給され、第２及び第３のス
イッチＳ ２．Ｓ ３には、同図Ｂに示す第２のスイッ
チングパルスＳＰ２が供給される。両スイッチングパル
スＳＰ１．ＳＰ２は互いに逆相関係にあり、従って第３
図に示すように第２及び第３のスイッチＳ２．Ｓ３がオ
ン状態の時には、第１のスイッチＳｔはオフ状態を保持
するごとく、コンプリメンタリ制御されるものである。
イッチングパルスＳＰｌが供給され、第２及び第３のス
イッチＳ ２．Ｓ ３には、同図Ｂに示す第２のスイッ
チングパルスＳＰ２が供給される。両スイッチングパル
スＳＰ１．ＳＰ２は互いに逆相関係にあり、従って第３
図に示すように第２及び第３のスイッチＳ２．Ｓ３がオ
ン状態の時には、第１のスイッチＳｔはオフ状態を保持
するごとく、コンプリメンタリ制御されるものである。
さて、この構成において第２のスイッチングパルスＳＰ
２の供給によって、第２及び第３のスイッチＳ ２．Ｓ
３が閉じられたとき、基準電圧Ｖ ｒｅｆはコンデン
サＣに充電される。このとき、インバータ５０のスレッ
ショールドレベルｖｔｈ分だけ下がった電圧がコンデン
サＣに充電される。即ち、このときの充電電圧Ｖ１は（
１）式のようになる。
２の供給によって、第２及び第３のスイッチＳ ２．Ｓ
３が閉じられたとき、基準電圧Ｖ ｒｅｆはコンデン
サＣに充電される。このとき、インバータ５０のスレッ
ショールドレベルｖｔｈ分だけ下がった電圧がコンデン
サＣに充電される。即ち、このときの充電電圧Ｖ１は（
１）式のようになる。
Ｖ１＝Ｖｒｅｆ−Ｖｔｈ−φ・φ（１）これに対し、第
１のスイッチングパルスＳＰＩによって、第１のスイッ
チＳ１がオンすると、充放電用のコンデンサＣにはアナ
ログ入力電圧Ｖｉｎが印加される。その結果、このとき
のコンデンサＣの充電電圧■２は以下のようになる。
１のスイッチングパルスＳＰＩによって、第１のスイッ
チＳ１がオンすると、充放電用のコンデンサＣにはアナ
ログ入力電圧Ｖｉｎが印加される。その結果、このとき
のコンデンサＣの充電電圧■２は以下のようになる。
Ｖ２＝Ｖｉｎ −（Ｖｒｅｆ−Ｖｔｈ） ＝ΔＶ ＋
Ｖ ｔｈ−（２）ここに、ΔＶ ＝ Ｖ ｉｎ −Ｖ
ｒｅｆ−−−−−−（３）インバータ５０は、第３のス
イッチＳ３がオフ状態のときにのみ動作するものである
から、アナログ入力電圧Ｖｉｎが印加されるタイミング
において、コンデンサＣの充電電圧Ｖ２に対しその反転
増幅された出力が比較電圧として電圧４０に得られる。
Ｖ ｔｈ−（２）ここに、ΔＶ ＝ Ｖ ｉｎ −Ｖ
ｒｅｆ−−−−−−（３）インバータ５０は、第３のス
イッチＳ３がオフ状態のときにのみ動作するものである
から、アナログ入力電圧Ｖｉｎが印加されるタイミング
において、コンデンサＣの充電電圧Ｖ２に対しその反転
増幅された出力が比較電圧として電圧４０に得られる。
従って、この例においては、アナログ入力電圧Ｖｉｎが
基準電圧Ｖ ｒｅｆより大きいときには、ローレベルの
比較出力が得られることになる。
基準電圧Ｖ ｒｅｆより大きいときには、ローレベルの
比較出力が得られることになる。
上述した第１及び第２のスイッチングパルスＳＰ１．Ｓ
Ｐ２は第４図に示すように、所定の周期をもって交互に
そのオン、オフが繰り返されることになるから、この構
成によって、入力電圧Ｖｉｎがチョッピングされながら
基準電圧Ｖ ｒｅｆと比較される。
Ｐ２は第４図に示すように、所定の周期をもって交互に
そのオン、オフが繰り返されることになるから、この構
成によって、入力電圧Ｖｉｎがチョッピングされながら
基準電圧Ｖ ｒｅｆと比較される。
「発明が解決しようとする課題」
ところで、この第３図に示すように構成されたチョッパ
型コンパレータ１０において、充放電用のコンデンサＣ
の両端に得られる充電電圧Ｖ２が比較的大きいとき、或
は、はぼ０のときにはインバータ５０を構成する各トラ
ンジスタＰ １．Ｎ Ｉは何れも飽和状態で動作してい
ることになる。しかし、充電電圧■２が非常に小さいよ
うな場合にはインバータ５０は、非飽和領域において動
作することになる。
型コンパレータ１０において、充放電用のコンデンサＣ
の両端に得られる充電電圧Ｖ２が比較的大きいとき、或
は、はぼ０のときにはインバータ５０を構成する各トラ
ンジスタＰ １．Ｎ Ｉは何れも飽和状態で動作してい
ることになる。しかし、充電電圧■２が非常に小さいよ
うな場合にはインバータ５０は、非飽和領域において動
作することになる。
このような電圧レベルが小さい充電電圧Ｖ２の場合には
、電源電圧ＶＤＤと接地間には、これらトランジスタＰ
１．Ｎ １を介して貫通電流が流れてしまう。
、電源電圧ＶＤＤと接地間には、これらトランジスタＰ
１．Ｎ １を介して貫通電流が流れてしまう。
その結果、この貫通電流によって、チョッパ型コンパレ
ータ１０の消費電力が増大する欠点がある。
ータ１０の消費電力が増大する欠点がある。
このような欠点は、特に図に示すような構成を多数並列
接続して、ＡＤコンバータを構成する場合に特に問題と
なり、低消費電力化を達成できない大きな隘路となって
いた。
接続して、ＡＤコンバータを構成する場合に特に問題と
なり、低消費電力化を達成できない大きな隘路となって
いた。
そこで、この発明では、このような従来の問題点を解決
したものであって、充電電圧■２の値が小さいような場
合でも、貫通電流の大きさを抑制できるようにして、低
消費電力化を図ったチョッパ型コンパレータを提案する
ものである。
したものであって、充電電圧■２の値が小さいような場
合でも、貫通電流の大きさを抑制できるようにして、低
消費電力化を図ったチョッパ型コンパレータを提案する
ものである。
「課題を解決するための手段」
上述した課題を解決するため１．この発明においては、
基準電圧と入力電圧とが交互に供給される充放電用のコ
ンデンサと、 このコンデンサの充電電圧を反転増幅して比較電圧を出
力するコンプリメンタリ構成のインバータと、 このインバータに印加される電源電圧幅を抑制する電圧
抑制手段とで構成されてなることを特徴とするものであ
る。
基準電圧と入力電圧とが交互に供給される充放電用のコ
ンデンサと、 このコンデンサの充電電圧を反転増幅して比較電圧を出
力するコンプリメンタリ構成のインバータと、 このインバータに印加される電源電圧幅を抑制する電圧
抑制手段とで構成されてなることを特徴とするものであ
る。
「作 用」
充放電用のコンデンサＣの充電電圧を反転増幅して比較
電圧を出力するようにしたコンプリメンタリ−構成のイ
ンバータ５０に対し、これに印加される電源電圧の幅を
抑制する電圧抑制手段６０が設けられる。
電圧を出力するようにしたコンプリメンタリ−構成のイ
ンバータ５０に対し、これに印加される電源電圧の幅を
抑制する電圧抑制手段６０が設けられる。
電圧抑制手段６０は、第３及び第４のトランジスタＰ
２．Ｎ２、もしくは第５．第６のトランジスタＰ３．Ｎ
３で構成される。
２．Ｎ２、もしくは第５．第６のトランジスタＰ３．Ｎ
３で構成される。
このようなトランジスタを電源電圧側及び接地側に夫々
接続した場合には、コンプリメンタリ−接続された一対
のトランジスタＰ １．Ｎ １の両電源電圧間にかかる
電圧は、これらトランジスタによる降下電圧分だけ低下
する。そのため、充放電用コンデンサＣに蓄えられた充
電電圧■２のレベルが小さく、一対のトランジスタＰ
１．Ｎ ｔが共に、非飽和領域において動作する場合に
おいても、ここを貫通して流れる電流の値は小さくなる
。これによフて、消費電力が大幅に削減される。
接続した場合には、コンプリメンタリ−接続された一対
のトランジスタＰ １．Ｎ １の両電源電圧間にかかる
電圧は、これらトランジスタによる降下電圧分だけ低下
する。そのため、充放電用コンデンサＣに蓄えられた充
電電圧■２のレベルが小さく、一対のトランジスタＰ
１．Ｎ ｔが共に、非飽和領域において動作する場合に
おいても、ここを貫通して流れる電流の値は小さくなる
。これによフて、消費電力が大幅に削減される。
「実 施 例」
続いて、この発明に係るチョッパ型コンパレータの一例
を第１図以下を参照して詳細に説明する。
を第１図以下を参照して詳細に説明する。
第１図はこの発明に係るアナログ入力電圧比較用のチョ
ッパ型コンパレータ１０の一例を尽す構成図であって、
電圧２０．３０．４０を有すると共に、充放電用コンデ
ンサＣを有し、充放電用コンデンサＣには、上述したと
同じく電圧２０よりアナログ入力電圧Ｖｉｎが第１のス
イッチ５１を介して印加されると共に、電圧３０より基
準電圧Ｖ ｒｅｆが第２のスイッチＳ２を介して印加さ
れる。
ッパ型コンパレータ１０の一例を尽す構成図であって、
電圧２０．３０．４０を有すると共に、充放電用コンデ
ンサＣを有し、充放電用コンデンサＣには、上述したと
同じく電圧２０よりアナログ入力電圧Ｖｉｎが第１のス
イッチ５１を介して印加されると共に、電圧３０より基
準電圧Ｖ ｒｅｆが第２のスイッチＳ２を介して印加さ
れる。
充放電用コンデンサＣと出力電圧４０との間には、イン
バータ５０が接続されると共に、このインバータ５０の
入出力端間に第３のスイッチＳ３が接続される。
バータ５０が接続されると共に、このインバータ５０の
入出力端間に第３のスイッチＳ３が接続される。
第１のスイッチＳ１は第１のスイッチングパルスＳＰＩ
によって制御され、第２及び第３のスイッチは互いに連
動して切り換えられると共に、第２のスイッチングパル
スＳＰ２によって制御されるのは上述したと同様である
。
によって制御され、第２及び第３のスイッチは互いに連
動して切り換えられると共に、第２のスイッチングパル
スＳＰ２によって制御されるのは上述したと同様である
。
インバータ５０は図のようにコンプリメンタリ接続され
た一対のトランジスタＰ １．Ｎ １で構成されたイン
バータアンプ７０を有し、第１のトランジスタＰＩはＰ
チャンネル型のＭＯＳ−ＦＥＴが使用され、第２のトラ
ンジスタＮｌはＮチャンネル型のＭＯ３φＦＥＴが使用
される。
た一対のトランジスタＰ １．Ｎ １で構成されたイン
バータアンプ７０を有し、第１のトランジスタＰＩはＰ
チャンネル型のＭＯＳ−ＦＥＴが使用され、第２のトラ
ンジスタＮｌはＮチャンネル型のＭＯ３φＦＥＴが使用
される。
これら一対のコンプリメンタリ接続されたトランジスタ
Ｐ １．Ｎ １に対し、この発明においては、インバー
タ５００両電源電圧閏に印加される電源電圧（電位差）
を抑制する電圧制御手段６０が接続される。
Ｐ １．Ｎ １に対し、この発明においては、インバー
タ５００両電源電圧閏に印加される電源電圧（電位差）
を抑制する電圧制御手段６０が接続される。
電圧抑制手段６０は第３及び第４のトランジスタＰ２．
Ｎ２で構成することができる。Ｐチャンネル構成の第３
のトランジスタＰ２は、電源電圧ＶＤＤとコンプリメン
タリ接続された一方のトランジスタ（第１のトランジス
タ）ＰＩとの間に接続される。
Ｎ２で構成することができる。Ｐチャンネル構成の第３
のトランジスタＰ２は、電源電圧ＶＤＤとコンプリメン
タリ接続された一方のトランジスタ（第１のトランジス
タ）ＰＩとの間に接続される。
Ｎチャンネル構成の第４のトランジスタＮ２は、第２の
トランジスタＮ１と接地間に接続される。
トランジスタＮ１と接地間に接続される。
そして、第３のトランジスタＰ２のゲートとドレインが
直結されると共に、第４のトランジスタＮ２のゲートと
ドレインが直結される。
直結されると共に、第４のトランジスタＮ２のゲートと
ドレインが直結される。
こうすることによって、第３及び第４のトランジスタＰ
２．Ｎ２は何れもダイオード特性が付与されたことにな
る。
２．Ｎ２は何れもダイオード特性が付与されたことにな
る。
さて、このように構成されたチョッパ型コンパレータ１
０において、第１〜第３のスイッチＳｔ〜Ｓ３を、上述
した第１及び第２のスイッチングパルスＳＰ１．ＳＰ２
によって交互にスイッチングすることにより、アナログ
入力電圧Ｍｉｎが基準電圧Ｖｒｅｆと比較され、その比
較された電圧即ち充電電圧Ｖ２がインバータ５０によっ
て反転増幅されたのち、出力電圧４０に供給されて、基
準電圧Ｖ ｒｅｆに対する入力電圧Ｖｔｎの比較出力が
得られることになる。
０において、第１〜第３のスイッチＳｔ〜Ｓ３を、上述
した第１及び第２のスイッチングパルスＳＰ１．ＳＰ２
によって交互にスイッチングすることにより、アナログ
入力電圧Ｍｉｎが基準電圧Ｖｒｅｆと比較され、その比
較された電圧即ち充電電圧Ｖ２がインバータ５０によっ
て反転増幅されたのち、出力電圧４０に供給されて、基
準電圧Ｖ ｒｅｆに対する入力電圧Ｖｔｎの比較出力が
得られることになる。
インバータ５０には、上述したような電圧抑制手段６０
が設けられているため、第１のトランジスタＰＩのソー
スに印加される電圧は、電源電圧■ＤＯに対し第３のト
ランジスタＰ２の順方向降下電圧分Ｖｆだけ低められた
電圧である。同様に、第２のトランジスタＮ１のソース
側には、接地電位より第４のトランジスタＮ２の順方向
降下電圧Ｖｆ分だけ高い電圧が印加される。
が設けられているため、第１のトランジスタＰＩのソー
スに印加される電圧は、電源電圧■ＤＯに対し第３のト
ランジスタＰ２の順方向降下電圧分Ｖｆだけ低められた
電圧である。同様に、第２のトランジスタＮ１のソース
側には、接地電位より第４のトランジスタＮ２の順方向
降下電圧Ｖｆ分だけ高い電圧が印加される。
その結果、インバータアンプ７０の両電源電圧閏には、
電源電圧ｖＯＤそのものではなく、第３及び第４のトラ
ンジスタＰ２．Ｎ２の各順方向降下電圧２Ｖｆ分だけ低
い電圧が印加されることになる。
電源電圧ｖＯＤそのものではなく、第３及び第４のトラ
ンジスタＰ２．Ｎ２の各順方向降下電圧２Ｖｆ分だけ低
い電圧が印加されることになる。
従って、充放電用のコンデンサＣに充電された充電電圧
■２のレベルが非常に小さく、第１及び第２のトランジ
スタＰ １．Ｎ １がいずれも非飽和領域において動作
するような場合であっても、これらトランジスタＰ １
．Ｎ ｌの両端に印加される電圧が従来よりも低くなる
ため、一対のトランジスタＰ１．Ｎ１を介して流れる貫
通電流の値がその分抑えられる。
■２のレベルが非常に小さく、第１及び第２のトランジ
スタＰ １．Ｎ １がいずれも非飽和領域において動作
するような場合であっても、これらトランジスタＰ １
．Ｎ ｌの両端に印加される電圧が従来よりも低くなる
ため、一対のトランジスタＰ１．Ｎ１を介して流れる貫
通電流の値がその分抑えられる。
これによって、貫通電流に伴って生ずる消費電力が低減
される。
される。
第１図のように構成することによって、消費電流は飛躍
的に低下するが、その出力電位幅は電源電圧幅よりも小
さくなる。これはトランジスタＰ！、Ｐ２による電圧降
下によるものであるが、チョッパ型コンパレータｌＯの
後段に接続されるインバータアンプやラッチ回路等の“
Ｈ”Ｌ”の論理閾値ｖｔｈと、そのオフセット電圧を加
えた値よりも十分に振れていればよい。また、トランジ
スタＰ １．Ｎ １のゲート長を長くすることによって
、消費電流をさらに抑えることができる。
的に低下するが、その出力電位幅は電源電圧幅よりも小
さくなる。これはトランジスタＰ！、Ｐ２による電圧降
下によるものであるが、チョッパ型コンパレータｌＯの
後段に接続されるインバータアンプやラッチ回路等の“
Ｈ”Ｌ”の論理閾値ｖｔｈと、そのオフセット電圧を加
えた値よりも十分に振れていればよい。また、トランジ
スタＰ １．Ｎ １のゲート長を長くすることによって
、消費電流をさらに抑えることができる。
第２図は、この発明の更に他の例を示すチョッパ型コン
パレータ１０の一例を示す構成図であって、この例では
電圧抑制手段６０として機能する第５及び第６のトラン
ジスタＰ３．Ｎ３を夫々定抵抗素子として使用するよう
に構成した場合である。
パレータ１０の一例を示す構成図であって、この例では
電圧抑制手段６０として機能する第５及び第６のトラン
ジスタＰ３．Ｎ３を夫々定抵抗素子として使用するよう
に構成した場合である。
従って、電源電圧ＶＤＤ側に接続されるＰチャンネル型
の第５のトランジスタＰ３のゲートは接地され、同様に
接地側に接続されるＮチャンネル構成の第６のトランジ
スタＮ３のゲートは、所定の電源電圧ＶＤＤに接続され
て、両者とも定抵抗素子として機能するようになされて
いる。
の第５のトランジスタＰ３のゲートは接地され、同様に
接地側に接続されるＮチャンネル構成の第６のトランジ
スタＮ３のゲートは、所定の電源電圧ＶＤＤに接続され
て、両者とも定抵抗素子として機能するようになされて
いる。
こうすることによって、電源電圧ＶＤＤと接地間には一
対のトランジスタＰ３．Ｎ３によって決まる所定の抵抗
が接続されたことになり、インバータアンプ７０の画電
極電圧間に印加される電圧は、電源電圧ｖ００よりも一
対の抵抗分だけ低められた状態で印加されることになる
。
対のトランジスタＰ３．Ｎ３によって決まる所定の抵抗
が接続されたことになり、インバータアンプ７０の画電
極電圧間に印加される電圧は、電源電圧ｖ００よりも一
対の抵抗分だけ低められた状態で印加されることになる
。
従って、第１図の場合と同様に、コンデンサＣに充電さ
れた充電電圧ｖ２が低レベルであっても、一対のトラン
ジスタＰ １．Ｎ １を貫通して流れる電流の値が抑制
され、これに伴ってチョッパ型コンパレータ１０の消費
電力を抑えることが可能になる。
れた充電電圧ｖ２が低レベルであっても、一対のトラン
ジスタＰ １．Ｎ １を貫通して流れる電流の値が抑制
され、これに伴ってチョッパ型コンパレータ１０の消費
電力を抑えることが可能になる。
また、この構成によれば、比較出力の電圧幅は電源電圧
幅で掘らせることができる。
幅で掘らせることができる。
なお、トランジスタＰ２．Ｎ２．Ｐ３．Ｎ３の各チャン
ネル輻Ｗを大きくすると、インバータアンプ７０による
遅延を少なくできる。トランジスタＰ １．Ｎ１のゲー
ト長を長くすれば、インバータアンプ７０のゲインを増
やすことができる。
ネル輻Ｗを大きくすると、インバータアンプ７０による
遅延を少なくできる。トランジスタＰ １．Ｎ１のゲー
ト長を長くすれば、インバータアンプ７０のゲインを増
やすことができる。
「発明の効果」
以上説明したように、この発明によれば、充放電用のコ
ンデンサの充電電圧を反転増幅して、比較電圧を出力す
るようにしたコンプリメンタリ構成のインバータに対し
、これに印加される電Ｒ電圧の幅を抑制するようにした
ものである。
ンデンサの充電電圧を反転増幅して、比較電圧を出力す
るようにしたコンプリメンタリ構成のインバータに対し
、これに印加される電Ｒ電圧の幅を抑制するようにした
ものである。
こうすれば、基準電圧に対するアナログ入力電圧の差が
小さい場合であっても、第１及び第２のトランジスタを
流れる貫通電流の値を従来よりも大幅に削減することが
できる。これに伴って、消費電力を抑えることができる
から、例えば、このチョッパ型コンパレータを並列的に
多数接続して、ＡＤコンバータを構成するような場合に
は、その消費電力を大幅に削減できる特徴を有する。
小さい場合であっても、第１及び第２のトランジスタを
流れる貫通電流の値を従来よりも大幅に削減することが
できる。これに伴って、消費電力を抑えることができる
から、例えば、このチョッパ型コンパレータを並列的に
多数接続して、ＡＤコンバータを構成するような場合に
は、その消費電力を大幅に削減できる特徴を有する。
従って、この発明はチョッパ型コンパレータを多数使用
する並列型ＡＤコンバータなどに適用して極めて好適で
ある。
する並列型ＡＤコンバータなどに適用して極めて好適で
ある。
第１図及び第２図は夫々この発明に係るチョッパ型コン
パレータの一例を示す接続図、第３図は従来のチョッパ
型コンパレータの一例を示す接続図、第４図はその動作
説明に供する波形図である。 １０ Φ ２０．３０ 善 ４０ φ ５０ ・ ６０争 ７０ ・ ＩＩ Ｓ １〜Ｓ３φ ＳＰｌ、ＳＰ２φ 番チョッパ型コンパレータ ・入力電圧 ・出力電圧 ・インバータ ・電圧抑制手段 ・インバータアンプ ◆充放電用コンデンサ Φ第１〜第３のスイッチ ・第１及び第２の スイッチングパルス
パレータの一例を示す接続図、第３図は従来のチョッパ
型コンパレータの一例を示す接続図、第４図はその動作
説明に供する波形図である。 １０ Φ ２０．３０ 善 ４０ φ ５０ ・ ６０争 ７０ ・ ＩＩ Ｓ １〜Ｓ３φ ＳＰｌ、ＳＰ２φ 番チョッパ型コンパレータ ・入力電圧 ・出力電圧 ・インバータ ・電圧抑制手段 ・インバータアンプ ◆充放電用コンデンサ Φ第１〜第３のスイッチ ・第１及び第２の スイッチングパルス
Claims (1)
- （１）基準電圧と入力電圧とが交互に供給される充放電
用のコンデンサと、 このコンデンサの充電電圧を反転増幅して比較電圧を出
力するコンプリメンタリー構成のインバータと、 このインバータに印加される電源電圧幅を抑制する電圧
抑制手段とで構成されてなることを特徴とするチョッパ
型コンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25412388A JPH02101814A (ja) | 1988-10-08 | 1988-10-08 | チョッパ型コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25412388A JPH02101814A (ja) | 1988-10-08 | 1988-10-08 | チョッパ型コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02101814A true JPH02101814A (ja) | 1990-04-13 |
Family
ID=17260547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25412388A Pending JPH02101814A (ja) | 1988-10-08 | 1988-10-08 | チョッパ型コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02101814A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067709A (ja) * | 2005-08-30 | 2007-03-15 | Nec Electronics Corp | 比較回路および半導体装置 |
| JP2009005178A (ja) * | 2007-06-22 | 2009-01-08 | Mitsumi Electric Co Ltd | チョッパ型コンパレータ |
| JP2012169850A (ja) * | 2011-02-14 | 2012-09-06 | Toyota Central R&D Labs Inc | チョッパ型コンパレータ |
| WO2013080634A1 (ja) * | 2011-12-02 | 2013-06-06 | シャープ株式会社 | 液晶表示装置、比較回路、及び、テレビジョン受像機 |
-
1988
- 1988-10-08 JP JP25412388A patent/JPH02101814A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067709A (ja) * | 2005-08-30 | 2007-03-15 | Nec Electronics Corp | 比較回路および半導体装置 |
| JP2009005178A (ja) * | 2007-06-22 | 2009-01-08 | Mitsumi Electric Co Ltd | チョッパ型コンパレータ |
| JP2012169850A (ja) * | 2011-02-14 | 2012-09-06 | Toyota Central R&D Labs Inc | チョッパ型コンパレータ |
| WO2013080634A1 (ja) * | 2011-12-02 | 2013-06-06 | シャープ株式会社 | 液晶表示装置、比較回路、及び、テレビジョン受像機 |
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