KR20010101686A

KR20010101686A - 오프셋 보상을 갖는 ｆｉｒｄａｃ

Info

Publication number: KR20010101686A
Application number: KR1020017009357A
Authority: KR
Inventors: 그로에네베그윌리엠에이치
Original assignee: 롤페스 요하네스 게라투스 알베르투스; 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 1999-11-26
Filing date: 2000-11-06
Publication date: 2001-11-14
Also published as: DE60026349D1; KR100809123B1; EP1188243A2; WO2001039377A3; WO2001039377A2; US6424278B1; JP2003516017A; DE60026349T2; EP1188243B1; US20020140588A1; JP4759720B2; US6501408B2

Abstract

DC 오프셋을 가진 노이즈 성형기(a noise shaper)(12)에 접속된 FIRDAC(20)가 기술된다. FIRDAC의 결과적인 오프셋은 그 자체로 연속적으로 온(on) 상태가 되는 보상 전류 소스(N_comp; P_comp)에 의해 보상된다. FIRDAC는 각 셀이 적어도 하나의 전류 소스(50;70)를 포함하는 다수의 FIRDAC 셀(40)을 갖는다. 상대적으로 적은 적은 전류 소스를 갖는 FIRDAC 셀에서는, 더미 트랜지스터(a dummy transistor)(80,90)가 비어 있는 공간 내에 형성된다. 보상 전류 소스는 어떤 더미 트랜지스터의 병렬 조합으로서 형성된다. 가능한 실시예에서는, 각 FIRDAC 셀(40)은 D 플립플롭(60) 및 이 플립플롭 위의 PMOS 전류 미러(PMOS current mirror)(50) 및 이 플립플롭 아래의 NMOS 전류 미러(70)를 포함하는 스택(a stack)을 포함한다. 상대적으로 적은 PMOS 및 NMOS 전류 미러를 갖는 셀에서는, 더미 전류 미러(80;90)이 기판(100) 내에 형성된다. 이러한 다수의 더미 전류 미러(80;90)은 병렬로 접속되어 상기 다수의 보상 전류 소스(N_comp; P_comp)를 구성한다.

Description

오프셋 보상을 갖는 ＦＩＲＤＡＣ{FINITE IMPULSE RESPONSE DIGITAL TO ANALOG CONVERTER WITH OFFSET COMPENSATION}

디지털 대 아날로그 변환기를 위한 FIR(finite impulse response) 원리는 그 자체로 잘 알려져 있으며 가령 US-A-5,323,157에서 기술된다. 일반적으로 말하면, FIRDAC은 통상적으로 백 단 이상인 다수의 단을 가지며 한 비트의 비트스트림 입력 신호, 즉 한 비트 폭 분해능(one bit amplitude resolution)를 갖는 직렬 데이터 스트림을 수신하는 시프트 레지스터(a shift register)를 포함한다. 시프트 레지스터의 각 단은 전용 전류 소스를 온(on) 또는 오프(off)로 스위칭한다. 따라서, 시프트 레지스터의 모든 단에서 생성된 전류들은 가산되어 FIRDAC의 출력 전류를 발생시키게 된다. 통상적으로, 이 출력 전류는 전류 대 전압 변환기에 인가되어 FIRDAC의 아날로그 출력 전압을 발생시키게 된다. FIRDAC의 각 단은 FIRDAC의 전체 출력 전류에 기여하는 출력 전류를 생성한다. 그러나, FIRDAC의 단은 모두가 동일한 정도로 기여하지 않는다. 바람직한 필터 특성을 얻기 위해서, FIRDAC의 각 단은 전류 소스의 출력 전류의 크기에 의해 구성되는 관련 가중치 계수(an associated weighting coefficient)를 갖는다.

통상적인 응용 상황에서는, FIRDAC는 이동 전화의 신호 처리 경로에서 사용되어 스피커나 이어폰에 아날로그 오디오 신호를 제공한다. FIRDAC는 양자화 노이즈(quantisation noise)를 음성 대역(voice band)에서 더 높은 주파수로 이동시킴으로써 FIRDAC의 신호 대 노이즈비를 증가시키는 노이즈 성형기(noise shapers)로부터 그의 입력 비트스트림 신호를 수신한다. 의사 영향력(spurious influences) 때문에, 노이즈 성형기는 "아이들 톤(idle tones)"으로 칭해지는 작은 가청 톤에 앞서 소정의 패턴을 반복하는 경향을 갖는다. 상기 아이들 톤이 가청되는 것을 방지하기 위해서, 노이즈 성형기를 "DC 디서(DC dither)"로 지칭되는 고정된 양만큼 디지털적으로 오프셋(offset)하여, 아이들 톤을 가청 레벨 위의 고주파로 밀어 올린다.

이러한 측면에서의 문제는 노이즈 성형기의 고정된 오프셋으로 인해 FIRDAC에 오프셋이 야기되며, 이로써 FIRDAC 출력 신호를 수신하여 이어폰 또는 스피커에 대해 구동 신호를 발생시키는 구동기(driver) 내에 오프셋이 유발되는 것이다. 실제적인 경우에, 오프셋은 80mV 정도 된다. 이어폰이 8-16 옴의 저항을 갖는다면, 이는 대략 10 mA 정도의 크고 불필요한 전류 소비를 야기한다.

발명의 개요

본 발명은 이러한 문제를 극복하기 위함이다.

특히, 본 발명은 FIRDAC이 차지하는 어떤 칩 면적의 증가도 없이 이러한 문제를 극복하기 위함이다.

본 발명의 중요한 측면에 따르면, FIRDAC의 전류 출력 단자는 일정한 전류 소스 또는 싱크에 접속되며, 상기 일정한 전류 소스 또는 싱크는, 상기 오프셋을 보상하거나 바람직하게는 제거하기 위해서, FIRDAC의 전류 출력으로 또는 전류 출력으로부터 일정한 보상 전류를 더하거나 감한다.

본 발명의 다른 측면에 따르면, 바람직한 실시예에서, FIRDAC의 각 단은 D-플립플롭, PMOS 전류 미러(PMOS current mirror), NMOS 전류 미러를 결합하여 포함한다. FIRDAC의 각 단은 실질적으로 동일한 반도체 공간을 차지한다. 플립플롭 모두는 동일한 폭을 가지나, PMOS 전류 미러의 트랜지스터 폭과 NMOS 전류 미러의 트랜지스터 폭은 다르며 각 단의 가중치 계수를 구현하기 위해 상기 미러의 전류 출력의 크기를 결정한다. 결과적으로, 상대적으로 저 가중치 계수를 갖는 FIRDAC 단에서, PMOS 전류 미러의 크기와 NMOS 전류 미러의 크기는 상대적으로 작으며, 이로써 상대적으로 큰 양의 공간이 비게 된다. 이러한 비어 있는 공간에서, 더미 전류 소스(dummy current sources)가 배열된다.

비트스트림 제너레이터("노이즈 성형기")에서의 DC 오프셋의 결과로서, FIRDAC는 그 자체로 오프셋 출력 레벨을 갖는다. 특히, FIRDAC의 양 전류 출력(a positive current output)은 과다 양전류를 생산하는 반면, 음 전류 출력은 과다음전류를 생산하다. 본 발명의 중요한 측면에 따르면, 이는 일정한 전류 소스가 전류 출력에 접속됨으로써 보상된다.

과다 양전류를 생산하는 양 전류 출력의 경우에서는, 본 발명은 계속 온(on) 상태가 되며 초과 전류(오프셋)를 양 전류 소스로부터 접지로 내려보내 사라지게(sink away) 하는 예비 더미 NMOS 전류 싱크의 사전결정된 수를 제공한다.

과다 음전류를 생산하는 음 전류 출력의 경우에서는, 본 발명은 계속 온(on) 상태가 되며 음전류 소스에 의해 접지로 유도되는 초과 전류(오프셋)를 보충해주는 예비 더미PMOS 전류 싱크의 사전결정된 수를 제공한다.

FIRDAC의 입력 신호로서 비트스트림을 발생하는 비트스트림 제너레이터에서의 오프셋의 양은 일정하며 또한 공지되어 있다. 이것은 FIRDAC의 제조 전에 얼마나 많은 보상 전류가 더미 NMOS 전류 소스에 의해 전도될 것인가를 계산하는 것이 가능하다는 것을 의미한다. 그러므로, 어떤 더미(dummies)를 사용하고, 어떤 더미를 사용하지 않을가를 사전 결정하는 것이 가능하다.

사용 가능한 NMOS 더미의 수가 너무 적어 적당한 보상을 할 수 없을 것 같으면, 보상을 위해 PMOS 더미를 사용할 수 있다.

본 발명의 이러한 측면 및 성격 및 장점과 다른 측면 및 성격 및 장점은 도면━상기 도면에서 동일한 참조 부호는 동일한 또는 유사한 부분을 표시함━을 참조하여 본 발명에 따른 제어 회로의 바람직한 실시예의 다음의 설명에 의해 명료해 질 것이다.

본 발명은 FIR 디지털 대 아날로그 변환기(finite impulse response digital-to-analog converter)(이후부터는 FIRDAC로 언급됨)에 관한 것이다.

도 1은 음성 신호를 처리하는 회로의 예의 블록도,

도 2는 FIRDAC의 블록도,

도 3은 FIRDAC 셀이 형성된 한 조각의 반도체 물질의 한 부분의 부분도,

도 4는 본 발명의 실시예의 블록도.

도 1은 이동 전화 내의 음성 신호 S를 처리하는 가능한 회로의 블록도를 도시한다. 회로는 디지털 필터(11) 및 노이즈 성형기(또는 비트스트림 제너레이터)(12)를 포함하며, 이 둘 모두는 본 명세서에서 보다 상세하게 설명되지 않기 때문에 통상적인 설계 중의 하나이다. 디지털 필터(11)는 음성 대역 바깥 즉 300Hz 이하 3400Hz 이상의 주파수를 억제하기 위해 배열된다. 디지털 필터(11)는 노이즈 성형기(12)의 입력에 접속된 출력을 가지며, 상기 노이즈 성형기는 FIRDAC(20)의 신호 입력(21)에 접속된 그의 출력에서 결과적인 1 MHz 비트스트림(1-비트) 신호를 제공하기 위해 배열된다. 바이어스 블록(30)은 밴드갭 전압(bandgap voltage) V_ref와 같은 기준 전압을 수신하며 다량의 바이어스 전류를 제공하기 위해 FIRDAC에 접속된다.

FIRDAC(20)은 클록 입력 신호 CLK를 수신하는 클록 입력(22)을 갖는다. 유사하게, 디지털 필터(11) 및 노이즈 성형기(12)는 FIRDAC에 대한 클록 신호와 동일하거나 동일하지 않을 수 있는 클록 신호 CLK를 수신하는 클록 입력 단자를 갖는다. FIRDAC(20)에 대한 클록 신호 CLK의 주파수는 특히 바람직한 신호 대 노이즈비 및 시스템에서 가용한 주파수에 의존한다. 가령, GSM 시스템에서, 클록 신호의 주파수는 13.0 MHz의 GSM 마스터 클록 주파수로부터 쉽게 유도될 수 있는 1MHz가 될 수 있다.

오직 한 개의 출력 라인을 갖는 FIRDAC를 갖는 것이 가능하다. 그러나, 본 발명의 FIRDAC(20)은 비트스트림 신호가 주로 "1"(ones)(음성 대역 신호의 양 절반(positive half of the voiceband signal)에 대응함)과 주로 "0"(zeroes)(음성 대역 신호의 음 절반(negative half of the voiceband signal)에 대응함) 중 어느 것을 포함하냐에 따라서 각기 양 전류 및 음 전류를 발생하기 위하여 두 개의 전류 출력 단자(23,24)를 갖는 다는 점에서 차동 구동을 제공한다. 상기 전류 신호는 전류 대 전압 변환기(25.26)━상기 변환기는 이어폰 구동기(도시되지 않음)와 같은 출력 단에 공급되는 출력 전압 신호 V_OUT.P및 V_OUT,N을 각기 발생함━에 각기 공급된다.

도 2는 FIRDAC(20)의 내부 블록도를 도시한다. FIRDAC(20)는 다수의 FIRDAC 셀(40)을 포함한다. 이후부터, FIRDAC 회로(20)의 동일 요소는 동일 참조 부호로써 표시될 것이며, 아래 첨자 i 는 FIRDAC 회로 내에서 그러한 요소의 위치를 언급한다. 각 FIRDAC(40) 셀(40_i)은 PMOS 전류 소스(50_i), 시프트 레지스터 셀(60_i), NMOS 전류 싱크(70_i)를 포함한다.

각 PMOS 전류 소스(50_i)는 기준 전류 I_ref.P을 수신하는 기준 전류 입력(51_i), 바이너리 제어 신호를 수신하는 제 1 및 제 2 바이너리 제어 입력(52_i,53_i), 양 출력 전류 I_Pi를 제공하는 제 1 및 제 2 전류 출력 단자(54_i,55_i)를 갖는다.

이와 유사하게, 각 NMOS 전류 싱크(70_i)는 입력(71_i), 제 1 및 제 2 제어 입력(72_i,73_i), 제 1 및 제 2 전류 출력(74_i,75_i)을 포함한다.

각 시프트 레지스터 셀(60_i)은 D-플립플롭으로 구성되며, Q-출력(67_i) 및-출력(65_i)을 포함한다. Q-출력(67_i)은 대응하는 PMOS 전류 소스(50_i)의 제 1 바이너리 제어 입력(52_i) 및 대응하는 NMOS 전류 싱크(70_i)의 제 1 바이너리 제어 입력(72_i)에 접속된다.-출력(65_i)은 대응하는 PMOS 전류 소스(50_i)의 제 2 바이너리 제어 입력(53_i) 및 대응하는 NMOS 전류 싱크(70_i)의 제 2 바이너리 제어 입력(73_i)에 접속된다.

각 D 타입 플립플롭(60_i)은 신호 입력(61_i) 및 신호 출력(63_i)을 갖는다. 신호 입력(61_i)은 이전 플립플롭(60_i-1)의 신호 출력(63_i-1)에 접속된다. 플립플롭(60_i)의 신호 입력(61_i)은 FIRDAC(20)의 입력 단자(21)에 접속된다. 또한, 각 D 타입 플립플롭(60_i)은 FIRDAC(20)의 클록 입력 단자(22)에 접속된 클록 입력(62_i)을 갖는다. FIRDAC(20)의 클록 입력(22)에 접속된 클록 신호의 주파수(통상적으로 1 MHz)에 의해 결정되는 비율로, 비트스트림 신호는 시프트 레지스터로 이동된다. 시간의 각 순간에, 플립플롭 상태는 비트스트림 내의 비트의 값에 대응한다. 비트가 값 "1"을 갖는다면, 대응하는 플립플롭(60)의 Q-출력(67)은 하이(HIGH)가 되며, 이 플립플롭의-출력(65)은 로우(LOW)가 된다. 이런 상황에서, 대응하는 PMOS 전류 소스(50)는 양 전류 출력 라인(27)에 접속되며, NMOS 전류 싱크(70)는 음 전류 출력 라인(28)에 접속된다. 이와 달리, 비트가 값 "0"을 갖는다면, 대응하는 플립플롭(60)의 Q-출력(67)은 로우(LOW)가 되며, 이 플립플롭의-출력(65)은 하이(HIGH)가 된다. 이런 상황에서, 대응하는 PMOS 전류 소스(50)는 음 전류 출력 라인(28)에 접속되며, NMOS 전류 싱크(70)는 양 전류 출력 라인(27)에 접속된다. 양 전류 출력 라인(27)은 양 전류 출력 단자(23)에 접속되며, 음 전류 출력 라인(28)은 음 전류 출력 단자(24)에 접속된다.

FIRDAC(20)의 양 출력(23)에서, 양 출력 신호 I_OUT,P는 양 전류 출력 라인(27)에 접속된 그들의 PMOS 전류 소스(50_i)의 모든 출력 전류 I_Pi및 양 전류 출력 라인(27)에 접속된 그들의 NMOS 전류 싱크(70_i)의 모든 출력 전류 I_Ni의 총합이다. 이와 유사하게, 음 출력(24)에서, 음 출력 신호 I_OUT,N는 음 전류 출력 라인(28)에 접속된 그들의 NMOS 전류 싱크(70_i)의 모든 출력 전류 I_Ni및 음 전류 출력 라인(28)에 접속된 그들의 PMOS 전류 소스(50_i)의 모든 출력 전류 I_Pi의 총합이다. 그러므로, 양 및 음 출력 전류 I_OUT,P, I_OUT,N은 시프트 레지스터에 현재적으로 존재하는 비트스트림 신호의 일부, 양 또는 음 전류 기여에 대응하는 각 비트에 의존하며, 전체 출력 전류 I_OUT,P+ I_OUT,N은 일정하게 유지된다.

그러나, 다른 전류 소스 또는 전류 싱크의 전류 기여는 , FIRDAC의 바람직한 반응 특성을 얻도록 선택되는 다른 FIRDAC 단의 가중치 계수를 구현하면서, 각기 서로 다르다는 것은 본 기술의 당업자에게는 자명하다. 통상적으로, 계수는 중앙 단 주위로 대칭적이며, FIRDAC(20)의 입력측 또는 출력측 근처에 위치하는 셀은 상대적으로 적은 출력 전류로 기여하며, FIRDAC(20)의 중앙 근처에 위치하는 셀은 상대적으로 높은 출력 전류로 기여한다. 각 셀(40_i)에 대해, PMOS 전류 소스(50_i) 및 NMOS 전류 싱크(70_i)에 의해 각기 발생된 출력 전류 I_Pi및 I_Ni의 크기는 각기 PMOS 전류 소스(50_i) 및 NMOS 전류 싱크(70_i)의 폭에 의해 결정된다. 전류 소스 또는 전류 싱크가 클수록, 전류는 더 크게 발생된다.

집적 회로에서, 셀(40)은 서로 옆에 배열된다. 각 셀(40_i)에서, PMOS 전류 소스(50_i)은 대응하는 플립플롭(60_i) 위에 위치하며, NMOS 전류 싱크(70_i)는 대응하는 플립플롭(60_i) 아래에 위치한다. 그러므로, 각 셀(40)은 도 3에서 도시되는 반도체 기판(100)의 열-모양의 부분(a columm-shaped section)(140)을 차지한다.

열-모양의 반도체 부분(140)의 중앙 부분(160)에서, 플립플롭(60)은 형성되며, 나중에 이 중앙 부분(160)은 "플립플롭 부분"으로서 칭해질것이다. 중앙부분(160) 위에 위치한 열-모양의 반도체 부분(140)의 더 높은 부분(150)에서, PMOS 전류 소스(50)가 형성되며, 나중에 이 더 높은 부분(150)은 "PMOS 부분"으로 칭해질 것이다. 중앙 부분(160) 아래에 위치한 열-모양의 반도체 부분(140)의 더 낮은 부분(170)에서, NMOS 전류 싱크(70)가 형성되며, 나중에 이 더 낮은 부분(170)은 "NMOS 부분"으로 칭해질 것이다.

제 1 신호 컨덕터(a first signal conductor)(101)는 입력 단자 D_in를 이전 셀의 출력 단자로 접속시킨다. 제 2 신호 컨덕터(102)는 출력 단자 D_o를 다음 셀의 입력 단자로 접속시킨다. 제 3 신호 컨덕터(103)는 Q-출력 신호를 플립플롭 부분(160)에서 PMOS 부분(150)으로 접속시킨다. 제 4 신호 컨덕터(104)는-출력 신호를 플립플롭 부분(160)에서 PMOS 부분(150)으로 접속시킨다. 이와 마찬가지로, 제 5 신호 컨덕터(105)는 Q-출력 신호를 플립플롭 부분(160)에서 PMOS 부분(150)으로 , 제 6 신호 컨덕터(106)는-출력 신호를 플립플롭 부분(160)에서 PMOS 부분(150)으로 각기 접속시킨다.

연속적인 클록 신호 CLK는 모든 플립플롭 부분(160)을 따라서 걸쳐있다. 제 1 연속적인 양 출력 라인(111)은 모든 PMOS 부분(150)을 따라서 걸쳐있다. 제 1 연속적인 음 출력 라인(112)은 모든 NMOS 부분(170)을 따라서 걸쳐있다. 제 2 연속적인 양 출력 라인(113)은 모든 NMOS 부분(170)을 따라서 걸쳐있다. 제 2 연속적인 음 출력 라인(114)은 모든 PMOS 부분(150)을 따라서 걸쳐있다. 또한, 제 1 공급 라인 V_DD은 모든 PMOS 부분(150)을 따라서 걸쳐있으며, 제 2 공급 라인 V_SS는모든 NMOS 부분(170)을 따라서 걸쳐있다. FIRDAC(20)의 출력측에서, 제 1 및 제 2 양 출력 라인(111,113)이 함께 접속되며, 제 1 및 제 2 음 출력 라인(112,114)도 마찬가지이다.

FIRDAC 셀(40) 내의 플립플롭(60)은 서로 동일하다(즉 그들의 물리적 크기가 서로 동일하다). 열 모양의 반도체 부분(140)의 물리적 폭이 플립플롭 부분(160)의 물리적 폭에 의해 결정되기 때문에, 열 모양의 반도체 부분(140)의 폭도 서로 동일하다. 결과적으로, PMOS 부분(150)의 폭은 서로 동일하며, NMOS 부분(170)의 폭도 서로 동일하다.

전술한 바과 같이, FIRDAC(20)의 중앙 근처에 위치하는 FIRDAC 셀(40)은 FIRDAC의 중앙으로부터 좀 더 떨어져 위치하는 FIRDAC 셀과 비교하여 상대적으로 큰 전류를 발생한다. 셀(40)의 PMOS 전류 소스(50) 및 NMOS 전류 싱크(70)에 의해 각기 발생되는 출력 전류의 크기는 PMOS 전류 소스(50) 및 NMOS 전류 싱크(70)의 폭에 의해 각기 결정되기 때문에, FIRDAC의 중앙으로부터 더 멀리 떨어져 위치하는 FIRDAC 셀의 PMOS 전류 소스(50) 및 NMOS 전류 싱크(70)의 폭은 FIRDAC의 중앙 근처에 위치하는 FIRDAC 셀의 PMOS 전류 소스 및 NMOS 전류 싱크의 폭보다 작다.

실제적으로, 중앙 FIRDAC 셀에서의 PMOS 전류 소스(50) 및 NMOS 전류 싱크(70)의 폭은 대응하는 플립플롭(60)의 폭과 대략 동일하다. 이는 그런 중앙에 위치한 셀의 PMOS 부분(150)은 그 안에 형성된 PMOS 전류 소스(50)에 의해서 거의 전체적으로 차지되며, NMOS 부분(170)도 마찬가지이다. 그러나, 중앙 셀로부터 더 멀리 떨어져 위치하는 셀(40)에서는, PMOS 전류 소스(50) 및 NMOS 전류싱크(70)가 더 작은 크기를 가지며, 따라서 그들은 각기 PMOS 부분(150) 및 NMOS 부분(170) 내에 가용한 모든 공간을 물리적으로 차지하지는 않는다. 본 발명의 중요한 측면에 따르면, 추가적인 또는 "더미(dummy)" 트랜지스터(80)가 PMOS 전류 소스(50)에 의해 차지되지 않는 PMOS 부분(150)의 부분에 형성되며, 추가적인 또는 더미 트랜지스터(90)가 NMOS 전류 싱크(70)에 의해 차지되지 않는 NMOS 부분(170)의 부분에 형성된다.

각기 PMOS 또는 NMOS 트랜지스터(50,70)에 의해 차지되지 않는 FIRDAC 셀(40) 내의 가용 공간을 채우는 더미 트랜지스터(80 또는 90)의 장점은 모든 시프트 레지스터 셀(60)에 대한 환경이 실질적으로 동일하다는 것이다.

또한, 본 발명의 중요한 측면에 따르면, 상기 더미 트랜지스터(80,90)는 이후에 설명될 바이어스 회로(30)에서 유리하게 사용될 수 있다.

도 4는 바이어스 블록(30) 및 FIRDAC(20)의 회로를 도시한다. 바이어스 회로(30)는 그의 반전시키지않는 입력(non-inverting input)에서 기준 전압 V_ref을 수신하며 P-트랜지스터 P_X의 게이트에 접속된 그의 출력을 갖는 증폭기(31)를 포함한다. P-트랜지스터 P_X의 소스는 공급 라인 V_DD에 접속되며 P-트랜지스터 P_X의 드레인은 저항 R 의 한 단자에 접속되며, 저항 R의 다른 단자는 제 2 공급 전압 V_SS에 접속된다. 통상적으로, 제 2 전압 공급 라인 V_SS의 전압 레벨은 제 1 전압 공급 라인 V_SS의 레벨보다 더 낮으며, 일반적으로 접지 레벨에 있다. P-트랜지스터 P_X의 드레인과 저항 R 간의 노드는 증폭기(31)의 반전시키는 입력에 접속된다.

P-트랜지스터 P_X는 개별 트랜지스터가 될 수 있다. 그러나 P-트랜지스터 P_X는 바람직하게는 다수의 FIRDAC 셀(40) 내의 다수의 P-더미 트랜지스터(80)의 병렬 조합에 의해서 구성된다.

바이어스 회로(30)는 자신의 소스가 제 1 공급 라인 V_DD에 접속되며 자신의 게이트는 P-트랜지스터 P_X의 게이트에 접속된 제 2 P-트랜지스터 P_Y및 자신의 소스가 제 2 공급 라인 V_SS에 접속되며 자신의 게이트 및 드레인이 P-트랜지스터 P_Y의 드레인에 접속된 N-트랜지스터 N_Y를 더 포함한다.

트랜지스터 P_Y및 N_Y는 개별 트랜지스터로서 구현될 수 있지만, 바람직하게는 그들은 각기 더미 트랜지스터(80, 90)의 사전 결정된 수의 병렬 조합에 의해 구현된다.

공급 허용 범위 및 파라미터 허용 범위에 대한 향상된 전류 정확성에 대한 대안으로서, 트랜지스터 P_Y는 자신의 게이트가 다른 기준 (또는 바이어스) 전압에 접속된 캐스코이드 트랜지스터 P_CY(도시되지 않음)에 의해 트랜지스터 N_Y에 접속될 수 있다.

도 4에서, 오직 한 개의 FIRDAC 셀(40_i)이 도시되지만, 모든 FIRDAC 셀은 유사한 구조(build-up)를 갖는다는 것은 본 기술의 당업자에게 명백하다. 각FIRDAC 셀 (40_i)은 자신의 소스는 제 1 공급 라인 V_DD에 접속되며 자신의 게이트는 상기 P-트랜지스터 P_Y의 게이트에 접속된 P-트랜지스터 P_i및 자신의 소스가 제 2 공급 라인 V_SS에 접속되며 자신의 게이트가 P-트랜지스터 N_Y의 게이트에 접속된 N-트랜지스터 N_i를 더 포함한다. FIRDAC 셀 (40_i)의 P-트랜지스터 P_i의 드레인은 제 1 스위치 S1 을 통해 양 출력 라인 OUTP 에 접속되며, 제 2 스위치 S2 을 통해 음 출력 라인 OUTN 에 접속된다. 마찬가지로, FIRDAC 셀 (40_i)의 N-트랜지스터 N_i의 드레인은 제 3 스위치 S3 을 통해 양 출력 라인 OUTP 에 접속되며, 제 4 스위치 S4 을 통해 음 출력 라인 OUTN 에 접속된다.

스위치 S1 및 S3는 플립플롭(60)의 반전된 출력(65)에 의해 제어되며, 제 2 및 제 4 스위치 S2 및 S4는 플립플롭(60)의 반전된 출력 Q(67)에 의해 제어된다. 특히, 제 1 스위치 S1은 자신의 소스가 트랜지스터 P_i의 드레인에 접속되며 자신의 드레인은 양 출력 라인 OUTP에 접속되며 자신의 게이트는 플립플롭(60)의 반전된 출력(65)에 접속되는 P 트랜지스터로써 구현된다. 제 2 스위치 S2은 자신의 소스가 트랜지스터 P_i의 드레인에 접속되며 자신의 드레인은 음 출력 라인 OUTN에 접속되며 자신의 게이트는 플립플롭(60)의 출력 Q(67)에 접속되는 P 트랜지스터로써 구현된다. 제 3 스위치 S3은 자신의 소스가 트랜지스터 N_i의 드레인에 접속되며 자신의 드레인은 양 출력 라인 OUTP에 접속되며 자신의 게이트는 플립플롭(60)의반전된 출력(65)에 접속되는 N 트랜지스터로써 구현된다. 제 4 스위치 S4은 자신의 소스가 트랜지스터 N_i의 드레인에 접속되며 자신의 드레인은 음 출력 라인 OUTN에 접속되며 자신의 게이트는 플립플롭(60)의 출력 Q(67)에 접속되는 N 트랜지스터로써 구현된다.

클록 피드쓰러우(feedthrough) 및 공급 허용 범위에 대한 향상된 전류 정확성에 대한 대안으로서, P 스위치 S1 및 S2가 각각의 P 타입 캐스코이드 트랜지스터(도시되지 않음)에 의해 각기 출력 라인 OUTP 및 OUTN에 접속될 수 있고, 한편 N 스위치 S3 및 S4가 각각의 N 타입 캐스코이드 트랜지스터(도시되지 않음)에 의해 각기 출력 라인 OUTP 및 OUTN에 접속될 수 있으며, 이러한 캐스코이드 트랜지스터의 게이트는 안정된 바이어스 전압에 의해 공급된다.

모든 FIRDAC 셀(40_i)은 유사한 방식으로 각기 양 및 음 출력 라인 OUTP 및 OUTN에 접속된다.

플립플롭(60)이 비트값 "1"을 포함하면, 출력 Q는 하이가 되고는 로우가 된다. 이런 상황에서, 스위치 S1 및 S4는 전도성이 되는 반면, 스위치 S2 및 S3는 비전도성이 된다. 그러므로, 양 출력 라인 OUTPS 은 스위치 S1 을 통해 트랜지스터 P_i의 드레인에 접속되며, 이 트랜지스터 P_i는 전류 소스로서 동작하면서 그의 출력 전류를 양 출력 라인 OUTP에 공급한다. 이와 마찬가지로, 이러한 상황에서, 음 출력 라인 OUTPN 은 스위치 S4 를 통해 트랜지스터 N_i에 접속되며, 이 트랜지스터 N_i는 음 출력 라인 OUTN에 대해 전류 싱크로서 동작한다.

플립플롭(60)이 비트값 "0"을 포함하면, 출력 Q는 로우가 되고는 하이가 된다. 이런 상황에서, 스위치 S2 및 S3는 전도성이 되는 반면, 스위치 S1및 S4는 비전도성이 된다. 그러므로, 전류 소스 P_i는 음 출력 라인 OUTN에 접속되며, 전류 싱크 N_i는 양 출력 라인 OUTP에 접속된다.

오직 한 개의 출력 라인을 갖는 FIRDAC━상기 FIRDAC에서는 전류 소스 P_i및전류 싱크 N_i는 모두가 그러한 오직 한 개의 출력 라인에 접속됨━이 가능하다. 그러나, 본 발명의 FIRDAC(20)는 두 개의 출력 라인 OUTP 및 OUTN 상에 두 개의 출력 신호를 제공하는데, 차동 구동을 제공하기 위해서 양 전류 출력 라인 OUTP 상에 양 출력 신호 및 음 출력 라인 OUTN 상에 음 출력 신호를 제공한다.

전술한 바와 같이, 노이즈 성형기(12)는 "DC 디서"━즉 노이즈 성형기의 입력에서의 "제로" 입력 신호에 대해, 출력 비트스트림은 50%의 "1" 및 "0"를 갖는 것이 아니라 음성 대역 영역 밖의 임의의 아이들 톤을 20 KHz 이상의 영역으로 밀어넣기 위해 근소한 오프셋을 갖음━를 구비한다. 결과적으로, FIRDAC(20)의 플립플롭은 수많은 "1"━즉 출력이 아주 오래 근소하게 하이로 스위칭됨━을 수신하고, 이로써 출력 라인 OUTP 및 OUTN 은 과다 전류를 받는다. 도 4는 본 발명 출원에 따라 이것이 , 양 출력 라인 OUTP를 N 트랜지스터 N_comp을 통해 제 2 전압 공급 라인 V_SS에 접속시키고 음 출력 라인 OUTN를 P 트랜지스터 P_comp을 통해 제 1 전압 공급 라인 V_DD에 접속시킴으로써, 보상되는 것을 도시한다. 이러한 보상 트랜지스터 N_comp및 P_comp은 연속적으로 전도성 상태가 되기 위해 그들의 게이트가 각기 N_Y및 P_Y에 접속되며, 그들의 소스는 각기 V_SS및 V_DD에 접속되며, 그들의 드레인은 각기 출력 라인 OUTP 및 OUTN에 접속된다.

도 4에서, 보상 트랜지스터 N_comp및 P_comp은 단일 트랜지스터로 도시된다. 정말로, 개별 보상 트랜지스터 N_comp및 P_comp을 제공하는 것이 가능하다. 그러나, 본 발명의 중요한 측면에 따르면, 더미 트랜지스터(80,90)가 도 4에서 도시된 보상 전류를 제공하는 데 사용된다. 특히, 보상 트랜지스터 P_comp은 바람직하게는 병렬로 접속된 다수의 더미 P 트랜지스터(80)로서 구현되며, 보상 트랜지스터 N_comp은 바람직하게는 병렬로 접속된 다수의 더미 N 트랜지스터(90)로서 구현된다. 그러므로, FIRDAC 셀의 비어 있는 공간 내의 더미 트랜지스터는 유용하게 사용된다.

노이즈 성형기(12) 내의 DC 오프셋의 양은 노이즈 성형기(12)의 알려진 설계 파라미터이며, 일정하다. 그러므로, 출력 라인 OUTP 및 OUTN 에 대한 보상 전류의 필요한 양을 미리 계산하는 것은 가능하다. 전술한 바와 같이, FIRDAC 셀(40_i)의 PMOS 부분(150_i) 모두는 실질적으로 동일한 크기이지만, PMOS 전류 소스(50_i)는 서로 다른 크기를 갖는다(FIRDAC(20)의 중앙 근처에 위치하는 PMOS 전류 소스(50_i)의 크기가 FIRDAC(20)의 끝 부분 근처에 위치하는 PMOS 전류 소스(50_i)의 크기 보다 크다). 그러므로, 더미 트랜지스터 (80_i)도 서로 다른 크기를 갖는다(FIRDAC(20)의 끝 부분 근처에 위치하는 더미 트랜지스터(80_i)의 크기가 FIRDAC(20)의 중앙 근처에 위치하는 더미 트랜지스터(80_i)의 크기보다 크다). 이러한 더미 트랜지스터(80_i)에 의해 제공되는 전류의 양은 그의 크기(size)에 의존하기 때문에, FIRDAC(20)의 끝 부분 근처에 위치하는 더미 트랜지스터(80_i)가 FIRDAC(20)의 중앙 근처에 위치하는 더미 트랜지스터(80_i)보다 더 큰 양의 전류를 제공할 것이다. NMOS 더미 트랜지스터(90_i)도 이와 마찬가지이다.

더미 트랜지스터(80_i,90_i)의 크기를 미리 알 수 있기 때문에, 각각의 더미 트랜지스터가 얼마나 많은 전류를 제공할 것인가도 미리 알 수 있다. 결과적으로, 그들의 결합된 출력 전류가 실질적으로 요구되는 보상 전류에 대응되도록 개별적 더미 트랜지스터(80_i,90_i)를 선택하는 것이 가능하다. 달리 말하면, 모든 더미 트랜지스터(80_i,90_i)가 보상 트랜지스터로 사용되는 것이 아니라, 몇몇의 특정 사전 선택된 개별적 더미 트랜지스터(80_i,90_i)가 보상 트랜지스터로서 기능하기 위해 병렬로 접속되며 다른 더미 트랜지스터은 사용되지 않는다.

본 발명은 FIRDAC 셀의 더미 P 트랜지스터 및 더미 N 트랜지스터는, 전술한 바와 같이, 유휴 트랜지스터(idle transistor)가 아니라 그들은 유용하게 사용된다는 장점을 갖는다. 또한, 이러한 더미 트랜지스터는 바이어스 회로(30)에서 트랜지스터 P_X,P_Y및 N_Y를 구현하는 데 사용될 수 있다.

또 다른 장점은 FIRDAC 내의 오프셋을 제거하는 문제는 반도체 면적을 추가하는 것이 없이 해결된다는 것이다.

본 발명의 범주는 전술한 실시예에만 한정되는 것이 아니며, 몇몇 수정 및 변경이 첨부된 청구범위에서 규정된 본 발명의 범주를 벗어남 없이 가능하다는 것은 본 기술의 당업자에게 자명하다.

전술한 바대로, 본 발명은 DC 오프셋의 관점에서 설명된다. 그러나, 알려진 디지털 AC 패턴에 따르는 "AC 디서"도 사용할 수 있다. 이러한 AC 오프셋은 보상될 수 있으며, 그러나 보상 트랜지스터는 연속적으로 온(on) 상태로 스위칭될 수는 없으나 AC 디서와 같은 패턴으로 온 및 오프로 스위칭된다.

또한, 전술한 바대로, 본 발명은 플립플롭의 위에 위치한 PMOS 전류 소스 및 이 플립플롭 아래에 위치한 NMOS 전류 소스의 관점에서 설명된다. 그러나, PMOS 전류 소스가 플립플롭의 아래에 위치하고 NMOS 전류 소스가 플립플롭의 위에 위치할 수 있다. 이러한 플립 플롭 및 NMOS 전류 소스, PMOS 전류 소스의 서로에 대한 상대적 위치는 본 발명의 일차적 필수 특징 사항은 아니다.

또한, 특히 도 2를 참조하여, 본 발명은 플립플롭(60)이 Q 및신호 모두를 PMOS 전류 소스 및 NMOS 전류 소스 모두에 공급하는 실시예의 관점에서 설명된다. 그러나, PMOS 전류 소스 및 NMOS 전류 소스가 상기 신호 Q 또는중의 오직 어느 하나 만을 수신하며, 상기 수신된 신호 Q 또는로 부터의 반전된 신호또는 Q를 구동하는 반전기(an inverter)를 포함할 수 있다.

또한, 전술한 바대로, 본 발명은 하나는 양 출력 전류용이며 하나는 음 출력 전류용인 두 출력 라인을 가지며 각 FIRDAC 셀은 셀의 제 1 상태(비트값이 "1")에서는 양 전류를 양 전류 출력 라인에, 음 전류를 음 전류 출력 라인에 공급하며 셀의 제 2 상태(비트값이 "0")에서는 상기 양 전류를 음 전류 출력 라인에, 상기 음 전류를 양 전류 출력 라인에 공급하는 유형의 FIRDAC를 기술한다. 그러나, 본 발명은 FIRDAC 셀이 셀의 제 2 상태(비트값이 "0")에서 어떤 전류도 임의의 전류 출력 라인에 공급하지 않는 경우에도 응용될 수 있다.

또한, 본 발명이 양 및 음 출력 전류를 두 다른 출력 라인 상에 공급함으로써 차동 구동을 제공하는 FIRDAC의 경우를 설명할지라도, 오직 한 개의 전류 출력 라인을 갖는 FIRDAC━상기 FIRDAC에서는 각 FIFDAC 단이 플립플롭에 의해 온 또는 오프로 스위칭되는 오직 한 타입(가령 P 타입)의 전류 소스만를 포함함━의 경우에도 응용될 수 있다. 이러한 경우에는, 제 2 타입(N 타입)의 전류 소스는 전류 출력 라인에 접속될 수 있다. 그러나, 비트스트림 신호를 반전시켜서 전류 보상을 위해 제 1 타입(P 타입)의 전류 소스를 이용하는 것도 가능하다.

또한, 본 발명은 노이즈 성형기(12) 내의 오프셋이 시프트 레지스터 셀(60)이 오래 동안 "1" 상태로 되는 결과를 초래하는 경우를 설명한다. 그러나, 노이즈 성형기(12) 내의 오프셋이 시프트 레지스터 셀(60)이 오래 동안 "0" 상태로 되는 결과를 초래하는 경우도 가능하다. 이러한 경우에는, 양 출력 라인 OUTP는 양 출력 라인에 접속되어 있는 양 보상 전류 소스에 의해 보상되어야 하는 아주 적은양 전류를 수신할 것이며, 음 출력 라인 OUTN는 음 출력 라인에 접속되어 있는 음 보상 전류 소스에 의해 보상되어야 하는 아주 적은 음 전류를 수신할 것이다.

Claims

적어도 하나의 전류 출력(23;24) 및 다수의 FIRDAC 셀(40)을 포함하는 FIRDAC(20)에 있어서,

상기 다수의 FIRDAC 셀의 각 셀(40)은

시프트 레지스터 셀(a shift register cell)(60)과,

상기 대응하는 시프트 레지스터 셀(60)에 의해 제어되어 상기 적어도 하나의 전류 출력(23;24)에 FIRDAC 셀 전류 기여(I_Pi;I_Ni)를 발생하는 적어도 하나의 전류 소스(50;70)를 포함하며,

상기 FIRDAC(20)는 상기 전류 출력(23;24)에 접속된 보상 전류 소스 (N_comp; P_comp)를 더 포함하는 FIRDAC.
제 1 항에 있어서,

상기 적어도 하나의 전류 소스(50)는 상기 적어도 하나의 전류 출력(23)에 양 전류 기여(a positive current contribution)(I_Pi)를 발생하기 위해 배열되며, 상기 보상 전류 소스(N_comp)는 사전 결정되며 고정된 양의 음 전류(negative current)를 발생하기 위해 배열되는 FIRDAC.
제 1 항에 있어서,

상기 적어도 하나의 전류 소스(70)는 상기 적어도 하나의 전류 출력(24)에 음 전류 기여(I_Ni)를 발생하기 위해 배열되며, 상기 보상 전류 소스(P_comp)는 사전 결정되며 고정된 양의 양 전류를 발생하기 위해 배열되는 FIRDAC.
제 2 또는 3 항에 있어서,

상기 적어도 하나의 전류 소스(50;70)는 상기 적어도 하나의 전류 출력(23;24)과 제 1 공급 라인(V_DD;V_SS) 간에 접속된 제 1 전도성 타입의 트랜지스터(PMOS;NMOS)를 포함하며, 상기 보상 전류 소스 (N_comp; P_comp)는 상기 적어도 하나의 전류 출력(23;24)과 제 2 공급 라인(V_SS;V_DD) 간에 접속된 제 2 전도성 타입의 트랜지스터(NMOS;PMOS)를 포함하는 FIRDAC.
제 1 항에 있어서,

상기 적어도 하나의 전류 소스(50)는 상기 적어도 하나의 전류 출력(23)에 양 전류 기여(I_Pi)를 발생하기 위해 배열되며, 상기 보상 전류 소스는 사전 결정되며 고정된 양의 양 전류를 발생하기 위해 배열되는 FIRDAC.
제 1 항에 있어서,

상기 적어도 하나의 전류 소스(70)는 상기 적어도 하나의 전류 출력(24)에 음 전류 기여(I_Ni)를 발생하기 위해 배열되며, 상기 보상 전류 소스는 사전 결정되며 고정된 양의 음전류를 발생하기 위해 배열되는 FIRDAC.
제 5 항 또는 6 항에 있어서,

상기 적어도 하나의 전류 소스(50;70)는 상기 적어도 하나의 전류 출력(23;24)과 공급 라인(V_DD;V_SS) 간에 접속된 제 1 전도성 타입의 트랜지스터(PMOS;NMOS)를 포함하며, 상기 보상 전류 소스는 상기 적어도 하나의 전류 출력(23;24)과 상기 공급 라인(V_SS;V_DD) 간에 접속된 동일한 전도성 타입의 트랜지스터를 포함하는 FIRDAC.
제 1 항 내지 제 7 항 중 임의의 한 항에 있어서,

상기 보상 전류 소스 (N_comp; P_comp)는 다수의 트랜지스터(90;80)의 병렬 조합으로서 구현되는 FIRDAC.
제 8 항에 있어서,

상기 FIRDAC는 반도체 기판(100) 내에서 구현되며,

FIRDAC 셀(40)은 상기 반도체 기판(100)의 각각의 부분(140) 내에 형성되며, 상기 부분(140)은 상기 적어도 하나의 전류 소스(50;70)를 수용하도록 설계된 부분(150;170)을 포함하며, 상기 부분(150;170) 모두는 실질적으로 동일한 크기를 가지며,

상기 셀(40)의 제 1 그룹의 상기 적어도 하나의 전류 소스(50;70)가 다른 셀(40)의 상기 적어도 하나의 전류 소스(50;70)와 비교하여 상대적으로 적어서, 셀(40)의 상기 제 1 그룹의 셀(40)의 상기 반도체 부분(140)의 상기 부분(150;170)이 이 셀(40)의 상기 적어도 하나의 전류 소스(50;70)에 의해서 채워지지 않는 부분(part)을 포함하며,

상기 부분(said part)의 각각에 더미 트랜지스터(a dummy transistor)(80;90)가 형성되며,

상기 보상 전류 소스 (N_comp; P_comp)는 다수의 상기 더미 트랜지스터(90;80)의 사전 결정된 수의 병렬 조합으로서 구현되는 FIRDAC.
제 1 항 내지 제 9 항 중의 한 항에 있어서,

상기 FIRDAC(20)는

상기 대응하는 시프트 레지스터 셀(60)의 적어도 하나의 제어 출력(67,65)에 접속되는 적어도 하나의 제어 입력(52,53)을 가지며, 적어도 하나의 전류 출력(54,55)을 갖는 PMOS 전류 소스(50)와,

상기 대응하는 시프트 레지스터 셀(60)의 적어도 하나의 제어 출력(67,65)에 접속되는 적어도 하나의 제어 입력(72,73)을 가지며, 적어도 하나의 전류 출력(74,75)을 갖는 NMOS 전류 싱크(70)를 포함하되,

모든 PMOS 전류 소스(50)의 전류 출력(54)은 통상의 양 전류 출력(23)에 접속되며, 모든 NMOS 전류 싱크(70)의 전류 출력(75)은 통상의 음 전류 출력(24)에 접속되고,

상기 FIRDAC(20)는 상기 통상의 음 전류 출력(24)에 접속된 양 보상 전류 소스(P_comp) 및 상기 통상의 양 전류 출력(23)에 접속된 음 보상 전류 소스(N_comp)를 더 포함하는 FIRDAC.
제 10 항에 있어서,

상기 FIRDAC는 반도체 기판(100) 내에서 구현되며,

적어도 하나의 FIRDAC 셀(40)이 상기 반도체 기판(100)의 열 모양의 부분(a column-shaped section)(140) 내에 형성되며, 상기 시프트 레지스터 셀(60)은 상기 부분(140)의 중앙 부분에 형성되며, 상기 PMOS 전류 소스(50)는 상기 중앙 부분(160) 위/아래에 위치하는 상기 부분(140)의 PMOS 부분(150)에서 형성되며, 상기 NMOS 전류 소스(70)는 상기 중앙 부분(160) 아래/위에 위치하는 상기 부분(140)의 NMOS 부분(170)에서 형성되며,

더미 PMOS 전류 소스(80)는 상기 PMOS 전류 소스(50)에 의해 채워지지 않는 상기 PMOS 부분(150)의 부분에 형성되며, 더미 NMOS 전류 소스(90)는 상기 NMOS 전류 소스(70)에 의해 채워지지 않는 상기 NMOS 부분(170)의 부분에 형성되는 FIRDAC.
제 11 항에 있어서,

상기 양 보상 전류 소스(P_comp)는 병렬로 접속된 더미 PMOS 전류 소스(80)의 사전결정된 조합에 의해서 구성되며, 상기 음 보상 전류 싱크(N_comp)는 병렬로 접속된 더미 NMOS 전류 싱크(90)의 사전결정된 조합에 의해서 구성되는 FIRDAC.
제 11 항 또는 제 12 항에 있어서,

상기 기판(100) 내에 형성되며 모든 PMOS 부분(150)을 따라서 걸쳐있는 제 1 연속적인 양 출력 라인(111)과,

상기 기판(100) 내에 형성되며 모든 NMOS 부분(170)을 따라서 걸쳐있는 제 1 연속적인 음 출력 라인(112)과,

상기 기판(100) 내에 형성되며 모든 NMOS 부분(170)을 따라서 걸쳐있는 제 2 연속적인 양 출력 라인(113)과,

상기 기판(100) 내에 형성되며 모든 PMOS 부분(150)을 따라서 걸쳐있는 제 2 연속적인 음 출력 라인(114)을 포함하는 FIRDAC.
제 1 항 내지 제 13 항 중의 한 항에 있어서,

각 셀(40_i)은

자신의 소스가 제 1 공급 라인(V_DD)에 접속된 P 트랜지스터(P_i)와,

자신의 소스가 제 2 공급 라인(V_SS)에 접속된 N 트랜지스터(P_i)를 포함하되,

상기 P 트랜지스터(P_i)의 드레인은 제 1 스위치(S1)를 통해 상기 양 전류 출력(23)에 접속되며, 제 2 스위치(S2)를 통해 상기 음 전류 출력(24)에 접속되며,

상기 N 트랜지스터(N_i)의 드레인은 제 3 스위치(S3)를 통해 상기 양 전류 출력(23)에 접속되며, 제 4 스위치(S4)를 통해 상기 음 전류 출력(24)에 접속되며,

상기 네개의 스위치(S1,S2,S3,S4)는 상기 대응하는 시프트 레지스터 셀(60_i)의 출력 신호를 수신하도록 접속되어, 상기 시프트 레지스터 셀(60_i)의 제 1 상태(비트값이 "1")에서는 상기 제 1 및 제 4 스위치(S1,S4)가 전도성이 되며 상기 제 2 및 제 3 스위치(S2,S3)는 비전도성이 되며, 상기 시프트 레지스터 셀(60_i)의 제 2 상태(비트값이 "0")에서는 상기 제 1 및 제 4 스위치(S1,S4)가 비전도성이 되며 상기 제 2 및 제 3 스위치(S2,S3)는 전도성이 되는 FIRDAC.
제 14 항에 있어서,

상기 제 1 스위치(S1)는 자신의 소스는 상기 트랜지스터(P_i)의 드레인에 접속되며 자신의 드레인은 상기 양 전류 출력(23)에 접속되며 자신의 게이트는 상기 시프트 레지스터 셀(60_i)의 반전된(inverted) 출력()에 접속되는 P 트랜지스터로서 구현되며,

상기 제 2 스위치(S2)는 자신의 소스는 상기 트랜지스터(P_i)의 드레인에 접속되며 자신의 드레인은 상기 음 전류 출력(24)에 접속되며 자신의 게이트는 상기 시프트 레지스터 셀(60_i)의 비반전된 출력(Q)에 접속되는 P 트랜지스터로서 구현되며,

상기 제 3 스위치(S3)는 자신의 소스는 상기 트랜지스터(N_i)의 드레인에 접속되며 자신의 드레인은 상기 양 전류 출력(23)에 접속되며 자신의 게이트는 상기 시프트 레지스터 셀(60_i)의 반전된 출력()에 접속되는 N 트랜지스터로서 구현되며,

상기 제 4 스위치(S4)는 자신의 소스는 상기 트랜지스터(N_i)의 드레인에 접속되며 자신의 드레인은 상기 음 전류 출력(24)에 접속되며 자신의 게이트는 상기 시프트 레지스터 셀(60_i)의 비반전된 출력(Q)에 접속되는 N 트랜지스터로서 구현되는 FIRDAC.
제 14 항 또는 15 항에 있어서,

자신의 비반전 입력(non-inverting input)에서 기준 전압(V_ref)을 수신하는 증폭기(31)와,

자신의 소스는 상기 제 1 공급 라인(V_DD)에 접속되며 자신의 드레인은 상기 증폭기(31)의 반전 입력에 접속되며 자신의 게이트는 상기 증폭기(31)의 출력에 접속되는 P 트랜지스터(P_X)와,

자신의 한 단자는 상기 P 트랜지스터(P_X)의 드레인에 접속되며 자신의 다른단자는 상기 제 2 공급 라인(V_SS)에 접속되는 저항(R)과,

자신의 소스는 상기 제 1 공급 라인(V_DD)에 접속되며 자신의 게이트는 상기 P 트랜지스터(P_X)의 게이트에 접속되는 P 트랜지스터(P_Y)와,

자신의 소스는 상기 제 2 공급 라인(V_SS)에 접속되며 자신의 게이트 및 드레인은 상기 P 트랜지스터(P_Y)의 드레인에 접속되는 N 트랜지스터(N_Y)를 포함하는

바이어스 회로(30)를 포함하되,

상기 P 트랜지스터(P_Y)의 게이트는 상기 FIRDAC 셀(40_i)의 P 트랜지스터(P_i)의 게이트에 접속되며, 상기 N 트랜지스터(N_Y)의 게이트는 상기 FIRDAC 셀(40_i)의 N 트랜지스터(N_i)의 게이트에 접속되는 FIRDAC.
제 16 항에 있어서,

상기 P 트랜지스터(P_X)는 다수의 더미 P 트랜지스터(80)의 병렬 조합에 의해서 구성되며, 상기 P 트랜지스터(P_Y)는 다수의 더미 P 트랜지스터(80)의 병렬 조합에 의해서 구성되며, 상기 N 트랜지스터(N_Y)는 다수의 더미 N 트랜지스터(90)의 병렬 조합에 의해서 구성되는 FIRDAC.
제 1 항 내지 제 17 항 중의 한 항에 있어서,

DC 디서(dither) 또는 AC 디서가 제공되는 노이즈 성형기(a noise shaper)(12)의 출력에 접속된 신호 입력(21)을 갖는 FIRDAC.