JP4043441B2 - スイッチングｄａｃパルス符号化回路 - Google Patents

Description

本発明は、概括的にはデジタルーアナログ変換器（ＤＡＣ）に関し、より詳細には、１データクロックサイクル中に電流源からの電流を２つの別個のスイッチに切り替えることにより、過渡的な非線形性を低減または除去するＤＡＣに関する。

セルラー電話（携帯電話）の基地局は、セルラー電話信号を処理するためにＲＦトランシーバ（送受信機）を用いる。送受信機の処理回路は、典型的には、デジタル信号処理を用いて、受信信号を復調および復号するとともに送信信号を符号化および変調する。送信信号および受信信号はアナログ信号であるため、送受信機回路は、アナログーデジタル変換器（ＡＤＣ）およびデジタルーアナログ変換器（ＤＡＣ）を用いて、信号をアナログドメイン（領域）からデジタルドメインへ、またデジタルドメインからアナログドメインへ変換し、デジタル信号処理を行う。設計によっては、ＡＤＣは変換回路の一部として１つまたは複数のＤＡＣを含む場合がある。

この用途では、極めて高い精度および高い分解能の、例えば約１２〜１６ビットのデジタル変換を提供することが通常必要である。高精度および高分解能を要するデータ変換方式の１つは、デルタ・シグマ（ΔΣ）ＡＤＣまたはＤＡＣである。ΔΣＤＡＣは、オーバーサンプリングおよび量子化雑音整形を用いて低分解能の量子化器に対して高分解能および高精度を与える回路である。

用途によっては、ΔΣＡＤＣおよび送信機の出力におけるように、優れた静的線形性および過渡的な線形性を示すＤＡＣが必要とされる。過渡的な非線形性は、デジタルビットの入来シーケンスに応じたＤＡＣのスイッチング特性の差から生じる。例えば、１ビットＤＡＣでは、０ビットを表すＤＡＣの出力電圧信号から１ビットを表すＤＡＣの出力電力信号への遷移（立上がり時間）は、１ビットから０ビットへの出力電圧信号の遷移（立下がり時間）とは異なる。このデータ依存性は、過渡的な非線形性の原因となる。過渡的な線形性が低いＤＡＣは、その性能に著しい影響を及ぼす歪みを引き起こす。この歪みは通常、符号間干渉（ＩＳＩ：inter-symbol interference）として現れ、この場合、特定のクロック周期のＤＡＣ出力波形は、そのクロック周期のＤＡＣに印加されるデジタルビットのシーケンスの関数だけではなく、先行するクロック周期に印加されるデジタル信号の関数でもある。

２０００年５月９日にAdams他に発行された発明の名称が「Dual Return-to-Zero Pulse Encoding in a DAC Output Stage」という米国特許第６，０６１，０１０号は、ＤＡＣのスイッチング遷移をマスクし、各ビット時間に立上がりエッジおよび立下りエッジの両方を含ませるようにするリターンツーゼロすなわちゼロ復帰（ＲＴＺ：return-to-zero）技術を用いることにより、波形歪みを補正するよう試みるＤＡＣを開示している。米国特許第６，０６１，０１０号のＲＴＺ回路は、信号クロック周期の前半の間にデジタル入力信号を表すアナログ信号を出力し、クロック周期の後半の間に０すなわち何らかの基準レベルを出力することにより動作する。デジタル入力信号は、ＲＴＺ回路が０を出力している時に状態を変化させるため、過渡的な非線形性がマスクされる。

図１は、米国特許第６，０６１，０１０号のＲＴＺ技術を示すＤＡＣ１０の概略ブロック図である。デジタルデータストリームが、第１のＲＴＺ回路１２および遅延デバイス１４に与えられる。遅延デバイス１４は、システムクロック信号の半分だけデータストリームを遅延させ、遅延させたデジタルデータストリームを第２のＲＴＺ回路１６に与える。したがって、ＲＴＺ回路１６は、ＲＴＺ回路１２と同一ではあるが、クロック周期の半分だけ遅延されたデジタルデータストリームを受け取る。電流源１８および２０からの電流信号もまた、ＲＴＺ回路１２および１６それぞれに印加される。システムクロック信号はＲＴＺ回路１２に印加され、反転されたシステムクロック信号がＲＴＺ回路１６に印加される。ＲＴＺ回路１２および１６のアナログ電流出力は、アナログ信号を加算して全クロック周期にわたって所望のアナログ出力値を供給する電流加算器２２に印加される。したがって、クロック信号の正の部分では、ＲＴＺ回路１２がそのビットを表す０ビットまたは１ビット電圧レベルを出力し、クロック信号の０の部分では、ＲＴＺ回路１６がそのデータビットの同じ電流レベルを出力する。

米国特許第６，０６１，０１０号の図６は、上記の図１に示すブロック図のより詳細な概略図を示す。この図を見れば明らかであるように、２つのＲＴＺ回路はそれぞれ別個の電流源を含む。ＲＴＺ回路は、電界効果トランジスタ（ＦＥＴ）の差動対を含み、ＦＥＴの一方は１ビットで導通し、他方のＦＥＴは０ビットで導通する。各ＲＴＺ回路の別のＦＥＴは、クロック周期のうち、他方のＲＴＺ回路が出力から離れる方向に電流信号を導くように動作する間に導通するようにされる。特に、出力を供給していないＲＴＺ回路の電流源は、他方のＲＴＺ回路が出力を供給している時に「スローアウェイポイント（throw-away point）」に接続される。ＲＴＺ回路１２および１６からの総出力は、差動出力Ｉ_out+およびＩ_out-として供給される。

米国特許第６，０６１，０１０号に開示されるＤＡＣは、ＤＡＣの種々の電圧または電流出力レベルの遷移により生じる過渡的な非線形性の低減に有効である。しかしながら、ＤＡＣの電流源の１つがその電流信号をスローアウェイ（無駄に消費）しているため、この手法では不十分である。この結果、送信機などにおいてかなりの出力電力を供給せねばならないＤＡＣには著しい限界が生じる。理想的には、ＲＴＺ回路１２からの出力とＲＴＺ回路１６からの出力の間の切り替え中のタイミングジッタは、それらの出力が同一であるため誤差を誘導しない。しかしながら、ＲＴＺ回路１２または１６の個別のタイミングジッタは、ＲＴＺ回路１２および１６の両方を同時にオンまたはオフにし得るため、誤差を誘導する一因となる。さらに、２つの電流源の使用により、システムハードウェアおよび複雑性が増すことになる。

本発明の教示によれば、当該技術分野において既知のデジタルーアナログ変換器（ＤＡＣ）よりも過渡的な非線形性およびシステムの非効率性が低いＤＡＣが開示される。そのＤＡＣは、第１の経路および第２の経路に分割されるデータビットのシーケンスを有するデジタル信号に応答する。第１の経路は第１のスイッチに接続され、第２の経路は遅延デバイスに接続される。遅延デバイスは、システムクロックサイクルの半分（１／２）だけデジタル信号を遅延させ、次に、遅延されたデジタル信号を第２のスイッチに印加する。第３のスイッチは、システムクロックに応答し、電流源からの電流を第１のスイッチと第２のスイッチの間で交互に切り替え、クロック信号が正である場合には電流信号が第１のスイッチに印加され、クロック信号が負である場合には電流信号が第２のスイッチに印加されるようにする。

デジタル信号がハイ（高）かロー（低）か（１ビットか０ビットか）、またはそれらの間の何らかの値であるかに応じて、第１のスイッチおよび第２のスイッチは、電流信号を正の出力加算器または負の出力加算器に切り替える。デジタル信号が１ビットを送信（伝送）している場合、第１のスイッチは、クロック信号周期の前半の間に電流信号を正出力加算器に出力し、第２のスイッチは、クロック信号周期の後半の間に電流信号を正加算器に出力する。同様に、デジタル信号が０ビットを伝送している場合、第１のスイッチは、クロック信号周期の前半の間に電流信号を負加算器に出力し、第２のスイッチは、クロック信号周期の後半の間に電流信号を負加算器に出力する。これにより、ＤＡＣの出力はクロック周期全体で正の信号または負の信号となる。

本発明のさらなる利点および特徴は、添付図面を参照した以下の詳細な説明および特許請求の範囲から明らかとなるであろう。

ＤＡ変換器に関する本発明の実施形態についての以下の説明は、本質的に単なる例示にすぎず、本発明またはその用途または使用目的を制限することを意図するものではない。
図２は、本発明の一実施形態によるＤＡＣ２４の概略ブロック図である。ＤＡＣ２４は、上述のＤＡＣ１０との類似点を有するが、ＲＴＺ回路および複数の電流源は使用していない。変換すべきデジタルデータビットのストリームを含むデジタルデータ信号は、デジタル信号を２つの経路に分割するデジタルスプリッタ２６に印加される。分割されたデジタル信号は、一方の経路にある第１のスイッチ２８と他方の経路にあるデジタル遅延デバイス３０とに印加される。遅延デバイス３０は、システムクロックの周期の半分だけデジタル信号を遅延させる。遅延デバイス３０は、本明細書中に記載される目的に適した任意のデジタル遅延デバイス、例えばラッチ回路であってよい。遅延デバイス３０からの遅延されたデジタル信号は、第２のスイッチ３２に印加される。

電流源３６は、適切なレベルの電流信号を生成する。電流源３６からの電流信号およびシステムクロック信号は、第３のスイッチ３８に印加される。スイッチ３８は、クロック信号が正のパルスである場合には電流信号をスイッチ２８に、クロック信号が負である場合には電流信号をスイッチ３２に、交互に切り替える。したがって、電流信号は、クロックサイクルの前半の間はスイッチ２８に印加され、クロック信号の後半の間はスイッチ３２に印加され、またはその逆となる。

デジタル信号が１ビットを伝送しており、かつクロック信号が正である場合、スイッチ２８が電流信号を正加算器４０に出力する。デジタル信号が１ビットを伝送しており、かつクロック信号が負である場合、スイッチ３２が電流信号を正加算器４０に出力する。したがって、ＤＡＣ２４は、１ビットの場合は全クロック周期にわたって正の出力ライン４２に電流信号を出力する。デジタル信号が０ビットを伝送しており、かつクロック信号が正である場合、スイッチ２８が電流信号を負加算器４４に出力する。デジタル信号が０ビットを伝送しており、かつクロック信号が負である場合、スイッチ３２が電流信号を負加算器４４に出力する。したがって、ＤＡＣ２４は、０ビットの場合は全クロックサイクルにわたって負の出力ライン４６に電流信号を出力する。

スイッチ２８、３２、および３８は、本明細書中に開示される目的に適した任意のスイッチングデバイスを用いることができる。例えば、スイッチングデバイス２８、３２、および３８は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）などのバイポーラトランジスタまたは電界効果トランジスタを用いることができる。

図３は、本発明の一実施形態によるＤＡＣ２４の概略図であり、スイッチ２８、３２、および３８はバイポーラトランジスタを用いており、同様の要素は同じ参照符号で示される。特に、スイッチ２８は、ＮＰＮバイポーラトランジスタ５０および５２を有する差動トランジスタ対を含み、スイッチ３２は、ＮＰＮバイポーラトランジスタ５４および５６を有する差動トランジスタ対を含み、スイッチ３８は、ＮＰＮバイポーラトランジスタ５８および６０を有する差動トランジスタ対を含む。

１ビットが伝送されている場合、差動デジタル信号の正の部分がライン６２上のトランジスタ５０のベース端子に印加され、デジタル信号の負の部分がライン６４上のトランジスタ５２のベース端子に印加される。同時に、デジタル信号は遅延デバイス３０に印加される。１システムクロックサイクルの半分の時間遅延の後、デジタル信号の正の部分はライン６６上のトランジスタ５６のベース端子に印加され、デジタル信号の負の部分がライン６８上のトランジスタ５４のベース端子に印加される。

０ビットが伝送されている場合、差動デジタル信号の正の部分がライン６４上のトランジスタ５２のベース端子に印加され、デジタル信号の負の部分がライン６２上のトランジスタ５０のベース端子に印加される。同時に、デジタル信号は遅延デバイス３０に印加される。１システムクロックサイクルの半分の遅延の後、デジタル信号の正の部分はライン６８上のトランジスタ５４のベース端子に印加され、デジタル信号の負の部分はライン６６上のトランジスタ５６のベース端子に印加される。

データ出力サイクルの前半に、システムクロックの正の部分はライン７０上のトランジスタ５８のベース端子に印加され、クロックの負の部分はライン７２上のトランジスタ６０のベース端子に印加される。データ出力サイクルの後半に、システムクロックの正の部分はライン７２にあるトランジスタ６０のベース端子に印加され、システムクロックの負の部分はライン７０にあるトランジスタ５８のベース端子に印加される。

トランジスタ５８のコレクタ端子はトランジスタ５０および５２のエミッタ端子に接続され、トランジスタ６０のコレクタ端子はトランジスタ５４および５６のエミッタ端子に接続される。トランジスタ５８および６０のエミッタ端子は、電流源３６に接続される。トランジスタ５０および５６のコレクタ端子は正の出力ライン４２に接続され、トランジスタ５２および５４のコレクタ端子は負の出力ライン４６に接続される。

デジタルデータ信号が１ビットを入力している場合、トランジスタ５０はクロックサイクルの前半の間に導通し、トランジスタ５６はクロックサイクルの後半の間に導通する。クロックサイクルの前半の間は、トランジスタ５８が導通して、電流Ｉ_out+が、トランジスタ５０および５８ならびに電流源３６を介してグランドまで、ＤＡＣ２４内のライン４２上を流れるようにする。クロックサイクルの後半の間は、トランジスタ６０が導通して、電流Ｉ_out+が、トランジスタ５６および６０ならびに電流源３６を介してグランドまで、ＤＡＣ２４内に流れるようにする。

デジタルデータ信号が０ビットを入力している場合、トランジスタ５２はクロックサイクルの前半の間に導通し、トランジスタ５４はクロックサイクルの後半の間に導通する。クロックサイクルの前半の間は、トランジスタ５８が導通して、電流Ｉ_out-が、トランジスタ５２および５８ならびに電流源３６を介してグランドまで、ＤＡＣ２４内のライン４６上を流れるようにする。クロックサイクルの後半の間は、トランジスタ６０が導通して、電流Ｉ_out-が、トランジスタ５４および６０ならびに電流源３６を介してグランドまで、ＤＡＣ２４内に流れるようにする。したがって、デジタルの１ビットの場合、電流は出力ライン４２に供給され、デジタルの０ビットの場合、電流は出力ライン４６に供給される。

図３では、ＮＰＮバイポーラトランジスタを用いたＤＡＣ２４が示されている。しかしながら、代替的な設計では、ＤＡＣ２４は、逆方向に電流の流れを供給し得るＰＮＰバイポーラトランジスタを用いることができる。さらに、ＭＯＳＦＥＴ、ＮＥＳＦＥＴ、ＨＥＭＴ、または任意の他の電流の切り替え方法もまた、スイッチ２８、３２、および３８において用いることができる。２つ以上の入力ビットを有し、複数の電流スイッチを含むＤＡＣでは、各電流スイッチがＤＡＣ２４として実施され得る。

以上の詳細な説明は、本発明の単なる例示的な実施形態を開示および記載している。かかる説明ならびに添付図面および特許請求の範囲から、特許請求の範囲に定義される本発明の精神およびその範囲から逸脱しない範囲において、本発明に様々な変化、変更、および変形を加えることができることを、当業者は容易に理解するであろう。

既知のゼロ復帰デジタルーアナログ変換器の概略ブロック図である。 本発明の一実施形態によるデジタルーアナログ変換器の概略ブロック図である。 図２に示すデジタルーアナログ変換器の概略図である。

Claims (7)

1. デジタル信号を対応するアナログ信号に変換するデジタルーアナログ変換器（ＤＡＣ）であって、
   前記デジタル信号に応答する第１のスイッチと、
   前記デジタル信号に応答する遅延デバイスであって、前記デジタル信号を所定の期間だけ遅延させる遅延デバイスと、
   前記遅延デバイスからの遅延されたデジタル信号に応答する第２のスイッチと、
   電流信号を生成する電流源と、
   前記電流源からの前記電流信号およびクロック信号に応答する第３のスイッチであって、前記クロック信号が、正の部分および負の部分により規定されるクロックサイクルを有する、第３のスイッチと、を備え、
   前記第３のスイッチは、前記クロックサイクルの前記正の部分の間、前記電流信号を前記電流源から前記第１のスイッチに導き、前記クロックサイクルの前記負の部分の間、前記電流信号を前記電流源から前記第２のスイッチに導き、前記第１のスイッチは、前記デジタル信号が１ビットを伝送しているとき、前記電流信号をＤＡＣの第１の出力に導き、前記第２のスイッチは、前記デジタル信号が前記１ビットを伝送しているとき、前記電流信号をＤＡＣの前記第１の出力に導き、前記第１のスイッチは、前記デジタル信号が０ビットを伝送しているとき、前記電流信号をＤＡＣの第２の出力に導き、前記第２のスイッチは、前記デジタル信号が前記０ビットを伝送しているとき、前記電流信号をＤＡＣの前記第２の出力に導く、デジタルーアナログ変換器。
2. 請求項１に記載の変換器において、前記遅延デバイスは、前記デジタル信号を前記クロックサイクルの半分だけ遅延させる、変換器。
3. 請求項１に記載の変換器において、前記第１のスイッチ、前記第２のスイッチ、および前記第３のスイッチは、トランジスタを含む、変換器。
4. 請求項３に記載の変換器において、前記第１のスイッチ、前記第２のスイッチ、および前記第３のスイッチは、トランジスタの差動対を含む、変換器。
5. 請求項３に記載の変換器において、前記トランジスタはバイポーラトランジスタである、変換器。
6. 請求項１に記載の変換器において、前記デジタル信号は差動デジタル信号である、変換器。
7. 請求項１に記載の変換器において、前記第１の出力における信号は正の電流信号であり、前記第２の出力における信号は負の電流信号である、変換器。
   
   

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