DE60026349T2

DE60026349T2 - Fir-digital-analog-wandler mit offsetkompensation

Info

Publication number: DE60026349T2
Application number: DE60026349T
Authority: DE
Inventors: H. Willem GROENEWEG
Original assignee: Koninklijke Philips Electronics NV
Current assignee: NXP BV
Priority date: 1999-11-26
Filing date: 2000-11-06
Publication date: 2006-11-09
Anticipated expiration: 2020-11-07
Also published as: DE60026349D1; KR100809123B1; EP1188243A2; KR20010101686A; WO2001039377A3; WO2001039377A2; US6424278B1; JP2003516017A; EP1188243B1; US20020140588A1; JP4759720B2; US6501408B2

Description

Die vorliegende Erfindung bezieht sich im Allgemeinen auf einen Digital-Analog-Wandler mit endlicher Stoßantwort, nachstehend als FIRDAC bezeichnet.
Die vorliegende Erfindung bezieht sich insbesondere auf einen FIRDAC, wie in dem Oberbegriff des Anspruchs 1 definiert. Ein derartiger FIRDAC ist aus US-A-5 648 778.
Das FIR-Prinzip für einen Digital-Analog-Wandler ist an sich bekannt und beispielsweise in US-A-5.323.157 beschrieben. Im Großen und Ganzen umfasst ein FIRDAC ein Schieberegister mit einer Vielzahl Stufen, typischerweise mehr als Hundert Stufen, wobei dieses Register ein Bitstrom-Eingangssignal von einem Bit empfängt, d.h. einen seriellen Bitstrom mit einer Amplitudenauflösung von einem Bit. Jede der Stufen des Schieberegisters schaltet eine zugeordnete Stromquelle EIN oder AUS. Die auf diese Art und Weise von allen Stufen des Schieberegisters erzeugten Ströme werden addiert zum Erzeugen eines Ausgangsstromes des FIRDACs. Meistens wird der Ausgangsstrom einem Strom-Spannungswandler zugeführt, und zwar zum Erzeugen einer analogen Ausgangsspannung des FIRDACs. Jede Stufe des FIRDACs erzeugt einen Ausgangsstrom, der zu dem gesamten Ausgangsstrom des FIRDACs beiträgt. Aber die Stufen des FIRDACs liefern nicht alle in demselben Ausmaß einen Beitrag. Um eine gewünschte Filtercharakteristik zu erhalten, hat jede Stufe des FIRDACs einen zugeordneten Gewichtungskoeffizienten, der durch die Größe des Ausgangsstromes der Stromquelle gebildet wird.
In einer typischen Anwendungssituation wird der FIRDAC in einer Signalverarbeitungsstrecke eines Mobiltelefons verwendet, und zwar zum Schaffen eines analogen Audiosignals zu einem Lautsprecher oder Ohrhörer. Der FIRDAC empfängt das Eingangsbitstromsignal von einem Rauschformer, der den Störabstand des FIRDACs durch Verschiebung des Quantisierungsrauschens von dem Sprachband zu höheren Frequenzen vergrößert. Durch störende Einflüsse haben Rauschformer die Neigung, bestimmte Muster zu wiederholen, was zu kleinen hörbaren Tönen führt, die als "lose Töne" bezeichnet werden. Um zu vermeiden, dass diese losen Töne hörbar werden, ist es an sich bekannt, den Rauschformer um einen festen Betrag digital zu versetzen, was als DC-Dither" bezeichnet wird„ was dazu führt, dass die losen Töne zu einer höheren Frequenz über einem hörbaren Pegel gedrückt werden.
Ein Problem in dieser Hinsicht ist, dass der feste Versatz des Rauschformers einen Versatz des FIRDACs verursacht und folglich einen Versatz in einer Treiberstufe, die das FIRDAC Ausgangssignal empfängt und ein Treibersignal für den Ohrhörern oder den Lautsprecher erzeugt. In praktischen Fällen kann der Versatz 80 mV sein. Bei Ohrhörern mit einem Widerstand von 8–16 Ohm führt dies zu einem großen und unerwünschten Stromverbrauch in der Größenordnung von 10 mA.
Es ist nun u. a. eine Aufgabe der vorliegenden Erfindung, dieses Problem zu lösen.
Insbesondere ist es eine Aufgabe der vorliegenden Erfindung, das genannte Problem zu lösen, ohne dass dabei das von dem FIRDAC belegte Chipgebiet vergrößert wird.
Nach einem wichtigen Aspekt der vorliegenden Erfindung ist eine Stromausgangsklemme des FIRDACs mit einer Quelle konstanten Stromes oder einer Senke gekoppelt, wodurch zu dem Ausgangsstrom des FIRDACs ein konstanter Kompensationsstrom hinzuaddiert bzw. von demselben subtrahiert wird, damit der genannte Offset kompensiert oder vorzugsweise eliminiert wird.
Nach einem weiteren Aspekt der vorliegenden Erfindung umfasst in einer bevorzugten Ausführungsform jede Stufe des FIRDACs in Kombination eine D-Flip-Flop-Schaltung, einen PMOS-Stromspiegel und einen NMOS-Stromspiegel. Jede Stufe des FIRDACs belegt im Wesentlichen den gleichen Halbleiterraum. Die Flip-Flop-Schaltungen haben alle die gleiche Breite, aber die Transistorbreite der PMOS-Stromspiegel und die Transistorbreite der NMOS-Stromspiegel sind anders und bestimmten die Größe des Stromausgangs des genannten Spiegels um den Gewichtungskoeffizienten jeder Stufe zu bestimmen. Folglich ist in FIRDAC Stufen ,Informationsträger einem Koeffizienten einer relativ niedrigen Gewichtung die Größe des PMOS Stromspiegels und die Größe des NMOS Stromspiegels relativ gering, wodurch folglich ein relativ großer Betrag an Raum "frei" ist.
Wegen des DC Offsets in dem Bitstromgenerator ("Rauschformer") hat der FIRDAC selber einen Offset-Ausgangspegel. Insbesondere erzeugt ein positiver Stromausgang des FIRDACs zuviel positiven Strom, während ein negativer Stromausgang zuviel negativen Strom erzeugt. Nach einem wichtigen Aspekt der vorliegenden Erfindung wird dies durch eine Quelle konstanten Stromes kompensiert, der einem Stromausgang zugeführt wird.
Im Falle eines positiven Stromausgangs, der zuviel positiven Strom erzeugt, schafft die vorliegende Erfindung eine vorbestimmte Anzahl freier Dummy NMOS Stromsenken, die ständig EIN-geschaltet sind, und die den Überschuss an Strom (den Offset) von den positiven Stromquellen nach Erde abführen.
Im Falle eines negativen Stromausgangs, der zuviel negativen Strom erzeugt, schafft die vorliegende Erfindung eine vorbestimmte Anzahl freier Dummy PMOS Stromquellen, die ständig EIN-geschaltet sind und die den nach Erde gezogenen Überschuss an Strom (den Offset) durch die negativen Stromquellen ergänzen.
Der Betrag an Offset in dem Bitstromgenerator, der den Bitstrom als Eingangssignal für den FIRDAC erzeugt, ist bekannt und konstant. Dies bedeutet, dass es vor der Herstellung des FIRDACs möglicht ist, zu berechnen, wie viel Kompensationsstrom von den Dummy NMOS Stromquellen geleitet werden soll. Folglich ist es möglich, im Voraus zu bestimmen, welche Dummies verwendet werden sollen und welche nicht.
Wenn es sich herausstellt, dass die verfügbare Anzahl NMOS Dummies für eine entsprechende Kompensation zu gering ist, ist es möglich, PMOS Dummies zur Kompensation zu verwenden.
Diese und andere Aspekte, Kennzeichen und Vorteile der vorliegenden Erfindung werden weiterhin durch die nachfolgende Beschreibung einer bevorzugten Ausführungsform einer Steuerschaltung nach der vorliegenden Erfindung unter Bezugnahme der Zeichnung näher erläutert, in der entsprechende Bezugszeichen gleiche oder ähnliche Teile angeben.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
1 ein Blockschaltbild eines Beispiels einer Schaltungsanordnung zum verarbeiten eines Sprachsignals,
2 ein Blockschaltbild eines FIRDACs,
3 einen schematischen Schnitt durch einen Teil eines Halbleitermaterialstücks, in dem eine FIRDAC Zelle gebildet ist,
4 ein Schaltbild einer Ausführungsform der vorliegenden Erfindung.
1 ein Blockschaltbild einer möglichen Schaltungsanordnung zum Verarbeiten eines Sprachsignals S in einem Mobiltelefon. Die Schaltungsanordnung umfasst ein Digitalfilter 11 und einen Rauschformer oder einen Bitstromgenerator 12, die beide von einem herkömmlichen Entwurf sein können, aus welchem Grund sie an dieser Stelle nicht näher beschrieben werden. Das Digitalfilter 11 ist vorgesehen zum Unterdrücken von Frequenzen außerhalb des Sprachbandes, d.h. unterhalb 300 Hz und über 3400 Hz. Das Digitalfilter 11 hat einen Ausgang, der mit einem Eingang des Rauschformers 12 verbunden ist, der vorgesehen ist zum Schaffen eines resultierenden 1 MHz Bitstromsignals (1-bit) an dem Ausgang, der mit einem Signaleingang 21 eines FIRDACs 20 verbunden ist. Ein Vorspannblock 30 empfängt eine Bezugsspannung, wie eine Bandabstandsspannung V_ref, und ist mit dem FIRDAC gekoppelt zum Schaffen einer Anzahl Vorspannströme.
Der FIRDAC 20 hat einen Takteingang 22 zum Empfangen eines Takteingangssignals CLK. Auf gleiche Weise haben das Digitalfilter 11 und der Rauschformer 12 Takteingangsklemmen zum Empfangen eines Taktsignals CLK, das ggf. dem Taktsignal für den FIRDAC identisch sein kann. Die Frequenz des Taktsignals CLK für den FIRDAC 20 ist u. a. von dem gewünschten Störabstand und den in dem System verfügbaren Frequenzen abhängig. So kann beispielsweise in einem GSM-System die Frequenz des Taktsignals 1 MHz betragen, die auf einfache Art und Weise von einer GSM Mastertaktfrequenz von 13.0 MHz hergeleitet werden kann.
Es ist möglich einen FIRDAC mit nur einer Ausgangsleitung zu haben. Der FIRDAC 20 nach der vorliegenden Erfindung schafft aber eine differentielle Steuerung, indem er zwei Stromausgangsklemmen 23 und 24 hat, und zwar zum Erzeugen eines positiven bzw. eines negativen Stromes, und zwar davon abhängig, ob das Bitstromsignal vorwiegend Einsen enthält (entsprechend der positiven Hälfte des Sprachbandsignals) oder vorwiegend Nullen (entsprechend der negativen Hälfte des Sprachbandsignals). Die genannten Stromsignale werden Strom-Spannungswandlern 25 bzw. 26 zugeführt, die Ausgangsspannungssignale V_OUT,P bzw. V_OUT,N erzeugen, die Ausgangsstufen, wie (nicht dargestellten) Ohrhörertreiberstufen zugeführt werden.
2 zeigt schematisch ein interes Blockschaltbild des FIRDACs 20. Der FIRDAC 20 umfasst eine Anzahl N FIRDAC Zellen 40. Nachstehend werden identische Elemente der FIRDAC Schaltung 20 durch entsprechende Bezugszeichen angegeben, während ein Subskript i sich auf die Position eines derartigen Elementes in der FIRDAC Schal tung bezieht. Jeder FIRDAC Zelle 40_i umfasst eine PMOS Stromquelle 50_i , eine Schieberegisterzelle 60_i und eine NMOS Stromsenke 70_i .
Jede PMOS Stromquelle 50_i hat einen Bezugsstromeingang 51_i zum Empfangen eines Bezugsstromes I_ref,P, einen ersten und einen zweiten binären Steuereingang 52_i und 53_i zum Empfangen binärer Steuersignale, und eine erste und zweite Stromausgangsklemme 54_i und 55_i zum Liefern eines positiven Ausgangsstroms I_Pi.
Auf gleiche Weise umfasst jede NMOS Stromsenke 70_i einen Eingang 71_i , einen ersten und einen zweiten Steuereingang 72_i und 73_i , und einen ersten und zweiten Stromausgang 74_i und 75_i .
Jede Schieberegisterzelle 60_i ist durch eine D-Flip-Flop-Schaltung gebildet und umfasst einen Q-Ausgang 67_i und einen Q – Ausgang 65_i . Der Q-Ausgang 67_i ist mit dem ersten binären Steuereingang 52_i der entsprechenden PMOS Stromquelle 50_i und mit dem ersten binären Steuereingang 72_i der entsprechenden NMOS Stromsenke 70_i gekoppelt. Der Q – Ausgang 65_i ist mit dem zweiten binären Steuereingang 53_i der entsprechenden PMOS Stromquelle 50_i und dem zweiten binären Steuereingang 73_i der entsprechenden NMOS Stromsenke 70_i gekoppelt.
Jede D-Flip-Flop-Schaltung 60_i hat einen Signaleingang 61_i und einen Signalausgang 63_i . Der Signaleingang 61_i ist mit dem Signalausgang 63_i–1 der vorhergehenden Flip-Flop-Schaltung 60_i–1 verbunden. Der Signaleingang 61₁ der ersten Flip-Flop-Schaltung 60₁ ist mit der Eingangsklemme 21 des FIRDACs 20 verbunden. Weiterhin hat jede D-Flip-Flop-Schaltung 60_i einen Takteingang 62_i , der mit der Takteingangsklemme 22 des FIRDACs 20 verbunden ist. Mit einer durch die Frequenz des dem Takteingang 22 des FIRDACs 20 zugeführten Taktsignals bestimmte Rate, typischerweise 1 MHz, wird das Bitstromsignal in das Schieberregister geschoben. Zu jedem Zeitpunkt entspricht ein Zustand der Flip-Flop-Schaltung dem Wert eines Bits in dem Bitstromsignal. Wenn ein Bit einen Wert "I" hat, ist der Q-Ausgang 67 der entsprechenden Flip-Flop-Schaltung 60 HOCH und der Q – Ausgang 65 dieser Flip-Flop-Schaltung ist NIEDRIG: in dieser Situation ist die entsprechende PMOS Stromquelle 50 mit einer positiven Stromausgangsleitung 27 gekoppelt, während die entsprechende NMOS Stromsenke 70 mit einer negativen Stromausgangsleitung 28 gekoppelt ist. Sonst ist, wenn ein Bit einen Wert "0" hat, der Q-Ausgang 67 der entsprechenden Flip-Flop-Schaltung 60 NIEDRIG, während der Q – Ausgang 65 dieser Flip-Flop-Schaltung HOCH ist; in dieser Situation ist die PMOS Stromquelle 50 mit der negativen Stromausgangsleitung 28 gekoppelt, während die NMOS Stromsenke 70 mit der positiven Stromausgangsleitung 27 gekoppelt ist. Die positive Stromausgangsleitung 27 ist mit der positiven Stromausgangsklemme 23 verbunden, während die negative Stromausgangsleitung 28 mit der negativen Stromausgangsklemme 24 verbunden ist.
An dem positiven Ausgang 23 des FIRDACs 20 ist das positive Ausgangssignal I_OUT,P die Summierung aller Ausgangsströme I_Pi derjenigen PMOS Stromquellen 50_i , die mit der positiven Stromausgangsleitung 27 gekoppelt ist, und aller Ausgangsströme I_Ni derjenigen NMOS Stromquelle 70_i , die mit der positiven Stromausgangsleitung 27 gekoppelt sind. Auf gleiche Weise ist an dem negativen Stromausgang 24 der negative Ausgangsstrom I_OUT,N die Summierung aller Ausgangsströme I_Ni derjenigen NMOS Stromsenken 70_i , die mit der negativen Stromausgangsleitung 28 gekoppelt sind, und aller Ausgangsströme I_Pi derjenigen PMOS Stromquellen 50_i , die mit der negativen Stromausgangsleitung 28 gekoppelt sind. Auf diese Weise sind der positive und der negative Ausgangsstrom I_OUT,P und I_OUT,N von demjenigen Teil des Bitstromsignals abhängig, der zur Zeit in dem Schieberegister vorhanden ist, wobei jedes Bit einem positiven oder negativen Strombeitrag entspricht, während der gesamte Ausgangsstrom I_OUT,P + I_OUT,N nach wie vor konstant ist.
Aber die Strombeiträge der verschiedenen Stromquellen oder Stromsenken weichen voneinander aber, wobei der Gewichtungskoeffizient der verschiedenen FIRDAC Stufen, die selektiert worden sind um eine gewünschte Resonanzkennlinie des FIRDACS zu erhalten, was dem Fachmann einleuchten dürfte. Typischerweise sind die Koeffizienten symmetrisch um die zentrale Stufe herum, wobei die Zellen, die in der Nähe der Eingangsseite oder in der Nähe der Ausgangsseite des FIRDACS 20 liegen, mit einem relativ geringen Ausgangsstrom beitragen, und die Zellen, die in der Nähe der Mitte des FIRDACs 20 liegen einen Beitrag mit einem relativ hohen Ausgangsstrom liefern. Für jede Zelle, 40_i , wird die Größe der Ausgangsströme I_Pi und I_Ni, erzeugt von den PMOS Stromquellen 50_i und der NMOS Stromsenke 70_i durch die Breite der PMOS Stromquelle 50_i und der NMOS Stromquelle 70_i . Je größer die Stromquelle oder die Stromsenke, umso größer der erzeugte Strom.
In einer integrierten Schaltung sind die Zellen 40 nebeneinander gegliedert. In jeder Zelle 40_i liegt die PMOS Stromquelle 50_i über der entsprechenden Flip-Flop-Schaltung 60_i und die NMOS Stromsenke 70_i liegt unterhalb dieser Flip-Flop-Schaltung 60_i . Auf diese Weise beansprucht jede Zelle 40 einen spaltenförmigen Teil 140 des Halbleitersubstrats 100, wie in 3 dargestellt.
In einem zentralen Teil 160 des spaltenförmigen Halbleiterteils 140 ist eine Flip-Flop-Schaltung 60 gebildet; nachstehend wird dieser zentrale Teil 160 auch als Flip-Flop-Schaltungsteil bezeichnet. In einem höheren Teil 150 des spaltenförmigen Halbleiterteils 140 über dem zentralen Teil 160, ist eine PMOS Stromquelle 50 gebildet; nachstehend wird dieser höhere Teil 150 auch als PMOS Teil bezeichnet. In einem niedrigeren Teil 170 des spaltenförmigen Halbleiterteils 140 unterhalb des zentralen Teils 160 ist eine NMOS Stromsenke 70 gebildet; nachstehend wird dieser niedrigere Teil 170 auch als NMOS Teil bezeichnet.
Ein erster Signalleiter 101 verbindet die Eingangsklemme D_in mit einer Ausgangsklemme der vorhergehenden Zelle. Ein zweiter Signalleiter 102 verbindet die Ausgangsklemme D_o mit der Eingangsklemme der nächsten Zelle. Ein dritter Signalleiter 103 verbindet das Q-Ausgangssignal von dem Flip-Flop-Schaltungsteil 160 mit dem PMOS Teil 150. Ein vierter Signalleiter 104 verbindet das Q-Ausgangssignal von dem Flip-Flop-Schaltungsteil 160 mit dem PMOS Teil 150.
Auf gleiche Weise verbinden ein fünfter und ein sechster Signalleiter 105 und 106 das Q-Ausgangssignal und das Q-Ausgangssignal von dem Flip-Flop-Schaltungsteil 160 mit dem NMOS Teil 170.
Eine durchgehende Taktleitung CLK erstreckt sich längs aller Flip-Flop-Schaltungsteile 160. Eine erste durchgehende positive Ausgangsleitung 111 erstreckt sich längs aller PMOS Teile 150 und eine erste durchgehende negative Ausgangsleitung 112 erstreckt sich längs aller NMOS Teile 170. Eine zweite durchgehende positive Ausgangsleitung 113 erstreckt sich längs aller NMOS Teile 170, und eine zweite durchgehende negative Ausgangsleitung 114 erstreckt sich längs aller PMOS Teile 150. Auch erstreckt sich eine erste Speiseleitung V_DD längs aller PMOS Teile 150, und eine zweite Speiseleitung V_SS erstreckt sich längs aller NMOS Teile 170. An der Ausgangsseite des FIRDACs 20 sind die erste und die zweite positive Ausgangsleitung 111 und 113 miteinander gekoppelt; dasselbe gilt für die erste und die zweite negative Ausgangsleitung 112 und 114.
Die Flip-Flop-Schaltungen 60 in den FIRDAC Zellen 40 sind untereinander identisch, d.h. ihre physikalischen Größen sind einander gleich. Da die physikalische Größe des spaltenförmigen Halbleiterteils 140 durch die physikalische Größe des Flip-Flop- Schaltungsteils 160 bestimmt wird, sind die Größen der spaltenförmigen Halbleiterteile 140 einander gleich. Folglich sind die Größen der PMOS Teile 150 einander gleich und die Größen der NMOS Teile 170 sind einander gleich.
Wie oben erwähnt, erzeugt eine FIRDAC Zelle 40, die in der Nähe der Mitte des FIRDACs 20 liegt, einen relativ großen Strom im vergleich zu einer FIRDAC Zelle, die weiter von der Mitte des FIRDACs entfernt liegt. Da die Größe des von der PMOS Stromquelle 50 und der NMOS Stromsenke 70 einer Zelle 40 gelieferten Ausgangsstroms durch die Größe der PMOS Stromquelle 50 und die NMOS Stromquelle 70 bestimmt wird, bedeutet dies, dass die Größe der PMOS Stromquelle und der NMOS Stromsenke einer FIRDAC Zelle, die weiter von der Mitte des FIRDACs entfernt liegt, kleiner ist als die Größe der PMOS Stromquelle und NMOS Stromsenke einer FIRDAC Zelle, die in der Nähe der Mitte des FIRDACs liegt.
In der Praxis entspricht die Größe der PMOS Stromquelle und der NMOS Stromsenke in einer zentralen FIRDAC Zelle der Größe der entsprechenden Flip-Flop-Schaltung 60 nahezu. Dies bedeutet, dass der PMOS Teil 150 einer derartigen zentral liegenden Zelle nahezu völlig durch die darin gebildete PMOS Stromquelle 50 beansprucht wird, und dasselbe gilt für den entsprechenden NMOS Teil 170. Aber in einer Zelle 40, die weiter von den zentralen Zellen entfernt liegt, haben die PMOS Stromquelle 50 und die NMOS Stromsenke 70 eine geringere Größe und sie beanspruchen folglich nicht den ganzen in dem PMOS Teil 150 bzw. dem NMPS Teil verfügbaren Raum. Nach einem wichtigen Aspekt der vorliegenden Erfindung wird in demjenigen Teil des PMOS Teils 150, der nicht von der PMOS Stromquelle 50 beansprucht wird, ein zusätzlicher oder "Dummy" Transistor 80 gebildet, und in demjenigen Teil des NMOS Teils 170, der nicht von der NMOS Stromsenke 70 beansprucht wird, ist ein zusätzlicher oder "Dummy" Transistor 90 gebildet.
Ein Vorteil eines Dummy Transistors 80 oder 90, der den verfügbaren Raum in einer FIRDAC Zelle 40, der nicht von einem PMOS oder NMOS Transistor 50 oder 70 beansprucht wird, auffüllt, ist, dass die Umgebung für alle Schieberegisterzellen 60 im Wesentlichen dieselbe ist.
Weiterhin können nach einem wichtigen Aspekt der vorliegenden Erfindung die genannten Dummy Transistoren 80 und 90 auf vorteilhafte Weise in der Vorspannschaltung 30 verwendet werden, was nachstehend noch näher erläutert wird.
4 zeigt die Schaltungsanordnung des Vorspannblocks 30 und des FIRDACs 20. Die Vorspannschaltung 30 umfasst einen Verstärker 31, der eine Bezugsspannung V_ref an dem nicht invertierenden Eingang empfängt, wobei der Ausgang mit der Gate-Elektrode eines p-leitenden Transistors P_x gekoppelt ist. Die Source-Elektrode des p-leitenden Transistors P_x ist mit einer Speiseleitung V_DD verbunden und die Drain-Elektrode des p-leitenden Transistors P_x ist mit einer Klemme eines Widerstandes R verbunden, während die andere Klemme des Widerstandes R mit einer zweiten Speisespannung V_SS verbunden ist. Wie üblich, ist der Spannungspegel der zweiten Speisespannungsleitung V_SS niedriger als der Spannungspegel der ersten Speisespannungsleitung V_SS, und normalerweise auf Erdungspegel. Der Knotenpunkt zwischen der Drain-Elektrode des p-leitenden Transistors P_x und dem Widerstand R ist mit dem invertierenden Eingang des Verstärkers 31 verbunden.
Der p-leitende Transistor P_x kann ein einzelner Transistor sein. Aber der p-leitende Transistor P_x wird vorzugsweise durch eine Parallelschaltung einer Anzahl p-leitender Dummy Transistoren 80 in einer Anzahl FIRDAC Zellen 40 gebildet.
Die Vorspannschaltung 30 umfasst weiterhin einen zweiten p-leitenden Transistor P_y, dessen Source-Elektrode mit der ersten Speiseleitung V_DD verbunden ist und dessen Gate-Elektrode mit der Gate-Elektrode des p-leitenden Transistors P_x verbunden ist, und einen n-leitenden Transistor N_Y, dessen Source-Elektrode mit der zweiten Speiseleitung V_SS verbunden ist und dessen gate-Elektrode und dessen Drain-Elektrode mit der Drain-Elektrode des p-leitenden Transistors P_Y verbunden ist.
Die Transistoren P_Y und N_Y können als einzelne Transistoren implementiert werden, aber vorzugsweise werden sie durch eine Parallelschaltung einer vorbestimmten Anzahl Dummy Transistoren 80 bzw. 90 implementiert.
Als eine Alternative mit einer verbesserten Stromgenauigkeit gegenüber den Speisetoleranzen und Parametertoleranzen kann der Transistor P_Y mit dem Transistor N_Y gekoppelt werden, und zwar durch einen (nicht dargestellten) Kaskodentransistor P_CY, dessen Gate-Elektrode mit einer weiteren Bezugsspannung (oder Vorspannung) verbunden ist.
In 4 ist nur eine einzige FIRDAC Zelle dargestellt, aber alle FIRDAC Zellen haben einen Aufbau, was dem Fachmann einleuchten dürfte. Jede FIRDAC Zelle 40 umfasst einen p-leitenden Transistor P_i, dessen Source-Elektrode mit der ersten Speiselei ung V_DD gekoppelt ist und dessen Gate-Elektrode mit der Gate-Elektrode des genannten p-leitenden Transistors P_Y gekoppelt ist, und umfasst weiterhin einen n-leitenden Transistor N_i, dessen Source-Elektrode mit der zweiten Speiseleitung V_SS gekoppelt ist und dessen Gate-Elektrode mit der Gate-Elektrode des genannten N-leitenden Transistors N_Y gekoppelt ist. Die Drain-Elektrode des p-leitenden Transistors P_i der FIRDAC Zelle 40_i ist über einen ersten Schalter S1 mit einer positiven Ausgangsleitung OUTP gekoppelt. Und ist über einen zweiten Schalter S2 mit einer negativen Ausgangsleitung OUTN gekoppelt. Auf gleiche Weise ist die Drain-Elektrode des N-leitenden Transistors N_i der FIRDAC Zelle 40_i über einen dritten Schalter S3 mit der positiven Ausgangsleitung OUTP gekoppelt, und ist über einen vierten Schalter S4 mit der negativen Ausgangsleitung OUTN gekoppelt.
Die Schalter S1 und S3 werden von dem invertierten Ausgang Q65 der Flip-Flop-Schaltung 60 gesteuert, und der zweite und vierte Schalter S2 und S4 werden von dem Ausgang Q67 der Flip-Flop-Schaltung 60 gesteuert. Insbesondere wird der erste Schalter S1 als p-leitender Transistor implementiert, dessen Source-Elektrode mit der Drain-Elektrode des Transistors P_i verbunden ist, dessen Drain-Elektrode mit der positiven Ausgangsleitung OUTP verbunden ist und dessen Gate-Elektrode mit dem invertierten Ausgang Q der Flip-Flop-Schaltung 60 verbunden ist. Der zweite Schalter S2 ist als ein p-leitender Transistor implementiert, dessen Source-Elektrode mit der Drain-Elektrode des Transistors P_i verbunden ist, dessen Drain-Elektrode mit der negativen Ausgangsleitung OUTN verbunden ist und dessen Gate-Elektrode mit dem Ausgang Q der Flip-Flop-Schaltung 60 verbunden ist. Der dritte Transistor S3 ist als ein n-leitender Transistor implementiert, dessen Source-Elektrode mit der Drain-Elektrode des Transistors N_i verbunden ist, dessen Drain-Elektrode mit der positiven Ausgangsleitung OUTP verbunden ist und dessen Gate-Elektrode mit dem invertierten Ausgang Q der Flip-Flop-Schaltung 60 verbunden ist. Der vierte Schalter S4 ist als ein n-leitender Transistor implementiert, dessen Source-Elektrode mit der Drain-Elektrode des Transistors N_i verbunden ist, dessen Drain-Elektrode mit der negativen Ausgangsleitung OUTN verbunden ist, und dessen Gate-Elektrode mit dem Ausgang Q der Flip-Flop-Schaltung 60 verbunden ist.
Als eine Alternative mit einer verbesserten Stromgenauigkeit in Bezug auf Blockdurchlauf- und Speisetoleranzen können die P-Schalter S1 und S2 mit den Ausgangsleitungen OUTP bzw. OUTN gekoppelt sein, und zwar durch (nicht dargestellte) p-leitende Kaskodentransistoren, während die N-Schalter S3 und S4 mit den Ausgangsleitungen OUTP bzw. OUTN gekoppelt sein können, und zwar durch (nicht dargestellte) n-leitende Kaskodentransistoren, wobei die Gate-Elektroden derartiger Kaskodentransistoren mit einer stabilen Vorspannung gespeist werden.
Alle FIRDAC Zellen 40_i sind auf gleiche An und Weise mit der positiven und negativen Ausgangsleitung OUTP bzw. OUTN gekoppelt.
Wenn die Flip-Flop-Schaltung 60 einen Bitwert "1" aufweist, ist der Ausgang Q HOCH und der Ausgang Q ist NIEDRIG. In dieser Situation sind die Schalter S1 und S4 leitend, während die Schalter S2 und S3 gesperrt sind. Auf diese Weise ist die positive Ausgangsleitung OUTP über den Schalter S1 mit der Drain-Elektrode des Transistors P_i verbunden und dieser Transistor P_i, der als Stromquelle wirksam ist, liefert der positiven Ausgangsleitung OUTP den Ausgangsstrom. Auf gleiche Weise ist in dieser Situation die negative Ausgangsleitung OUTN über den Schalter S4 mit dem Transistor N_i verbunden, wobei dieser Transistor N_i als Stromsenke für die Ausgangsleitung OUTN wirksam ist.
Wenn die Flip-Flop-Schaltung 60 einen Bitwert "0" aufweist, ist der Ausgang Q NIEDRIG und der Ausgang Q ist HOCH. Unter diesen Umständen sind die Schalter S2 und S3 leitend, während die Schalter S1 und S4 gesperrt sind. Auf diese Weise ist nun die Stromquelle P_i mit der negativen Ausgangsleitung OUTN verbunden, während die Stromsenke N_i mit der positiven Ausgangsleitung OUTP verbunden ist.
Es sei bemerkt, dass ein FIRDAC mit nur einer einzigen Ausgangsleitung, wobei die Stromquelle P_i und die Stromsenke N_i beide mit einer derartigen Ausgangsleitung verbunden sind, möglich ist. Aber der FIRDAC 20 nach der vorliegenden Erfindung schafft zwei Ausgangssignale an den zwei Ausgangsleitungen OUTP und OUTN, insbesondere ein positives Ausgangssignal an der positiven Ausgangsleitung OUTP und ein negatives Ausgangssignal an der negativen Ausgangsleitung OUTN, damit eine differentielle Ansteuerung erhalten wird.
Wie bereits oben erläutert, ist der Rauschformer 12 mit "DC Dither" ausgebildet, d.h. dass für ein Eingangssignal "Null" an dem Eingang des Rauschformers der Ausgangsbitstrom nicht 50% Einsen und Nullen sind, sondern einen leichten Offset hat, damit etwaige lose Töne aus dem Sprachbandgebiet in das Gebiet über 20 kHz gedrückt werden. Dadurch empfangen die Flip-Flop-Schaltungen des FIRDACs 20 zuviel Einsen, d.h. der Ausgang Q wird etwas zu lange auf HOCH geschaltet, folglich empfangen die Ausgangsleitungen OUTP und OUTN zuviel Strom. 4 zeigt, dass nach der vorliegenden Erfin dung dies durch Kopplung der positiven Ausgangsleitung OUTP mit der zweiten Spannungsspeiseleitung V_SS über einen n-leitenden Transistor N_comp kompensiert wird und durch Kopplung der negativen Ausgangsleitung OUTN mit der ersten Spannungsspeiseleitung V_DD über einen p-leitenden Transistor P_comp kompensiert wird. Von diesen Kompensationstransistoren N_comp und P_comp sind die Gate-Elektroden mit den Gate-Elektroden von N_Y und P_Y verbunden, deren Source-Elektroden mit V_SS bzw. V_DD verbunden sind, und deren Drain-Elektroden mit den Ausgängen OUTP bzw. OUTN verbunden sind, so dass diese Kompensationstransistoren N_comp und P_comp sich ständig in dem leitenden Zustand befinden.
In 4 sind die Kompensationstransistoren N_comp und P_comp als Einzeltransistoren dargestellt. Es ist tatsächlich möglich, einzelne Kompensationstransistoren N_comp und P_comp zu schaffen. Nach einem wichtigen Aspekt aber der vorliegenden Erfindung werden zum Liefern des Kompensationsstroms Dummy-Transistoren 80 und 90 verwendet, wie in 4 dargestellt. Insbesondere ist der Kompensationstransistor P_comp vorzugsweise als eine Anzahl parallel gekoppelter p-leitender Dummy-Transistoren 80 implementiert, und der Kompensationstransistor N_comp ist vorzugsweise als eine Anzahl parallel geschalteter n-leitender Dummy-Transistoren implementiert. Auf diese Weise werden die Dummy-Transistoren in den freien Räumen der FIRDAC Zellen mit Vorteil verwendet.
Der Betrag an DC-Offset in dem Rauschformer 12 ist ein bekannter Entwurfsparameter des Rauschformers 12 und ist konstant. Deswegen ist es möglich, im Voraus den erforderlichen Betrag an Kompensationsstrom für die Ausgangsleitungen OUTP und OUTN zu berechnen. Wie oben erläutert haben die PMOS Teile 150_i der FIRDAC Zellen 40_i alle im Wesentlichen die gleiche Größe, aber die PMOS Stromquellen 50_i in diesen PMOS Teilen 150_i der FIRDAC Zellen 40_i haben untereinander verschiedene Größen, wobei die PMOS Stromquellen 50_i in der Nähe der Mitte des FIRDACs 20 größer sind als die PMOS Stromquellen 50_i in der Nähe der Enden des FIRDACs 20. Deswegen haben die Dummy-Transistoren 80_i untereinander verschiedene Größen, wobei die Dummy-Transistoren 80_i in der Nähe der Enden des FIRDACs 20 dann größer sind als die Dummy-Transistoren 80_i in der Nähe der Mitte des FIRDACs 20. Da der Betrag an Strom, der von derartigen Dummy6-Transistoren 80_i geliefert wird, abhängig ist von der Größe würden die Dummy-Transistoren 80_i in der Nähe der Enden des FIRDACs 20 größere Ströme liefern als die Dummy-Transistoren 80_i in der Nähe der Mitte des FIRDACs 20. Dasselbe gilt für die NMOS Dummy-Transistoren 90_i .
Da die Größe der Dummy-Transistoren 80_i und 90_i auch im Voraus bekannt ist, ist es im Voraus bekannt, wie viel Strom jeder der Dummy-Transistoren liefern soll. Folglich ist es möglich, Dummy-Transistoren 80_i und 90_i einzeln derart zu selektieren, dass der kombinierte Ausgangsstrom dem erforderlichen Kompensationsstrom im Wesentlichen entspricht. Mit anderen Worten es sollen nicht alle Dummy-Transistoren 80_i und 90_i als Kompensationstransistor verwendet werden, aber einige spezifisch vorselektierte einzelne Dummy-Transistoren 80_i und 90_i sind parallel geschaltet um als Kompensationstransistor wirksam zu sein, während andere nicht verwendet werden.
Ein Vorteil in dieser Hinsicht ist, dass die p-leitenden Dummy-Transistoren und die n-leitenden Dummy-Transistoren der FIRDAC Zellen folglich, wie oben erläutert, keine lose Transistoren sind, sondern sie werden mit Vorteil verwendet. Weiterhin können diese Dummy-Transistoren auch verwendet werden zum Implementieren der Transistoren P_X, P_Y und N_Y in der Vorspannschaltung 30.
Ein weiterer Vorteil ist, dass das Problem der Eliminierung des Offsets in dem FIRDAC gelöst wird, ohne dass dies zusätzlichen Halbleiterraum erfordert.
Oben stehend ist die vorliegende Erfindung in Bezug auf einen DC Offset erläutert worden. Aber es ist ebenfalls möglich, "AC Dither" entsprechend einem bekannten digitalen AC Muster anzuwenden. Ein derartiger AC Offset kann auch kompensiert werden, aber dann können die Kompensationstransistoren nicht ständig EIN-geschaltet sein, sondern müssen Ein- und AUS-geschaltet werden, und zwar mit demselben Muster wie des AC-Dither.
Weiterhin ist oben stehend die vorliegende Erfindung anhand einer PMOS Stromquelle, die über einer Flip-Flop-Schaltung liegt und anhand einer NMOS Stromquelle, die unterhalb dieser Flip-Flop-Schaltung liegt, erläutert worden. Aber die PMOS Stromquelle kann auch unterhalb der Flip-Flop-Schaltung liegen, wobei in diesem Fall die NMOS Stromquelle über der Flip-Flop-Schaltung liegt. Auf jeden Fall sind die relativen Lagen der PMOS Stromquelle, der NMOS Stromquelle und der Flip-Flop-Schaltung gegenüber einander kein wesentliches Merkmal der vorliegenden Erfindung.
Weiterhin ist die vorliegende Erfindung, insbesondere in Bezug auf 2, anhand eines Beispiels erläutert worden, wobei die Flip-Flop-Schaltung 60 der PMOS Stromquelle sowie der NMOS Stromquelle Q- und Q-Signale liefert. Aber es ist auch möglich, dass die PMOS Stromquelle und die NMOS Stromquelle nur eines der Signale Q oder Q empfangen, und einen Inverter aufweisen zum Herleiten des invertierten Signals Q oder Q von dem empfangenen Signal Q oder Q.
Weiterhin ist oben stehend die vorliegende Erfindung für einen FIRDAC von dem Typ beschrieben worden, der zwei Ausgangsleitungen hat, eine für einen positiven Ausgangsstrom und eine für einen negativen Ausgangsstrom, wobei in einem ersten Zustand der Zelle (Bitwert "1") jede FIRDAC Zelle einen positiven Strom zu der positiven Stromausgangsleitung beiträgt und einen negativen Strom zu der negativen Stromausgangsleitung beiträgt, und wobei in einem zweiten Zustand der Zelle (Bitwert "0") jede FIRDAC Zelle den genannten positiven Strom zu der negativen Stromausgangsleitung und den genannten negativen Strom zu der positiven Stromausgangsleitung beiträgt. Die vorliegende Erfindung ist aber auch in dem Kontext auf einen FIRDAC anwendbar, dessen FIRDAC Zellen in dem zweiten Zustand der Zellen (Bitwert "0") einer der Stromausgangsleitungen keinen Strom liefert.
Weiterhin ist, obschon die vorliegende Erfindung für den Fall, dass ein FIRDAC eine differentielle Steuerung liefert, indem ein positiver und ein negativer Ausgangsstrom an zwei verschiedenen Ausgangsleitungen geliefert wird, die vorliegende Erfindung auch anwendbar auf einen FIRDAC, der nur eine einzige Stromausgangsleitung hat, wobei jede FIRDAC Stufe nur eine Stromquelle von einem einzigen Typ hat (beispielsweise vom p-leitenden Typ) die durch die Flip-Flop-Schaltung EIN- und AUS-geschaltet werden muss. In einem derartigen Fall könnte eine Stromquelle von einem zweiten Typ (n-leitend) mit der Stromausgangsleitung gekoppelt sein. Aber dann ist es auch möglich, das Bitstromsignal zu invertieren und eine Stromquelle des ersten Typs (p-leitend) zur Stromkompensation zu verwenden.
Weiterhin wurde die vorliegende Erfindung erläutert für einen Fall, in dem der Offset in dem Rauschformer 12 dazu führt, dass die Schieberegisterzellen 60 zu lange in dem "1" Zustand bleiben. Es ist aber auch möglich, dass der Offset in dem Rauschformer 12 dazu führt, dass die Schieberegisterzellen 60 zu lange in dem "0" Zustand bleiben. In einem derartigen Fall würde eine positive Ausgangsleitung OUTP zu wenig positiven Strom erhalten, was durch eine positive Kompensationsstromquelle kompensiert werden müsste, die mit der positiven Ausgangsleitung gekoppelt ist, während eine negative Ausgangsleitung OUTN zu wenig negativen Strom empfangen würde, was durch eine negative Kompensationsstromquelle kompensiert werden müsste, die mit der negativen Ausgangsleitung gekoppelt ist.

Claims

FIR-Analog-Digital-Wandler (FIRDAC) (20), implementiert in einem Halbleitersubstrat (100), wobei der FIRDAC wenigstens einen Stromausgang (23, 24) aufweist, sowie eine Anzahl FIRDAC Zellen (40), wobei jede Zeile (40) Folgendes umfasst: – eine Schieberegisterzelle (60); – wenigstens eine Stromquelle (50; 70), gesteuert durch die entsprechende Schieberegisterzelle (60) zur Kopplung eines FIRDAC Zellenstrombeitrags (I_Pi; I_Ni) mit dem genannten wenigstens einen Stromausgang (23, 24); – eine Kompensationsstromquelle (N_comp; P_comp), die mit dem genannten Stromausgang (23; 24) gekoppelt ist, dadurch gekennzeichnet, dass die FIRDAC Zellen (40) in betreffenden Teilen (140) des Halbleitersubstrats (100) gebildet sind, wobei jeder Teil (140) einen Teil (150; 170) umfasst, vorgesehen zum Unterbringen der genannten wenigstens einen Stromquelle (50; 70), wobei die genannten Teile (150; 170) alle im Wesentlichen die gleiche Größe haben; wobei die wenigstens einen Stromquellen (50; 70) einer ersten Gruppe der Zellen (40) relativ klein sind, dies im Vergleich zu den wenigstens einen Stromquellen (50; 70) anderer Zellen (40), so dass der genannte Teil (150, 170) des Halbleiterteils (140) einer Zelle (40) von der genannten ersten Gruppe von Zellen (40) einen Teil umfasst, der nicht durch die genannte wenigstens eine Stromquelle (50; 70) dieser Zelle (40) belegt ist; wobei in jedem der genannten Teile ein Dummy-Transistor (80; 90) gebildet ist; und wobei die genannte Kompensationsstromquelle (N_comp, P_comp) als eine Parallelkombination einer vorselektierten Anzahl der genannten Dummy-Transistoren (90; 80) implementiert ist.
FIRDAC nach Anspruch 1, wobei die genannte wenigstens eine Stromquelle (50) dazu vorgesehen ist, einen positiven Strombeitrag (I_Pi) zu dem genannten wenigstens einen Stromausgang (23) zu liefern, und wobei die genannte Kompensationsstromquelle (N_comp) dazu vorgesehen ist, einen vorbestimmten, festen Betrag an negativem Strom zu liefen.
FIRDAC nach Anspruch 1, wobei die genannte wenigstens eine Stromquelle (70) zum Erzeugen eines negativen Strombeitrags (I_Ni) zu dem genannten wenigstens einen Stromausgang (24) zu liefern, und wobei die genannte Kompensationsstromquelle (P_comp) dazu vorgesehen ist, einen vorbestimmten, festen Betrag an positivem Strom zu erzeugen.
FIRDAC nach Anspruch 2 oder 3, wobei die genannte wenigstens eine Stromquelle (50, 70) einen Transistor eines ersten Leitungstyps (PMOS; NMOS) aufweist, der zwischen dem wenigstens einen Stromausgang (23; 24) und einer ersten Speiseleitung (V_DD; V_SS) vorgesehen ist, und wobei die genannte Kompensationsstromquelle (N_comp; P_comp) einen Transistor eines zweiten Leitungstyps (NMOS; PMOS) aufweist, der zwischen dem genannten wenigstens einen Stromausgang (23; 24) und einer zweiten Speiseleitung (V_SS; V_DD) vorgesehen ist.
FIRDAC nach Anspruch 1, wobei die genannte wenigstens eine Stromquelle (50) dazu vorgesehen ist, einen positiven Strombeitrag (I_Pi) zu dem genannten wenigstens einen Stromausgang (23) zu erzeugen, und wobei die genannte Kompensationsstromquelle dazu vorgesehen ist, einen vorbestimmten, festen Betrag an positivem Strom zu erzeugen.
FIRDAC nach Anspruch 1, wobei die genannte wenigstens eine Stromquelle (70) dazu vorgesehen ist, einen negativen Strombeitrag (I_Ni) zu dem genannten wenigstens einen Stromausgang (24) zu liefern, und wobei die genannte Kompensationsstromquelle dazu vorgesehen ist, einen vorbestimmten festen Betrag an negativem Strom zu liefern.
FIRDAC nach Anspruch 5 oder 6, wobei die genannte wenigstens eine Stromquelle (50; 70) einen Transistor eines ersten Leitungstyps (PMOS; NMOS) aufweist, der zwischen dem genannten wenigstens einen Stromausgang (23; 24) und einer Speiseleitung (V_DD; V_SS) vorgesehen ist, und wobei die genannte Kompensationsstromquelle einen Transistor des gleichen Leitungstyps aufweist, der zwischen dem genannten wenigstens einen Stromausgang (23; 24) und der genannten Speiseleitung (V_SS; V_DD) vorgesehen ist.
FIRDAC (20) nach einem der vorstehenden Ansprüche, der die nachfolgen den Elemente umfasst: – eine PMOS Stromquelle (50) mit wenigstens einem Steuereingang (52; 53), der mit wenigstens einem Steuerausgang (67, 65) der entsprechenden Schieberegisterzelle (60) gekoppelt ist, und mit wenigstens einem Stromausgang (54; 55). – eine NMOS Stromsenke (70) mit wenigstens einem Steuereingang (72, 73), der mit wenigstens einem Steuerausgang (76; 65) der entsprechenden Schieberegisterzelle (60) gekoppelt ist, und mit wenigstens einem Stromausgang (74, 75); wobei die Stromausgänge (54) aller PMOS Stromquellen (50) mit einem gemeinsamen positiven Stromausgang (23) gekoppelt sind, und wobei die Stromausgänge (75) aller NMOS Stromsenken (70) mit einem gemeinsamen negativen Stromausgang (24) gekoppelt sind, wobei der FIRDAC (20) weiterhin eine positive Kompensationsstromquelle (P_comp) aufweist, die mit dem genannten gemeinsamen negativen Stromausgang (24) gekoppelt ist, und eine negative Kompensationsstromsenke (N_comp) aufweist, die mit dem genannten gemeinsamen positiven Stromausgang (23) gekoppelt ist.
FIRDAC nach Anspruch 8, implementiert in einem Halbleitersubstrat (100), wobei wenigstens eine FIRDAC Zelle (40) in einem spaltenförmigen Teil (140) des Halbleitersubstrats (100) gebildet ist, wobei die Schieberegisterzelle (60) in einem zentralen Teil (160) des genannten Teils (140) gebildet ist, wobei die PMOS Stromquelle (50) in einem PMOS Teil (150) des genannten Teils (140) über/unter dem genannten zentralen Teil (160) gebildet ist, und wobei die NMOS Stromsenke (70) in einem NMOS Teil (170) des genannten Teils (140) unter/über dem genannten zentralen Teil (160) gebildet ist; wobei in demjenigen Teil des genannten PMOS Teils (150), der nicht von der PMOS Stromquelle (5) belegt ist, eine Dummy PMOS Stromquelle (80) gebildet ist, und wobei in demjenigen Teil des genannten NMOS Teils (170), der nicht von der NMOS Stromsenke (70) belegt ist, eine Dummy NMOS Stromsenke (90) gebildet ist.
FIRDAC nach Anspruch 9, wobei die genannte positive Kompensationsstromquelle (P_com) durch eine vorbestimmte Kombination aus den parallel geschalteten Dummy PMOS Stromquellen (80) gebildet ist, und wobei die genannte negative Kompensationsstromsenke (P_comp) durch eine vorbestimmte Kombination von parallel geschalteten Dummy NMOS Stromsenken (90) gebildet ist
FIRDAC nach Anspruch 9 oder 10, wobei die nachfolgenden Elemente vorgesehen sind: – eine erste kontinuierlich positive Ausgangsleitung (111), gebildet in dem Substrat (100), und sich über alle PMOS Teile (150) erstreckend; – eine erste kontinuierlich negative Ausgangsleitung (112), gebildet in dem Substrat (100) und sich über alle NMOS Teile (170) erstreckend; – eine zweite kontinuierlich positive Ausgangsleitung (113), gebildet in dem Substrat (100) und sich über alle NMOS Teile (170) erstreckend; – eine zweite kontinuierlich negative Ausgangsleitung (114), gebildet in dem Substrat (100) und sich über alle PMOS Teile (150) erstreckend.
FIRDAC nach einem der vorstehenden Ansprüche, wobei jede Zelle (40_i ) Folgendes umfasst: – einen P-Transistor (P_i), dessen Source-Elektrode mit einer ersten Speiseleitung (V_DD) gekoppelt ist; – einen N-Transistor (N_i), dessen Source-Elektrode mit einer zweiten Speiseleitung (V_SS) gekoppelt ist; wobei die Drain-Elektrode des P-Transistors (P_i) über einen ersten Schalter (S1) mit dem positiven Stromausgang (23), und über einen zweiten Schalter (S2) mit dem negativen Stromausgang (24) gekoppelt ist; wobei die Drain-Elektrode des N-Transistors (N_i) über einen dritten Schalter (S3) mit dem positiven Stromausgang (23), und über einen vierten Schalter (S4) mit dem negativen Stromausgang (24) gekoppelt ist; wobei die genannten vier Schalter (S1, S2, S3, S4) mit Empfangsausgangssignalen der entsprechenden Schieberegisterzelle (60_i ) derart gekoppelt sind, dass in einem ersten Zustand der Schieberegisterzelle (60_i ) (Bitwert "1") der erste und der vierte Schalter (S1, S4) leitend sind, während der zweite und der dritte Schalter) S2, S3) gesperrt sind, während in einem zweiten Zustand der Schieberegisterzelle (60_i ) (Bitwert "0") der erste und der vierte Schalter 9S1, S4) gesperrt sind, während der zweite und der dritte Schalter (S2, S3) leitend sind.
FIRDAC nach Anspruch 12, wobei: der erste Schalter (S1) als ein P-Transistor implementiert ist, dessen Source-Elektrode mit der Drain-Elektrode des Transistors (P_i) verbunden ist, dessen Drain-Elektrode mit dem positiven Stromausgang (23) verbunden ist und dessen Gate-Elektrode mit dem invertierten Ausgang Q;^–) der Schieberegisterzelle (60_i ) verbunden ist; der zweite Schalter (S2) als ein P-Transistor implementiert ist, dessen Source-Elektrode mit der Drain-Elektrode des Transistors (P_i) verbunden ist, dessen Drain-Elektrode mit dem negativen Stromausgang (24) verbunden ist und dessen Gate-Elektrode mit dem nicht invertierten Ausgang (Q) der Schieberegisterzelle (60_i ) verbunden ist; der dritte Schalter (S3) als ein N-Transistor implementiert ist, dessen Source-Elektrode mit der Drain-Elektrode des Transistors (N_i) verbunden ist, dessen Drain-Elektrode mit dem positiven Stromausgang (23) verbunden ist, und dessen Gate-Elektrode mit dem invertierten Ausgang (Q;^–) der Schieberegisterzelle (60_i ) verbunden ist, der vierte Schalter (S4) als ein N-Transistor implementiert ist, dessen Source-Elektrode mit der Drain-Elektrode des Transistors (N_i) verbunden ist, dessen Drain-Elektrode mit dem negativen Stromausgang (24) verbunden ist, und dessen Gate-Elektrode mit dem nicht invertierten Ausgang (Q) der Schieberegisterzelle (60_i ) verbunden ist.
FIRDAC nach Anspruch 12 oder 13, der weiterhin eine Vorspannungsschaltung (30) aufweist, die Folgendes umfasst: – einen Verstärker (31), der an dem nicht invertierenden Eingang eine Bezugsspannung (V_ref) empfängt; – einen P-Transistor (P_x), dessen Source-Elektrode mit der ersten Speicheleitung (V_DD) verbunden ist, dessen Drain-Elektrode mit dem invertierenden Eingang des Verstärkers (31) verbunden ist, und dessen Gate-Elektrode mit dem Ausgang des Verstärkers (31) verbunden ist; – einen Widerstand (R), von dem ein Anschluss mit der Drain-Elektrode des P-Transistors (Px) verbunden ist und dessen anderer Anschluss mit der zweiten Speisespannung (V_SS) verbunden ist; – einen P-Transistor (P_Y), dessen Source-Elektrode mit der ersten Speiseleitung (V_DD) verbunden ist, und dessen Gate-Elektrode mit der Gate-Elektrode des P-Transistors (Px) verbunden ist; – einen N-Transistor (N_Y), dessen Source-Elektrode mit der zweiten Speiseleitung (V_SS) verbunden ist und dessen Gate-Elektrode und dessen Drain-Elektrode mit der Drain-Elektrode des P-Transistors (P_Y) gekoppelt ist; wobei die Gate-Elektrode des P-Transistors (P_Y) mit den Gate-Elektroden der P-Transistoren (P_i) der FIRDAC Zellen (40_i ) verbunden ist, und wobei die Gate-Elektrode der N-Transistoren (N_Y) mit den Gate-Elektroden der N-Transistoren (N_i) der FIRDAC Zellen (40_i ) verbunden ist.
FIRDAC nach Anspruch 14, wobei der P-Transistor (Px) durch eine Parallelkombination einer Anzahl Dummy P-Transistoren (80) gebildet ist, wobei der P-Transistor (P_Y) durch eine Parallelschaltung einer Anzahl Dummy P-Transistoren (80) gebildet ist und wobei der N-Transistor (N_Y) durch eine Parallelschaltung einer Anzahl Dummy N-Transistoren (90) gebildet ist.
FIRDAC nach einem der vorstehenden Ansprüche mit einem Signaleingang (21), der mit einem Ausgang eines mit einem DC-Dither oder AC-Dither versehenen Rauschformers (12) verbunden ist.