JP2003516017A - オフセット補償による有限インパルス応答デジタル−アナログ変換器 - Google Patents
オフセット補償による有限インパルス応答デジタル−アナログ変換器Info
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Abstract
Description
converter)と呼ぶ有限インパルス応答デジタル−アナログ変換器に関する。
り、例えば、US-A-5.323.157に記載されている。一般的に、FIRDACは、1ビット
のビットストリーム入力信号、すなわち、1ビットの振幅分解能、を有するシリ
アル・データ・ストリームを受け取る多数の(一般に100を超える)段を備えた
シフト・レジスタを有する。シフト・レジスタの各段は、専用の電流源をONまた
はOFFに切り換える。したがって、シフト・レジスタのすべての段で生成された
電流が加えられて、FIRDACの出力電流が生成される。通常、この出力電流は、電
流−電圧変換器に加えられ、FIRDACのアナログ出力電圧が生成される。FIRDACの
各段は、FIRDACの全出力電流に寄与する出力電流を生成する。しかしながら、FI
RDACのすべての段が同じ程度に寄与するわけではない。所望のフィルタ特性を得
るために、FIRDACの各段は、電流源の出力電流の大きさによって構成される関連
した重み係数を有する。
声信号を提供するために移動電話の信号処理経路において使用される。FIRDACは
、量子化雑音を音声帯域からさらに高い周波数にシフトさせることによってFIRD
ACの信号対雑音比を高めるノイズ・シェーパから、その入力ビットストリーム信
号を受け取る。目的の周波数と異なる周波数の影響によって、ノイズ・シェーバ
は、「アイドル・トーン」と呼ばれる小さい可聴音の原因となる一定パターンを
繰り返す傾向がある。このアイドル・トーンが聞こえないようにするために、ノ
イズ・シェーパを一定量のいわゆる「DCディザ」分デジタル的にオフセットして
、アイドル・トーンを可聴レベルよりも高い周波数まで押し上げることは、本質
的に公知である。
RDACにオフセットが生じ、それによりFIRDACの出力信号を受け取りイヤホンまた
はスピーカの駆動信号を生成するドライバにも、オフセットが生じてしまうこと
である。実際のケースでは、このオフセットは、80mVにもなることがある。これ
は、8〜16オームの抵抗のイヤホンの場合、約10mAもの大きさの望ましくない電
流消費となる。
にこの問題を解決することを目的とする。
クに結合されていて、FIRDACの出力電流に一定の補償電流を追加しまたは出力電
流からそれを減算して、このオフセットを補償し、好ましくはこのオフセットを
除去する。
、Dフリップフロップ、PMOS電流ミラー、およびNMOS電流ミラーの組合せを含む
。FIRDACの各段が占有する半導体スペースは、実質的に同じである。フリップフ
ロップはすべて同じ幅を有するが、PMOS電流ミラーのトランジスタ幅とNMOS電流
ミラーのトランジスタ幅は、異なり、かつこれらの幅により、各段の重み係数が
実施されるようにこのミラーの電流出力の大きさが決められる。したがって、相
対的に小さい重み係数を有するFIRDAC段では、PMOS電流ミラーのサイズとNMOS電
流ミラーのサイズが相対的に小さくなり、したがって相対的に大きいスペースが
「空く」。この空きスペースには、ダミー電流源が配置される。
て、FIRDAC自体の出力レベルは、オフセットされる。より詳細には、FIRDACの正
電流出力は、過剰の正電流を生成し、負電流出力は、過剰の負電流を生成する。
本発明の重要な態様によれば、これは、電流出力に結合された定電流源によって
補償される。
数の予備ダミーNMOS電流シンクを設け、これにより、正電流源から過剰電流(オ
フセット)をアースに逃す。
数の予備ダミーPMOS電流源を設け、これにより、負電流源によってアースに流さ
れた過剰電流(オフセット)を補う。
のオフセットの量は、既知であり一定である。このことは、FIRDACの製造前に、
ダミーNMOS電流源によって流すべき補償電流の量を計算することができることを
意味する。したがって、どのダミーを使用しまた使用しないかを事前に決定する
ことができる。
、PMOSダミーを補償に使用することも可能である。
は同一の参照数字が付されている図面を参照して、本発明による制御回路の好ま
しい実施形態の以下の説明によってさらに明らかにされる。
を示す。この回路は、デジタル・フィルタ11およびノイズ・シェーパまたはビッ
トストリーム発生器12を含む。これらは、両方とも従来の設計のもので良いので
、本明細書では詳しく説明しない。デジタル・フィルタ11は、音声帯域以外の周
波数、すなわち300Hzより低く3400Hzよりも高い周波数を抑制するように構成さ
れている。デジタル・フィルタ11の出力端は、ノイズ・シェーパ12の入力端に接
続されている。ノイズ・シェーパ12は、FIRDAC20の信号入力端21に接続されてい
る出力端で、結果的に得られる1MHzのビットストリーム(1ビット)信号を提供す
るように構成されている。バイアス・ブロック30は、バンドギャップ電圧Vrefの
ような基準電圧を受け取り、かつ多くのバイアス電流を提供するためにFIRDACに
結合されている。
様に、デジタル・フィルタ11とノイズ・シェーパ12は、FIRDACのクロック信号と
同一でもまた同一でなくてもよいクロック信号CLKを受け取るクロック入力端子
を有する。FIRDAC20のクロック信号CLKの周波数は、とりわけ、望ましい信号対
雑音比とシステムで使用可能な周波数とに依存する。例えば、GSMシステムの場
合、クロック信号の周波数は1MHzであり、これは、13.0MHzのGSMマスタ・クロッ
ク周波数から容易に得ることができる。
のFIRDAC20は、ビットストリーム信号が、それぞれ主に1(音声帯域信号の正の半
分に対応する)を含むか主に0(音声帯域信号の負の半分に対応する)を含むかによ
って、それぞれ正電流と負電流を生成する2つの電流出力端子23および24を有す
る差動ドライブを提供する。これらの電流信号は、イヤホン・ドライバ(図示せ
ず)などの出力段にそれぞれ送られる出力電圧信号VOUT,PおよびVOUT,Nを生成す
る電流−電圧変換器25および26にそれぞれ送られる。
FIRDACセル40を有する。以下、FIRDAC回路20の同一の要素は、同一の参照数字に
より示され、添え字iは、FIRDAC回路におけるその要素の位置を指す。各FIRDAC
セル40iは、PMOS電流源50i、シフト・レジスタ・セル60i、およびNMOS電流シン
ク70iを有する。
信号を受け取る第1および第2の二値制御入力52iおよび53iと、正出力電流IPiを
提供する第1および第2の電流出力端子54iおよび55iとを有する。
72iおよび73iと、第1および第2の電流出力74iおよび75iを有する。
出力67iとQ;-出力65iを有する。Q出力67iは、対応するPMOS電流源50iの第1の二
値制御入力52iと、対応するNMOS電流シンク70iの第1の二値制御入力72iとに結合
されている。Q;-出力65iは、対応するPMOS電流源50iの第2の二値制御入力53iと
、対応するNMOS電流シンク70iの第2の二値制御入力73iとに結合されている。
入力61iは、前のフリップフロップ60i-1の信号出力63i-1に接続されている。第1
のフリップフロップ601の信号入力611は、FIRDAC20の入力端子21に接続されてい
る。さらに、各D型フリップフロップ60iは、クロック入力62iがFIRDAC20のクロ
ック入力端子22に接続されている。一般に1MHzのFIRDAC20のクロック入力22に印
加されるクロック信号の周波数によって決まる転送速度で、ビットストリーム信
号が、シフト・レジスタ内にシフトされる。各瞬間で、フリップフロップの状態
が、ビットストリーム信号内のビットの値に対応する。ビットが、値「1」を有
する場合、対応するフリップフロップ60のQ出力67はHIGHであり、このフリップ
フロップのQ;-出力65はLOWである。この状況において、対応するPMOS電流源50は
、正電流出力線27に結合され、対応するNMOS電流シンク70は、負電流出力線28に
結合されている。別の状況では、ビットが、値「0」を有する場合、対応するフ
リップフロップ60のQ出力67がLOWであり、このフリップフロップのQ;-出力65がH
IGHである。この状況の場合、PMOS電流源50は、負電流出力線28に結合され、NMO
S電流シンク70は、正電流出力線27に結合される。正電流出力線27は、正電流出
力端子23に接続されていて、一方、負電流出力線28は、負電流出力端子24に接続
されている。
れたPMOS電流源50iのすべての出力電流IPiと、正電流出力線27に結合されたNMOS
電流源70iのすべての出力電流INiとの合計である。同様に、負電流出力24におい
て、負出力電流IOUT,Nは、負電流出力線28に結合されたNMOS電流シンク70iのす
べての出力電流INiと、負電流出力線28に結合されたPMOS電流源50iのすべての出
力電流IPiとを合わせたものである。したがって、正出力電流IOUT,Pと負出力電
流IOUT,Nは、ビットストリーム信号の現在シフト・レジスタ内にある部分に依存
し、各ビットは、正電流または負電流寄与に対応し、それ対して出力電流の合計
IOUT,P+IOUT,Nは、一定のままである。
段に重み係数を実施して、様々な電流源または電流シンクの電流寄与をそれぞれ
互いに異ならせることも、当業者に明らかである。一般に、この係数は、中心の
段に対して対称的であり、FIRDAC20の入力側近くまたは出力側近くにあるセルは
、出力電流寄与が相対的に低く、FIRDAC20の中心近くにあるセルは出力電流寄与
が相対的に高い。各セル40iについて、PMOS電流源50iとNMOS電流シンク70iによ
ってそれぞれ生成される出力電流IPiおよびINiの振幅は、それぞれPMOS電流源50 i およびNMOS電流源70iの幅によって決定される。電流源または電流シンクが大き
いほど生成される電流は大きくなる。
おいて、PMOS電流源50iは、対応するフリップフロップ60iの上にあり、MOS電流
シンク70iは、そのフリップフロップ60iの下にある。したがって、図3に示され
るように、各セル40は、半導体基板100のカラム形区分140を占有する。
る。以下、この中央部分160は、フリップフロップ部分とも呼ばれる。中央部分1
60の上にあるカラム形半導体区分140の上部150にPMOS電流源50が形成される。以
下、この上部150をPMOS部分とも呼ぶ。中央部分160の下にあるカラム形半導体区
分140の下部170にNMOS電流シンク70が形成され、以下、この下部170をNMOS部分
とも呼ぶ。
号導体102は、出力端子Doを次のセルの入力端子に接続する。第3の信号導体103
は、フリップフロップ部分160からのQ出力信号をPMOS部分150に接続する。第4の
信号導体104は、フリップフロップ部分160からのQ;-出力信号をPMOS部分150に接
続する。同様に、第5および第6の信号導体105および106は、フリップフロップ部
分160からのQ出力信号およびQ;-出力信号をそれぞれNMOS部分170に接続する。
連続正出力線111は、すべてのPMOS部分150に延在し、第1の連続負出力線112は、
すべてのNMOS部分170に延在する。第2の連続正出力線113は、すべてのNMOS部分1
70に延在し、第2の連続負出力線114は、すべてのPMOS部分150に延在する。また
、第1の電源線VDDは、すべてのPMOS部分150に延在し、第2の電源線VSSは、すべ
てのNMOS部分170に延在する。FIRDAC20の出力側で、第1および第2の正出力線111
および113は結合されている。同じことが、第1の負出力線112および第2の負出力
線114にも当てはまる。
サイズが互いに等しい。カラム形半導体部分140の物理幅は、フリップフロップ
部分160の物理幅によって決定されるため、カラム形半導体部分140の幅は互いに
等しい。したがって、PMOS部分150の幅は互いに等しく、NMOS部分170の幅は互い
に等しい。
遠くにあるFIRDACセルに比べて相対的に大きい電流を生成する。セル40のPMOS電
流源50とNMOS電流シンク70によってそれぞれ生成される出力電流の振幅は、それ
ぞれPMOS電流源50とNMOS電流源70の幅によって決定される。これは、FIRDACの中
心から遠くにあるFIRDACのFIRDACセルのPMOS電流源とNMOS電流シンクの幅が、FI
RDACの中心の近くににあるFIRDACセルのPMOS電流源とNMOS電流シンクの幅よりも
小さいことを意味する。
るフリップフロップ60の幅とほぼ等しい。これは、そのように中心に配置された
セルのPMOS部分150が、その中に形成されたPMOS電流源50でほとんど完全に占有
されていることを意味し、同じことが、対応するNMOS部分170にも当てはまる。
しかしながら、中心のセルから遠くに配置されたセル40の場合、PMOS電流源50と
NMOS電流シンク70のサイズはもっと小さい。したがって、それらは、それぞれPM
OS部分150とNMOS部分170で使用可能なすべての空間を物理的に占有しない。 本発明の重要な態様によれば、追加または「ダミー」トランジスタ80が、PMOS部
分150のPMOS電流源50によって占有されない部分に形成されていて、追加または
「ダミー」トランジスタ90が、NMOS部分170のNMOS電流シンク70によって占有さ
れていない部分に形成されている。
40内の使用可能なスペースをダミー・トランジスタ80または90で埋める1つの利
点は、それぞれ、すべてのシフト・レジスタ・セル60を取り巻く状況が本質的に
等しいことである。
を、以下で説明するようにバイアス回路30に有利に使用することができる。
非反転入力で基準電圧Vrefを受け取りPトランジスタPXのゲートに出力が結合さ
れた増幅器31を有する。PトランジスタPXのソースは、電源線VDDに接続され、P
トランジスタPXのドレインは、抵抗器Rの一方の端子に接続され、抵抗Rの他方の
端子は、第2の電源電圧VSSに接続されている。通常行われているように、第2の
電圧電源線VSSの電圧レベルは、第1の電圧電源線VSSの電圧レベルより低く、通
常は接地レベルである。PトランジスタPXのドレインと抵抗器Rの間の接続点は、
増幅器31の反転入力に接続されている。
ジスタPXは、複数のFIRDACセル40内の複数のPダミー・トランジスタ80の並列の
組合せによって構成されることが好ましい。
トランジスタPXのゲートに接続された第2のPトランジスタPYと、ソースが第2の
電源線VSSに接続され、ドレインがPトランジスタPYのドレインに接続されたNト
ランジスタNYとを有する。
であるが、それらを、それぞれ、所定数のダミー・トランジスタ80および90の並
列の組合せによって実施することが好ましい。
電流精度を改善した代替例として、トランジスタPYを、ゲートがさらに他の基準
(またはバイアス)電圧に接続されたカスケード・トランジスタPCY(図示せず)に
よってトランジスタNYに結合させてもよい。
類似の構成を有することは当業者に明らかであろう。各FIRDACセル40iは、ソー
スが第1の電源線VDDに接続され、ゲートが前記PトランジスタPYのゲートに結合
されたPトランジスタPiを有し、さらにソースが第2の電源線VSSに接続され、ゲ
ートが前記NトランジスタNYのゲートに接続されたNトランジスタNiを有する。FI
RDACセル40iのPトランジスタPiのドレインは、第1のスイッチS1を介して正出力
線OUTPに結合され、第2のスイッチS2を介して負出力線OUTNに結合されている。
同様に、FIRDACセル40iのNトランジスタNiのドレインは、第3のスイッチS3を介
して正出力線OUTPに結合され、第4のスイッチS4を介して負出力線OUTNに結合さ
れている。
れ、第2のスイッチS2と第4のスイッチS4は、フリップフロップ60の出力Q67によ
って制御される。より詳細には、第1のスイッチS1は、ソースがトランジスタPi
のドレインに接続され、ドレインが正出力線OUTPに接続され、ゲートがフリップ
フロップ60の反転出力Q;-に接続されたPトランジスタして実施される。第2のス
イッチS2は、ソースがトランジスタPiのドレインに接続され、ドレインが負出力
線OUTNに接続され、ゲートがフリップフロップ60の出力Qに接続されたPトランジ
スタとして実施される。第3のトランジスタS3は、ソースがトランジスタNiのド
レインに接続され、ドレインが正出力線OUTPに接続され、ゲートがフリップフロ
ップ60の反転出力Qに接続されたNトランジスタとして実施される。第4のスイッ
チS4は、ソースがトランジスタNiのドレインに接続され、ドレインが負出力線OU
TNに接続され、ゲートがフリップフロップ60の出力Qに接続されたNトランジスタ
として実施される。
て、PスイッチS1およびS2を、各P形カスケード・トランジスタ(図示せず)によっ
て出力線OUTPおよびOUTNにそれぞれ結合し、一方、NスイッチS3およびS4を、各N
形カスケード・トランジスタ(図示せず)によって出力線OUTPおよびOUTNにそれぞ
れ結合し、このようなカスケード・トランジスタのゲートに、安定したバイアス
電圧を供給しても良い。
結合されている。
Q;-はLOWである。この状況では、スイッチS1およびS4は導通するが、スイッチS2
およびS3は導通しない。したがって、正出力線OUTPは、スイッチS1を介してトラ
ンジスタPiのドレインに接続され、そしてこのトランジスタPiは、電流源として
はたらき、その出力電流を正出力線OUTPに送る。同様に、この状況において、負
出力線OUTNは、スイッチS4を介してトランジスタNiに接続され、このトランジス
タNiは、出力線OUTNの電流シンクとして機能する。
;-はHIGHである。この状態では、スイッチS2およびS3が導通し、スイッチS1およ
びS4が導通しない。したがって、このとき、電流源Piが負出力線OUTNに接続され
、電流シンクNiが正出力線OUTPに接続されている。
の1つの出力線に接続させる例も可能であることに注意されたい。しかしながら
、本発明のFIRDAC20は、差動ドライブを提供するために、2つの出力線OUTPおよ
びOUTN上に2つの出力信号を、より詳細には、正出力線OUTP上に正出力信号、か
つ負出力線OUTN上に負出力信号を提供する。
ち、ノイズ・シェーパの入力の入力信号が「ゼロ」の場合、出力ビットストリー
ムの1と0は、50%づつではなく、音声帯域領域からの可能なアイドル・トーンを
20kHzを超える領域にプッシュするために、わずかオフセットされている。
出力QがHIGHに切り換わっている時間が少し長くなりすぎ、したがって出力線OUT
PおよびOUTNが受け取る電流は過剰となる。図4は、本出願により、このことが、
正出力線OUTPをNトランジスタNcompを介して第2の電圧電源線VSSに結合し、負出
力線OUTNをPトランジスタPcompを介して第1の電圧電源線VDDに結合することによ
って補償されることを示す。これらの補償トランジスタNcompおよびPcompは、そ
のゲートがそれぞれNYとPYに接続され、そのソースがそれぞれVSSとVDDに接続さ
れ、そのドレインがそれぞれ出力線OUTPおよびOUTNに接続されているので、これ
らの補償トランジスタNcompおよびPcompは、ずっと導電状態にある。
て示されている。実際には、別の補償トランジスタNcompおよびPcompを設けるこ
ともできる。しかしながら、本発明の重要な態様によれば、図4に示したような
補償電流を提供するためにダミー・トランジスタ80および90が使用される。より
詳細には、補償トランジスタPcompを、並列に結合された複数のダミーPトランジ
スタ80として実施することが好ましく、かつ補償トランジスタNcompを、並列に
結合された複数のダミーNトランジスタ90として実施することが好ましい。この
ようにして、FIRDACセルの空きスペース内のダミー・トランジスタが有利に使用
される。
パラメータであり、かつ一定である。したがって、出力線OUTPおよびOUTNに必要
な補償電流の量を前もって計算することができる。前述のように、FIRDACセル40 i のPMOS部分150iは、すべて実質的に同じサイズを有するが、FIRDACセル40iのそ
のようなPMOS部分150iのPMOS電流源50iは、互いに異なるサイズを有する。そし
て、FIRDAC20の中心近くのPMOS電流源50iは、FIRDAC20の端近くのPMOS電流源50i よりも大きい。したがって、ダミー・トランジスタ80iは、互いに異なるサイズ
を有し、FIRDAC20の中心近くのダミー・トランジスタ80iは、FIRDAC20の端近く
のダミー・トランジスタ80iよりも大きい。このようなダミー・トランジスタ80i によって提供される電流の量は、そのサイズに依存するため、FIRDAC20の端近く
のダミー・トランジスタ80iは、FIRDAC20の中心近くのダミー・トランジスタ80i よりも大きい電流を提供することになる。同じことは、NMOSのダミー・トランジ
スタ90iにもあてはまる。
ダミー・トランジスタが提供する電流の量もあらかじめ分かっている。したがっ
て、個々のダミー・トランジスタ80iおよび90iを、その組み合わせた出力電流が
、必要な補償電流に実質的に対応するように選択することができる。すなわち、
ダミー・トランジスタ80iおよび90iがすべて、補償トランジスタとして使用され
るわけではなく、いくつかの特定の事前に選択された個々のダミー・トランジス
タ80iおよび90iが、補償トランジスタとして機能するように並列に結合され、他
のものは使用されない。
トランジスタが、前に説明したように、アイドル・トランジスタではなく有利に
使用されことである。さらに、このようなダミー・トランジスタを、バイアス回
路30内のトランジスタPX、PYおよびNYを実施するために使用することも出来る。
を必要とすることなく解決されることである。
求項で定義した本発明の趣旨を逸脱することなく可能であることは、当業者には
明らかであろう。
のデジタルACパターンによる「ACディザ」 を使用することもできる。また、そ
のようなACオフセットを補償することができるが、その場合、補償トランジスタ
は、連続的に切り換えることはできず、ACディザと同じパターンで切り換えなけ
ればならない。
のフリップフロップの下に配置されたNMOS電流源に関して説明されている。しか
しながら、PMOS電流源を、フリップフロップの下に配置することも出来る(この
場合、NMOS電流源は、そのフリップフロップの上に配置される)。いずれの場合
にも、PMOS電流源、NMOS電流源、およびフリップフロップの相互の相対的な位置
は、本発明の主な本質的特徴ではない。
信号の両方をPMOS電流源とNMOS電流源の両方に提供する例に関して説明されてい
る。しかしながら、PMOS電流源とNMOS電流源は、これらの信号QまたはQ;-の一方
のみを受け取り、受け取った信号QまたはQ;-から反転信号Q;-またはQを得る反転
器を有することもできる。
流を有するタイプのFIRDACについて説明されいる。ここで、各FIRDACセルは、セ
ルの第1の状態(ビット値「1」)で正電流出力線に正電流を与え、負電流出力線に
負電流を与え、各FIRDACセルは、セルの第2の状態(ビット値「0」)で負電流出力
線に前記正電流を与え、正電流出力線にこの負電流を与える。しかしながら、本
発明は、また、FIRDACセルが、セルの第2の状態(ビット値「0」)で電流出力線の
どれにも電流を送らないFIRDACの状況にも適用可能である。
よって差動ドライブを実現するFIRDACのケースに関して説明されているが、本発
明は、各FIRDAC段が、フリップフロップによってONまたはOFFに切り換えられる1
つのタイプ(例えば、Pタイプ)の電流源しか有しない、1つの電流出力線しか有し
ないFIRDACにも適用可能である。このようなケースでは、電流出力線に第2のタ
イプ(Nタイプ)の電流源が結合されていることがある。しかしながら、その場合
は、ビットストリーム信号を反転させて、電流補償に第1のタイプ(Pタイプ)の電
流源を使用することもできる。
タ・セル60の「1」の状態が長くなりすぎる事例について説明されている。しか
しながら、ノイズ・シェーパ12のオフセットによってシフト・レジスタ・セル60
の「0」の状態が長くなりすぎることもあり得る。そのような事例では、正出力
線OUTPは、受け取る正電流が少なすぎ、この正電流を、正出力線に結合されてい
る正補償電流源で補償しなければならず、他方で負出力線OUTNは、受け取る負電
流が少なすぎ、その負電流を、負出力線に結合されている負補償電流源で補償し
なければならない。
Claims (18)
- 【請求項1】 少なくとも1つの電流出力と複数のFIRDAC(有限インパルス応答デジタル−ア
ナログ変換器)セルとを有するFIRDACであって、各セルが、 − シフト・レジスタ・セルと、 − 前記対応するシフト・レジスタ・セルによって制御され、FIRDACセルの電流
寄与を当該少なくとも1つの電流出力に結合する少なくとも1つの電流源とを含み
、 さらに、前記FIRDACが、当該電流出力に結合された補償電流源を有するFIRDAC
。 - 【請求項2】 当該少なくとも1つの電流源が、当該少なくとも1つの電流出力に正電流寄与を
生成するように構成されていて、かつ当該補償電流源が、所定の一定量の負電流
を生成するように構成されている請求項1に記載のFIRDAC。 - 【請求項3】 当該少なくとも1つの電流源が、当該少なくとも1つの電流出力に負電流寄与を
生成するように構成されていて、かつ当該補償電流源が、所定の一定の正電流を
生成するように構成されている請求項1に記載のFIRDAC。 - 【請求項4】 当該少なくとも1つの電流源が、当該少なくとも1つの電流出力と第1の供給線
との間に結合された第1の導電型のトランジスタを有し、当該補償電流源が、当
該少なくとも1つの電流出力と第2の供給線との間に結合された第2の導電型のト
ランジスタを有する請求項2または3に記載のFIRDAC。 - 【請求項5】 当該少なくとも1つの電流源が、当該少なくとも1つの電流出力に正電流寄与を
生成するように構成されていて、当該補償電流源が、所定の一定量の正電流を生
成するように構成されている請求項1に記載のFIRDAC。 - 【請求項6】 当該少なくとも1つの電流源が、当該少なくとも1つの電流出力に負電流寄与を
生成するように構成されていて、当該補償電流源が、所定の一定量の負電流を生
成するように構成されている請求項1に記載のFIRDAC。 - 【請求項7】 当該少なくとも1つの電流源が、当該少なくとも1つの電流出力と供給線との間
に結合された第1の導電型のトランジスタを有し、当該補償電流源が、当該少な
くとも1つの電流出力と当該供給線との間に結合されている前記同導電型のトラ
ンジスタを含む請求項5または6に記載のFIRDAC。 - 【請求項8】 当該補償電流源を、複数のトランジスタの並列の組合せとして実施する請求項
1〜7の何れかに記載のFIRDAC。 - 【請求項9】 半導体基板に実施され、 前記FIRDACセルが、前記半導体基板の各区分内に形成され、各区分が、当該少
なくとも1つの電流源を収容するように設計された部分を有し、当該部分が、す
べて実質的に同一のサイズを有し、 第1のグループの前記セルの少なくとも1つの電流源が、セルの当該第1のグル
ープからのセルの前記半導体区分の当該部分が、このセルの当該少なくとも1つ
の電流源によって占められていない部分を有するように、他のセルの少なくとも
1つの電流源に比べて相対的に小さく、 当該部分のそれぞれに、ダミー・トランジスタが形成されていて、 当該補償電流源が、事前選択した複数の当該ダミー・トランジスタの複数の並
列の組合せとして実施される請求項8に記載のFIRDAC。 - 【請求項10】 前記対応するシフト・レジスタ・セルの少なくとも1つの制御出力に結合され
た少なくとも1つの制御入力と、少なくとも1つの電流出力とを有するPMOS電流源
と、 前記対応するシフト・レジスタ・セルの少なくとも1つの制御出力に結合され
た少なくとも1つの制御入力と、少なくとも1つの電流出力を有するNMOS電流シン
クとを含み、 すべてのPMOS電流源の電流出力が、共通正電流出力に結合されていて、すべて
のNMOS電流シンクの電流出力が、共通負電流出力に結合され、 さらに、当該共通負電流出力に結合された正補償電流源と、当該共通正電流出
力に結合された負補償電流シンクとを有する請求項10に記載のFIRDAC。 - 【請求項11】 半導体基板内に実施され、少なくとも1つのFIRDACセルが、前記半導体基板の
カラム形区分に形成され、前記シフト・レジスタ・セルが、当該区分の中央部分
に形成され、前記PMOS電流源が、当該中央部分の上または下に配置された当該区
分のPMOS部分に形成され、かつ前記NMOS電流シンクが、当該中央部分の下または
上に配置された当該区分のNMOS部分に形成され、 ダミーPMOS電流源が、当該PMOS部分の前記PMOS電流源によって占有されていな
い部分に形成され、かつダミーNMOS電流シンクが、当該NMOS部分の前記NMOS電流
シンクによって占有されていない部分に形成された請求項10に記載のFIRDAC。 - 【請求項12】 当該正補償電流源が、並列に接続されたダミーPMOS電流源の所定の組合せによ
って構成され、当該負補償電流シンクが、並列に接続されたダミーNMOS電流シン
クの所定の組合せによって構成されている請求項1に記載のFIRDAC。 - 【請求項13】 すべてのPMOS部分に延在する前記基板に形成された第1の連続正出力線と、 すべてのNMOS部分に延在する前記基板に形成された第1の連続負出力線と、 すべてのNMOS部分に延在する前記基板に形成された第2の連続正出力線と、 すべてのPMOS部分に延在する前記基板に形成された第2の連続負出力線と、 を含む請求項11または12に記載のFIRDAC。
- 【請求項14】 各セルが、 ソースが第1の供給線に結合されたPトランジスタと、 ソースが第2の供給線に接続されたNトランジスタとを含み、 前記Pトランジスタの前記ドレインが、第1のスイッチを介して前記正電流出力
に結合され、かつ第2のスイッチを介して前記負電流出力に結合され、 前記Nトランジスタの前記ドレインが、第3のスイッチを介して前記正電流出力
に結合され、かつ第4のスイッチを介して前記負電流出力に結合され、 当該4つのスイッチが、前記シフト・レジスタ・セルの第1の状態で、前記第1
および第4のスイッチが導通して、前記第2および第3のスイッチが導通せず、前
記シフト・レジスタ・セルの第2の状態で、前記第1および第4のスイッチが導通
せず、前記第2および第3のスイッチが導通するように前記対応するシフト・レジ
スタ・セルの出力信号を受け取るように結合された前記請求項の何れかに記載の
FIRDAC。 - 【請求項15】 前記第1のスイッチが、そのソースがトランジスタの前記ドレインに接続され
、そのドレインが前記正電流出力に接続され、かつそのゲートが前記シフト・レ
ジスタ・セルの前記反転出力に接続されたPトランジスタとして実施され、 前記第2のスイッチが、そのソースがトランジスタの前記ドレインに接続され
、そのドレインが前記負電流出力に接続され、かつそのゲートが前記シフト・レ
ジスタ・セルの前記非反転出力(Q)に接続されたPトランジスタとして実施され、 前記第3のトランジスタが、そのソースがトランジスタの前記ドレインに接続
され、そのドレインが前記正電流出力に接続され、かつそのゲートが前記シフト
・レジスタ・セルの前記反転出力に接続されたNトランジスタとして実施され、 前記第4のスイッチが、そのソースがトランジスタの前記ドレインに接続され
、そのドレインが前記負電流出力に接続され、かつそのゲートが前記シフト・レ
ジスタ・セルの前記非反転出力に接続されたNトランジスタとして実施された請
求項14に記載のFIRDAC。 - 【請求項16】 バイアス回路が、さらに、 − 基準電圧をその非反転入力で受け取る増幅器と、 − そのソースが前記第1の供給線に接続され、そのドレインが前記増幅器の前
記反転入力に接続され、かつそのゲートが前記増幅器の前記出力に接続されてい
るPトランジスタと、 − 一方の端子が前記Pトランジスタの前記ドレインに接続され、かつその他方
の端子が前記第2の電源電圧に接続されている抵抗器と、 − そのソースが前記第1の供給線に接続され、かつそのゲートが前記Pトランジ
スタ(PX)の前記ゲートに接続されているPトランジスタと、 − そのソースが前記第2の供給線に接続され、かつそのゲートとそのドレイン
が前記Pトランジスタのドレインに結合されているNトランジスタとを含むバイア
ス回路と を含み、 Pトランジスタの前記ゲートが、前記FIRDACセルのPトランジスタの前記ゲート
に接続され、かつNトランジスタの前記ゲートが、前記FIRDACセルのNトランジス
タの前記ゲートに接続されている請求項14または15に記載のFIRDAC。 - 【請求項17】 前記Pトランジスタが、複数のダミーPトランジスタの並列の組合せによって構
成され、前記Pトランジスタが、複数のダミーPトランジスタの並列の組合せによ
って構成され、前記Nトランジスタが、複数のダミーNトランジスタの並列の組合
せによって構成されている請求項16に記載のFIRDAC。 - 【請求項18】 DCディザまたはACディザを備えたノイズ・シェーパの出力に接続された信号入
力を有する前記請求項の何れかに記載のFIRDAC。
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