KR20010111709A - 대수적 디지털 대 아날로그 변환을 위한 시스템 및 방법 - Google Patents

Abstract

본 발명은 디지털 아날로그 변환에 관한 것이다. 본 발명의 실시예에 따르면, 대수적 변환 특성(400)은 순환 식(504)의 기준 전류에 출력 전류의 일부를 감산함으로써 생성될 수 있다.

Description

대수적 디지털 대 아날로그 변환을 위한 시스템 및 방법 {SYSTEM AND METHOD FOR LOGARITHMIC DIGITAL TO ANALOG CONVERSION}

본 발명의 전자 회로에 관한 것이다. 특히 본 발명은 디지털 대 아날로그 변환에 관한 것이다. 본 발명은 지수적 디지털 대 아날로그 변환을 위한 시스템및 방법이라고 하는 동시에 출원된 특허출원과 관련된다.

본 발명은 1999년 5월 7일 출원된 미국특허출원 09/306,886에 대응한다.

디지털 대 아날로그 변환은 몇 개의(일반적으로 두 개) 한정된 레벨 또는 상태를 가진 신호가 양자화된 아날로그 상태를 가진 신호로 변환되는 프로세스이다. 양자화 상태 수는 일반적으로 디지털화된 입력 비트의 멱승과 동일하거나 이의 배이다. 예를 들어, 4개의 디지털화된 입력 비트가 존재하면, 2⁴의 상이한 양자화된 아날로그 상태가 존재한다. 디지털 신호는 일반적으로 두 개의 상태(0 및 1)를 가진다. 아날로그 신호는 이론적으로 무한한 수의 상태를 가지며 소정 주파수의 반송파에 가산될 수 있는 가변 주파수 또는 진폭의 전기 신호로서 데이터를 이송한다. 디지털 대 아날로그 변환의 예는 모뎀에 의하여 전화라인을 통하여 전송될 수 있는 오디오 주파수 톤을 컴퓨터 데이터로 처리하는 것이다. 이러한 기능을 수행하는 회로를 일반적으로 디지털 대 아날로그 변환기(DAC)라고 한다. 이진 디지털 임펄스는 일반적으로 사람이 의미를 알 수 없는 0과 1로된 긴 스트링으로 나타난다. 그러나, DAC가 이진 디지털 신호를 디코딩하기 위하여 이용될 때, 의미 있는 출력이 나타날 수 있다. 이들 출력의 예는 음성, 화상, 음악 톤 또는 기계적 이동등이다.

DAC의 변환 특성은 일반적으로 선형이다. 그러나, 일부 분야에서 비선형 변환 특성을 요구할 수 있다. 예를 들어, 신호가 클 경우 데이터를 압축할 필요가 있으며 나머지 신호의 데이터는 압축하지 않는다. 따라서 비선형 변환 특성의 DAC를 제공하는 집적회로가 요구된다.

따라서, 본 발명의 목적은 비선형 변환 특성의 DAC를 제공하는 집적회로를 제공하는 것이다.

도 1은 선형 회로 DAC의 예에 대한 개략도이다.

도 2는 본 발명의 실시예에 따른 대수적 DAC의 개략도이다.

도 3은 본 발명의 다른 실시예에 따른 대수적 DAC의 개략도이다.

도 4는 본 발명의 실시예에 따른 대수적 DAC의 변환 특성의 예에 대한 그래프이다.

도 5는 디지털 대 아날로그 변환을 위한 본 발명의 실시예에 따른 방법의 예에 대한 흐름도이다.

*도면의 주요부분에 대한 부호 설명*

100: 디지털 대 아날로그 변환 회로 254: 노드

220, 222, 230: 트랜지스터

본 발명은 디지털 아날로그 변환에 관한 것이다. 본 발명의 실시예에 따르면, 대수적 변환 특성은 순환 식의 기준 전류에 출력 전류의 일부를 감산함으로써 생성될 수 있다.

본 발명의 실시예에 따른 디지털 대 아날로그 변환을 위한 시스템이 설명된다. 이 시스템은 디지털 대 아날로그 변환 회로 및 상기 디지털 대 아날로그 변환 회로에 연결된 노드를 포함하는데, 출력 전류의 일부는 상기 노드에서 기준 전류로부터 감산된다.

본 발명의 실시예에 따른 디지털 대 아날로그 변환을 위한 방법 역시 개시된다. 이 방법은 기준 전류를 제공하는 단계; 출력 전류를 제공하는 단계; 및 기준 전류에서 출력 전류의 일부를 감산하는 단계를 포함한다.

당업자가 본 발명을 구현하고 이용하도록 다음의 설명이 개시되고 이는 특허 출원과 그 요구조건과 관련하여 제공된다. 바람직한 실시예에 대한 여러 가지 변형이 당업자에게 명백하며 일반적인 원리는 다른 실시예에 적용될 수 있다. 따라서 본 발명은 도시된 실시예에만 국한되지 않으며 여기에 설명된 원리와 특징과 일치하는 가장 넓은 범위에 따른다.

도 1은 선형 DAC(100)의 예에 대한 개략도이다. 이 실시예에서, 기준 전류(I_r)는 회로(100)에 입력되어 트랜지스터(104)를 통하여 흐른다. 트랜지스터(104)는 캐스코드 디바이스(114)에 게이트 전압을 제공하고 기준 전류를 트랜지스터(106)에 전달한다. 전류는 트랜지스터(108, 110A-110D)를 통하여 흐른다. 트랜지스터(108)에서, 기준 전류는 트랜지스터(106)에 대한 트랜지스터(108)의 트랜지스터 사이즈 길이 분의 폭(L 분의 W)의 비율로 정해진다. 트랜지스터(110A)에서, 기준 전류는 트랜지스터(106)에 대한 트랜지스터(110A)의 길이 분의 폭의 비율의 8배로 정해진다. 트랜지스터(110B)에서, 기준 전류는 트랜지스터(106)에 대한 트랜지스터(110B)의 L분의 W의 비율의 4배로 정해진다. 트랜지스터(110C)에서, 기준 전류는 트랜지스터(106)에 대한 트랜지스터(110C)의 L분의 W의 비율의 2배로 정해진다. 유사하게, 트랜지스터(110D)에서, 기준 전류는 트랜지스터(106)에 대한 트랜지스터(110D)의 L분의 W의 비율의 1배로 정해진다.

각각의 트랜지스터(108, 110A-110D)는 전류 소스로서 작용한다. 트랜지스터(112A-112D)는 스위치로서 작용하며, 여기서 스위치 상태는 이진 입력 코드에 따른다. 따라서, 트랜지스터(108, 110A-110D)를 통하여 흐르는 전류의 일부 또는 전부 또는 차단은 어느 트랜지스터(112A-112D)가 스위칭 온되는 지에 따라 트랜지스터(112A-112D)에 적용된다. 스위치(112A-112D)를 통과하도록 허용된 전류는 노드(124)에서 합산된다.

다음에, 합산된 전류는 캐스코드 디바이스로서 동작하는 트랜지스터(114)를통하여 흐르는데, 캐스코드 디바이스는 드레인 노드(126)와 합산 노드(124)를 분리시켜 노드(1245)와 (126)가 서로 영향을 주지 않고 컴플라이언스 전압을 가질 수 있도록 한다.

트랜지스터(114)다음에, 전류는 전류 미러(122, 120)를 통하여 흐른다. 다음에 전류는 트랜지스터(118)로 흐른다. 트랜지스터(118)는 로직 레벨이 하이일 때 노드(116)에서 차단되고 로직 레벨이 로우일 때 출력 전류가 생성된다.

도 1에 도시된 DAC와 같은 선형 전류DAC에 대하여, 출력 전류는 다음과 같이 표시될 수 있다.

I_o= I_rM + I_r(D₀+ 2D₁+ 4D₂+ 8D₃)N

여기서 I_o는 출력 전류이며; I_r은 기준 전류이며; D₀-D₃은 트랜지스터(112A-112D)를 통하여 흐르는 전류(존재할 경우)이며; M은 트랜지스터(106)에 대한 트랜지스터(108)의 트랜지스터 사이즈 길이 분의 폭이며; N은 기준 전류에 대한 전류 소스의 비이다. 예를 들어 N은 트랜지스터(106)에 대한 트랜지스터(110a); 트랜지스터(106)에 대한 트랜지스터(110b); 트랜지스터(106)에 대한 트랜지스터(110c); 및 트랜지스터(106)에 대한 트랜지스터(110d)의 길이 분의 폭의 비율을 포함한다.

상기와 같은 선형 DAC가 많은 분야에 적용되지만, 비선형 변환 특성을 요구하는 이용분야도 존재한다. 예를 들어, 신호가 클 경우 데이터를 압축하고 나머지 신호의 데이터는 압축하지 않을 경우가 있다. 비선형 변환 특성의 DAC를 가지는 집적 회로를 제공하는 것이 바람직하다. 본 발명은 상기와 같은 요구를 만족시키는 것이다.

도 2는 본 발명의 실시예에 따른 대수적 DAC(200)의 개략도이다. 이 실시예에서, 기준 전류(I_r)는 회로(200)에 입력되어 트랜지스터(204)를 통하여 흐른다. 트랜지스터(204)는 캐스코드 디바이스(214)에 게이트 전압을 제공하고 기준 전류를 트랜지스터(206)에 전달한다. 전류는 트랜지스터(208, 210A-210D)를 통하여 흐른다. 트랜지스터(208)에서, 기준 전류는 트랜지스터(206)에 대한 트랜지스터(208)의 트랜지스터 사이즈 길이 분의 폭의 비율로 정해진다. 트랜지스터(210A)에서, 기준 전류는 트랜지스터(206)에 대한 트랜지스터(210A)의 길이 분의 폭(L분의 W)의 비율의 8배로 정해진다. 트랜지스터(210B)에서, 기준 전류는 트랜지스터(206)에 대한 트랜지스터(210B)의 L분의 W의 비율의 4배로 정해진다. 트랜지스터(210C)에서, 기준 전류는 트랜지스터(206)에 대한 트랜지스터(210C)의 L분의 W의 비율의 2배로 정해진다. 유사하게, 트랜지스터(210D)에서, 기준 전류는 트랜지스터(206)에 대한 트랜지스터(210D)의 L분의 W의 비율의 1배로 정해진다.

각각의 트랜지스터(208, 210A-210D)는 전류 소스로서 작용한다. 트랜지스터(212A-212D)는 스위치로서 작용하며, 여기서 스위치 상태는 이진 입력 코드에 따른다. 따라서, 트랜지스터(208, 210A-210D)를 통하여 흐르는 전류의 일부 또는 전부 또는 차단은 어느 트랜지스터(212A-212D)가 스위칭 온되는 지에 따라 트랜지스터(212A-212D)에 적용된다.

스위치(212A-212D)를 통과하도록 허용된 전류는 노드(224)에서 합산된다.I_o는 합산 노드(224) 다음에 형성된다. 다음에, 합산된 전류는 트랜지스터(214)를 통하여 흐르는데, 상기 트랜지스터(214)는 캐스코드 디바이스로서 동작하며, 트랜지스터(222)의 드레인과 합산 노드를 분리시킴으로써 노드(224)와 트랜지스터(222)의 드레인이 서로 영향을 주지 않고 컴플라이언스 전압을 가지도록 한다.

트랜지스터(214) 다음에, 전류는 트랜지스터(220)에서 전류 미러링되는 트랜지스터(222)를 통하여 흐른다. 전류의 일부는 트랜지스터(230)를 통하여 미러링된다. 미러링된 전류의 일부는 α로 표시된다. 트랜지스터(222)를 통과하는 전류는 (220)으로 미러링되어 I_o을 형성하고, 트랜지스터(222)를 통과하는 전류의 일부분(α)은 트랜지스터(230)로 미러링되고 트랜지스터(252)까지 흐른다. 출력 전류(αI_o)의 일부인 트랜지스터(252)에서의 전류는 트랜지스터(250)에서 미러링된다. 노드(254)에서, 출력 전류의 일부는 I_r과 합산되어 전류 흐름을 나타내는 순환 식을 도출한다.

트랜지스터(222, 230, 220)를 위한 트랜지스터 타입의 예는 NMOS 트랜지스터를 포함하며, 대수적 DAC(200)에 도시된 나머지 트랜지스터를 위한 트랜지스터 타입의 예는 PMOS 트랜지스터일 수 있다.

전류가 트랜지스터(222, 220)를 통하여 미러링된 후에, 전류는 트랜지스터(218)를 통하여 흐르는데, 상기 트랜지스터(218)는 노드(216)에서 중단될 수 있다. 예를 들어, 로직 레벨이 하이이면, 전류 흐름은 노드(216)에서 차단될 수 있으며, 로직 레벨이 로우일 때 출력 전류가 출력될 수 있다.

도 2에 도시된 DAC(200)과 같은 본 발명의 실시예에 따른 대수적 DAC에서, 출력 전류는 다음과 같이 표현될 수 있다.

I_o= (I_r-αI_o)M + (I_r-αI_o)(D₀+ 2D₁+ 4D₂+ 8D₃)N

여기서 α는 출력 전류의 아주 작은 부분을 나타내며; I_o는 출력 전류이며; I_r은 기준 전류이며; 그리고 M은 오프셋 계수이다. 이 실시예에서, α는 트랜지스터(230)에 대한 트랜지스터(220)의 길이 분의 폭(W/L)의 크기 비율이다. 예를 들어, (W₂₂₀/L₂₂₀)/(W₂₃₀/L₂₃₀)=W₂₂₀L₂₃₀/L₂₂₀W₂₃₀=α 이다. 예를 들어α는 1/16이다. 예를 들어 기준 전류는 10미크론이다. D₀내지 D₃은 트랜지스터(212A-212D)를 통하여 흐르는 전류(존재할 경우)를 나타내며; M은 트랜지스터(216)에 대한 트랜지스터(208)의 트랜지스터 사이즈 L분의 W이며; N=N=기준 전류에 대한 전류 소스의 비이다. 예를 들어 N은 트랜지스터(206)에 대한 트랜지스터(210a); 트랜지스터(206)에 대한 트랜지스터(210b); 트랜지스터(206)에 대한 트랜지스터(210c); 및 트랜지스터(206)에 대한 트랜지스터(210d)의 길이 분의 폭의 비율을 포함한다.

전류의 대수적 기능을 알기 위하여, 식은 다음과 같이 변환될 수 있다.

I_o= MI_r- αMI_o+ KI_r- αKI_o, 여기서 K = N(D₀+ 2D₁+ 4D₂+ 8D₃)

I_o(1 + α(M + K)) = I_r(M +K)

I_o= (I_r(M + K))/(1 + α(M + K)), 이는 표준 대수적 형태 Y=(AX/(1+BX))와 비교될 수 있다.

도 3은 본 발명의 다른 실시예에 따른 대수적 DAC 회로의 개략도이다. 이 실시예에서, 대수적 DAC 회로(300)는 도 2에 도시된 실시예에서 이미 설명된 모든 부품을 포함할 뿐만 아니라 추가의 차단 트랜지스터(302A-302E) 및 테스트에 이용되는 추가의 트랜지스터(304A-304B)를 추가로 포함한다. 또한, 대수적 DAC(300)의 예는 추가 트랜지스터(210E, 212E)를 포함하여 4비트의 출력 코드가 아닌 5비트를 회로에 제공하도록 한다. 트랜지스터(210, 212)의 수 및 이에 따른 비트 수는 설계자의 필요에 따라 구성될 수 있다. 예를 들어, 입력 코드는 2 내지 24비트를 가질 수 있다.

도 4는 본 발명의 실시예에 따른 대수적 DAC의 변환 특성의 예를 도시하는 차트이다. 도 4의 차트는 I_o대 입력 코드를 도시한다. 입력 코드는 이진수인데, 이는 입력 코드가 고정 시간 증가에 따라 증가하기 때문에 시간의 함수이다. 예를 들어 I_o의 범위는 집적회로(IC)의 고속 배치일 수 있는 35내지 243; IC의 일반적인 배치인 32내지 238; 및 IC의 저속 배치일 수 있는 30 내지 235를 포함한다. 그래프의 곡률로 도시된 바와 같이, 본 발명의 실시예에 따른 대수적 DAC의 변환 특성은 비선형이고 대수적 형상에 가깝다.

도 5는 디지털 대 아날로그 변환을 위한 본 발명의 실시예에 따른 방법의 예에 대한 흐름도이다. 10미크론과 같은 기준 전류가 제공된다(단계 500). 출력 전류 역시 제공된다(단계 502). 출력 전류의 일부(α)가 기준 전류에서 감산된다(단계504).

본 발명이 도시된 실시예에 따라 설명되었지만, 당업자는 실시예를 변경할 수 있으며, 이러한 변경은 본 발명의 사상 및 범위 내에 있다. 따라서, 많은 변형이 첨부된 청구범위의 사상과 범위로부터 벗어나지 않고 당업자에 의하여 이루어질 수 있다.

본 발명은 비선형 변환 특성의 DAC를 제공하는 효과를 가진다.

Claims (7)

1. 디지털 대 아날로그 변환 회로(100); 및

   상기 디지털 대 아날로그 변환 회로(100)에 연결된 노드(254)를 포함하며,

   출력 전류의 일부가 노드(254)의 기준 전류로부터 감산되는 것을 특징으로 하는 디지털 대 아날로그 변환 시스템.
2. 제 1항에 있어서, 디지털 대 아날로그 변환의 변환 특성(400)은 거의 대수적인 것을 특징으로 하는 디지털 대 아날로그 변환 시스템.
3. 제 1항에 있어서, 상기 부분은 제 2트랜지스터(230)에 대한 제 1트랜지스터(220)의 길이 분의 폭(W/L) 사이즈의 비인 것을 특징으로 하는 디지털 대 아날로그 변환 시스템.
4. 제 1항에 있어서, 제 1트랜지스터(222) 및 제 2트랜지스터(230)를 더 포함하여, 상기 출력 전류의 일부가 제 2트랜지스터(230)에 대하여 제 1트랜지스터(222)로부터 미러링되도록 하는 것을 특징으로 하는 디지털 대 아날로그 변환 시스템.
5. 기준 전류를 제공하는 단계(500);

   출력 전류를 제공하는 단계(502); 및

   상기 기준 전류로부터 출력 전류의 일부를 감산하는 단계(504)를 포함하는 것을 특징으로 하는 디지털 대 아날로그 변환 방법.
6. 제 5항에 있어서, 디지털 대 아날로그 변환의 변환 특성(400)은 거의 대수적인 것을 특징으로 하는 디지털 대 아날로그 변환 방법.
7. 제 5항에 있어서, 상기 부분은 제 2트랜지스터(230)에 대한 제 1트랜지스터(220)의 길이 분의 폭(W/L) 사이즈의 비인 것을 특징으로 하는 디지털 대 아날로그 변환 방법.