JP5182179B2 - 伝送装置 - Google Patents

Description

この発明は、ＳＯＮＥＴやＯＴＮフレームなどのフレーム信号をスイッチングする伝送装置に関する。

従来、ＳＯＮＥＴやＯＴＮフレームなどのフレーム信号、いわゆる、ＣＢＲ（Ｃｏｎｓｔａｎｔ Ｂｉｔ Ｒａｔｅ）信号は、伝送装置を介して他の装置に転送されるようになっている。図１７は、従来の伝送装置の内部構成を示すブロック図である。伝送装置の適用例としては、たとえば、多重化装置（ＡＤＭ：Ａｄｄ／Ｄｒｏｐ Ｍｕｌｔｉｐｌｅｘｅｒ）がある。

伝送装置１５００内部には複数のインターフェースカード１５０１（１５０１ａ〜１５０１ｎ）と、ＳＷカード１５０２が設けられている。各インターフェースカード１５０１は、それぞれＣＢＲ信号をセグメント分割するセグメント分割部１５１１ａと、このセグメント分割部１５１１ａとは逆に、セグメント分割された信号からＣＢＲ信号を復元するＣＢＲ信号復元部１５１１ａとを備えている。

たとえば、伝送路（Ｌｉｎｅ）から伝送装置１５００のインターフェースカード１５０１ａに入力されたＣＢＲ信号は、インターフェースカード１５０１ａのセグメント分割部１５１１ａによって、複数のセグメント（Ｓｅｇｍｅｎｔ）に分割され、帯域を広げてＳＷカード１５０２へ転送される。ＳＷカード１５０２は、スイッチングにより経路切り替えられ、切り替えに対応するインターフェースカード１５０１（たとえば、図示の例ではインターフェースカード１５０１ｎのＣＢＲ信号復元部１５１１ｂ）に至り（経路Ａ）、セグメント単位の信号がＣＢＲ信号に復元され、他の伝送路にＣＢＲ信号として出力される。このようなＣＢＲ信号を分割（たとえばセル分割）する技術としては、下記特許文献１が開示されている。

特開２００６−５００７５号公報

しかしながら、上述した従来技術では、各セグメントの出力位相は、入力されるＣＢＲ信号に依存しており、入力と出力のレートが整数倍でない場合、さらにはＣＢＲ信号が偏差をもっている、または、データのバランスが悪く（いわゆる歯抜け）入力される場合などは、セグメント出力位相に変動が生じることとなる。これらに対応するためには、セグメント出力位相変動分を吸収するための回路を設けたり、ＣＢＲ信号を一時格納するバッファのサイズを大きくする等の必要が生じた。

開示の伝送装置は、上述した問題点を解消するものであり、入力されるフレーム信号に偏差があっても、一定間隔毎に安定したセグメント長でセグメント分割したデータを出力できることを目的とする。

上述した課題を解決し、目的を達成するため、この伝送装置は、一定なビットレートで入力されるフレーム信号の規格上のビットレートに対する偏差およびバランスを検出する検出手段と、前記フレーム信号を格納するバッファから一定間隔毎に所定のデータ長を有する複数のセグメントに分割した信号を読み出し出力する分割手段と、前記検出手段によって検出された偏差およびバランスに基づいて、前記分割手段により分割するデータ長を補正する補正手段と、を備えることを要件とする。

上記構成によれば、入力されるフレーム信号を、一定間隔毎に分割したセグメントとして出力でき、規格上に対する偏差があってもこの影響を無くしてセグメント出力できる。これにより、セグメント程度の低容量のバッファを使用したスイッチングが実現できるようになる。

開示の伝送装置によれば、入力されるフレーム信号に偏差があっても、一定間隔毎に安定したセグメント長でセグメント分割したデータを出力できるという効果を奏する。

実施の形態１にかかる伝送装置の構成を示すブロック図である。 ＣＢＲバッファへの書き込み処理を示すフローチャートである。 ＣＢＲバッファからの読み出し処理を示すフローチャートである。 セグメント長判定回路の内部構成を示すブロック図である。 セグメント長判定回路の処理動作を示すフローチャートである。 実施の形態２にかかる伝送装置の構成を示すブロック図である。 図６に示したインターフェース部の内部構成を示すブロック図である。 図７の構成における設定条件を示す図表である。 ＯＤＵ３における入出力タイムチャートである。 装置の設定パラメータを示す図である。 移動平均数別のセグメント長統計情報を示す図である。 セグメント長分布を示す図（その１）である。 出力セグメントスペクトラムを示す図である。 セグメント長分布を示す図（その２）である。 実施の形態３にかかる伝送装置の構成を示すブロック図である。 ベーステーブルの設定内容を示す図表である。 従来の伝送装置の内部構成を示すブロック図である。

以下に添付図面を参照して、この伝送装置の好適な実施の形態を詳細に説明する。この伝送装置は、セグメント長を判定することにより、セグメント出力位相変動を抑え、入力される信号に偏差があっても、この偏差に追従した形で任意の出力特性をもったセグメント分割を行うものであり、一定間隔でかつ正常セグメントのみの転送出力を行うものである。

（実施の形態１）
（伝送装置の構成）
図１は、実施の形態１にかかる伝送装置の構成を示すブロック図である。図１には、伝送装置としてインターフェースカード１００を図示した。このインターフェースカード１００は、上述した伝送装置１５００内部に設けられるインターフェースカード１５０１と同じ位置に配置される。このインターフェースカード１００には、セグメント長判定回路１１０が設けられる。このセグメント長判定回路１１０を実装することでセグメント出力位相変動を抑える。装置全体は、装置に供給されるシステムクロック（ＳｙｓｔｅｍＣＬＯＣＫ）により動作するが、ＣＢＲ信号は、規格上の転送レートから偏差を有して入力されたり、異なるデータレートで入力されるため、システムクロックと非同期となる。

セグメント化バッファ１０１には、ＣＢＲ信号（ＣＢＲ ＤＡＴＡ）、およびＣＢＲ信号のＥｎａｂｌｅ量（ＣＢＲ ＥＮ）が入力される。このセグメント化バッファ１０１は、後述する１セグメントの信号を記憶できる程度の容量を有している。

セグメント長判定回路１１０は、Ｔ区間での入力されたＣＢＲ信号のＥｎａｂｌｅ量（ＣＢＲ ＥＮ）をカウントし、外部より指定されるパラメータ分だけ、Ｔ区間でのＥｎａｂｌｅ量の移動平均を計算する。そして、移動平均結果に対して外部より指定される閾値パラメータＢ（単位：バイト）により３値（基準をＢ，あるいはＢ＋１，あるいはＢ−１）の量子化を行い、その結果をセグメント長（Ｓｅｇｍｅｎｔ Ｌｅｎｇｔｈ）として出力する。

アービター１０２は、セグメント長判定回路１１０に対し、セグメント長問い合わせ信号を出力し、その返答をセグメント長判定回路１１０からセグメント長応答信号として得る。そして、アービター１０２は、セグメント化バッファ１０１からのＣＢＲ信号の読み出し制御、および、ＣＢＲバッファ１０５のＣＢＲＢ書込回路１０６に対する書き込み制御を行う。そして、このアービター１０２は、セグメント長判定回路１１０で判定されたセグメント長で、順次セグメント化バッファ１０１からＣＢＲ信号を読み出す。これにより、ＣＢＲ信号がセグメント単位で出力され、この信号（ＷＴＤＡＴＡ）がＣＢＲバッファ（ＣＢＲＢ：Ｃｏｎｓｔａｎｔ Ｂｉｔ Ｒａｔｅ Ｂｕｆｆｅｒ）１０５へ書き込まれる。

ＣＢＲバッファ１０５に書き込まれたセグメント単位の信号は、装置に供給されるシステムクロック（ＳｙｓｔｅｍＣＬＯＣＫ）を使用して一定間隔Ｔ（上記Ｔ区間に相当）で読み出され（ＲＤＤＡＴＡ）、後段へ転送される。このため、Ｔタイミング生成器（Ｔ Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）１０７は、Ｔ区間のタイミング信号（Ｔ Ｔｉｍｉｎｇ）をセグメント長判定回路１１０およびＣＢＲＢ読出回路１０８に供給する。ＣＢＲＢ読出回路１０８は、一定間隔Ｔ毎にＣＢＲバッファ１０５からセグメント単位で信号を読み出し、セグメント信号（Ｓｅｇｍｅｎｔ ＤＡＴＡ）として出力し、セグメントＥｎａｂｌｅの信号（Ｓｅｇｍｅｎｔ ＥＮ）を出力する。

上述したセグメント長判定回路１１０、アービター１０２、ＣＢＲＢ読出回路１０８は、ＣＢＲ信号をセグメント分割するための分割手段として機能する。また、セグメント長判定回路１１０は、ＣＢＲ信号の規格上のビットレートに対する偏差およびバランスを検出する検出手段、およびセグメント分割の際のデータ長を補正する補正手段としても機能する。

さらに、このインターフェースカード１００には、入力異常時に障害通知信号（ＡＩＳ：Ａｌａｒｍ Ｉｎｄｉｃａｔｉｏｎ Ｓｉｇｎａｌ）を出力する入力異常通知手段を有している。インターフェースカードの前段には、光電変換モジュールが設けられ、この光電変換モジュールが光信号断を検出したときには、入力異常信号を出力する。インターフェースカード１００には、ＡＩＳセグメントを生成するＡＩＳセグメント生成部１１１と、ＣＢＲバッファ１０５の出力、あるいはＡＩＳセグメント生成部１１１の出力を切り替えるセレクタ１１２が設けられている。セレクタ１１２は、入力異常信号が入力されたときに、ＣＢＲバッファ１０５から読み出したセグメントを廃棄し、ＡＩＳセグメント生成部１１１により自走生成しているＡＩＳセグメントに切り替えて出力する。

（伝送装置の動作）
次に、上記構成による動作処理を説明する。図２は、ＣＢＲバッファへの書き込み処理を示すフローチャートである。
ａ）はじめに、ＣＢＲ信号を受信待機し（ステップＳ２０１：Ｎｏのループ）、ＣＢＲ信号を受信すると（ステップＳ２０１：Ｙｅｓ）、このＣＢＲ信号をそのままセグメント化バッファ１０１に書き込む（ステップＳ２０２）。

ｂ）この際、セグメント長判定回路１１０は、受信したＣＢＲ信号に対応したセグメント長を判定する（ステップＳ２０３）。入力されるＣＢＲ信号のＥｎａｂｌｅ（ＣＢＲ ＥＮ）は、セグメント長判定回路１１０にも分岐入力されており、セグメント長判定回路１１０は、Ｔ区間での入力Ｅｎａｂｌｅ量をカウントし、外部より指定されるパラメータ分だけＴ区間でのＥｎａｂｌｅ量の移動平均を計算する。そして、移動平均結果に対して外部より指定される閾値パラメータＢにより３値（Ｂ，Ｂ＋１，Ｂ−１）のいずれかで量子化を行い、その結果をセグメント長としてアービター１０２に出力する。

ｃ）アービター１０２では、セグメント化バッファ１０１にＣＢＲ信号が書き込またことを受けて、セグメント長判定回路１１０で判定した長さで読み出し（ステップＳ２０４）、順次セグメント化し、ＣＢＲバッファ１０５に書き込む（ステップＳ２０５）。ＣＢＲ信号を受信している期間中は、以上の処理が繰り返し実行される。

図３は、ＣＢＲバッファからの読み出し処理を示すフローチャートである。
ｄ）ＣＢＲバッファ１０５に書き込まれたセグメントは、システムクロック（ＳｙｓｔｅｍＣＬＯＣＫ）により一定間隔Ｔの経過を待ち（ステップＳ３０１：Ｎｏのループ）、一定間隔Ｔの経過毎に（ステップＳ３０１：Ｙｅｓ）、ＣＢＲバッファ１０５から読み出され（ステップＳ３０３）、後段へ転送出力される。

ここで、ステップＳ３０１の処理後に、装置への入力が正常であるか判断し（ステップＳ３０２）、入力異常信号の入力がなければ正常であるとし（ステップＳ３０２：Ｙｅｓ）、ステップＳ３０３によるＣＢＲバッファ１０５からの読み出しを行う。一方、入力の異常時（ステップＳ３０２：Ｎｏ）、すなわち、入力異常信号の入力時には、セレクタ１１２を切り替えることにより、ＣＢＲバッファ１０５から読み出したセグメントを廃棄し、ＡＩＳセグメント生成部１１１により自走生成しているＡＩＳセグメントを出力する（ステップＳ３０４）。

このように、入力異常時には、ＡＩＳセグメントを出力することで、誤ったセグメントの転送をすることがなく、後段の装置へ異常状態を通知することができる。入力異常状態からの復旧時には、伝送装置を再起動させ、正常セグメントが出力可能な状態になってからセレクタ１１２を元に切り替え、ＡＩＳセグメントの出力状態から正常セグメントの出力に戻す。

上述したａ）〜ｄ）の処理により、セグメント長判定回路１１０は、入力されたＣＢＲ信号のＥｎａｂｌｅをカウントし、ＣＢＲ信号の偏差、およびバランスを計算し、Ｔ区間内に転送する最適なセグメント長を判定する。これにより、ＣＢＲ信号の入力偏差に追従した形で所定の出力特性をもったセグメント分割が行える。

（セグメント長判定回路の内部構成）
上述したセグメント長判定回路１１０の内部構成について説明する。図４は、セグメント長判定回路の内部構成を示すブロック図である。セグメント長判定回路１１０は、移動平均回路４０１と、デルタシグマ変調器４０２にて構成される。移動平均回路４０１は、入力されるＣＢＲ信号の所定区間でのデータ量（入力されるＣＢＲ ＥＮ）をカウントするデータ量カウント部４１１と、所定区間（Ｔ区間）におけるデータ量の平均を求める移動平均演算部４１２によって構成されている。デルタシグマ変調器４０２は、汎用の回路構成であり、前回量子化結果減算部４２１と、前回量子化入力加算部４２２と、量子化器４２３とによって構成されている。

前回量子化結果減算部４２１は、遅延器４２１ａと、減算器４２１ｂにより構成され、移動平均演算部４１２による移動平均演算の値に対して、前回（Ｔ区間前）の量子化結果を減算する。前回量子化入力加算部４２２は、遅延器４２２ａと、加算器４２２ｂにより構成され、前回量子化結果減算部４２１による演算結果に対して、前回（Ｔ区間前）の量子化器に入力した値を加算する。このように、量子化器４２３により量子化されたデータは、前回量子化結果減算部４２１と、前回量子化入力加算部４２２の演算により、前回（Ｔ区間前）の量子化誤差をフィードバック処理している。

図５は、セグメント長判定回路の処理動作を示すフローチャートである。データ量カウント部４１１は、ＣＢＲ信号を受信すると（ステップＳ５０１：Ｙｅｓ）、データ量をカウントする（ステップＳ５０２）。具体的には、Ｔ区間（ＯＤＵ３＝５２，ＯＤＵ２＝５７）での入力Ｅｎａｂｌｅ量をカウントする。

次に、移動平均演算部４１２によりＴ区間（Ｔ Ｃｙｃｌｅ）が経過したか判断する（ステップＳ５０３）。Ｔ区間相当の時間が経過していなければ（ステップＳ５０３：Ｎｏ）、以降の処理を行わず終了し、Ｔ区間が経過すれば（ステップＳ５０３：Ｙｅｓ）、移動平均演算を行う（ステップＳ５０４）。具体的には、パラメータ設定分（ＯＤＵ３＝２０４８，ＯＤＵ２＝２０４８）のデータ量を用いて移動平均を演算する。このパラメータを変更することで出力特性を変えることができる。

次に、前回量子化結果減算部４２１による前回（Ｔ区間前）の量子化結果の減算処理を行い（ステップＳ５０５）、この後、この結果に対して、前回量子化入力加算部４２２により、前回（Ｔ区間前）の量子化器に入力した値を加算処理する（ステップＳ５０６）。なお、ステップＳ５０６の処理には、遅延器４２１ａにより遅延処理（ステップＳ５０７）が含まれ、ステップＳ５０８の処理では、遅延器４２２ａによる遅延処理後（ステップＳ５０９）、ステップＳ５０５に戻り、前回（Ｔ区間前）の量子化誤差をフィードバックする処理が含まれている。

この後、量子化器４２３における量子化（ステップＳ５０８）では、閾値パラメータＢ（ＯＤＵ３＝２１１，ＯＤＵ２＝２３０）を中心としたＢ，Ｂ＋１，Ｂ−１（バイト）の３値で量子化する。この量子化結果がセグメント長（Ｓｅｇｍｅｎｔ Ｌｅｎｇｔｈ）として使用される。

上述したセグメント長判定回路１１０は、入力されたＣＢＲ信号のＥｎａｂｌｅをカウントし、ＣＢＲ信号の偏差、およびバランスを計算し、Ｔ区間内に転送する最適なセグメント長を判定する。これにより、ＣＢＲ信号の入力偏差に追従した形で所定の出力特性をもったセグメント分割が行えるとともに、一定間隔でかつ正常セグメントのみの転送が可能となる。また、後段の装置でセグメント出力位相変動分を吸収するための特別な吸収回路を設ける必要がなく、この吸収回路を削減できる。

（実施の形態２）
実施の形態２では、実施の形態１に比してより高レートのＣＢＲ信号を処理する構成例について説明する。図６は、実施の形態２にかかる伝送装置の構成を示すブロック図である。

図６に示す構成の一つのインターフェース部６００（ＤＭＵＸ側）では、図１に示した１枚のインターフェースカード１００をＮ個（図示の例では４個、１００ａ〜１００ｄ）、並列実装して構成する。そして、１枚のインターフェースカード１００ａをマスタとし、残りの３枚のインターフェースカード１００ｂ〜１００ｄをスレーブとして動作させる。このインターフェース部６００は、ＣＢＲ信号をセグメント分割してそれぞれＳＷカード１５０２に出力し、このＳＷカード１５０２を挟んだインターフェース部６５０では、セグメント分割されたデータからＣＢＲ信号を復元して出力する。インターフェース部６５０についても、インターフェース部６００同様に、Ｎ個のインターフェースカード１００（１００ｅ〜１００ｈ）を並列実装して構成されている。

インターフェース部６００に入力されるＣＢＲ信号は、Ｎ個の並列な各インターフェースカード１００ａ〜１００ｄに対し、それぞれビットスライスして入力される。インターフェース部６００の入力側には、ＣＢＲ信号（ＣＢＲ ＤＡＴＡ）およびＣＢＲ信号のＥｎａｂｌｅ量（ＣＢＲ ＥＮ）のデータ線が分割接続点６０３部分でビットスライスするよう並列接続されている。

各インターフェースカード１００ａ〜１００ｄ間においては、マスタのインターフェースカード１００ａは、各スレーブのインターフェースカード１００ｂ〜１００ｄに対して、セグメント長判定回路１１０が出力するセグメント長を出力する。また、マスタのインターフェースカード１００ａは、各スレーブのインターフェースカード１００ｂ〜１００ｄに対して、Ｔタイミング生成器１０７が出力するＴ区間のタイミング信号（Ｔ Ｔｉｍｉｎｇ）を出力する。スレーブ側のインターフェースカード１００ｂ〜１００ｄは、マスタ側のインターフェースカード１００ａから出力されるセグメント長およびＴ区間のタイミング信号で動作する。

上記構成によれば、スレーブ側のインターフェースカード１００ｂ〜１００ｄは、マスタ側のインターフェースカード１００ａに連動して同一のデータ長さ、および同位相で処理を行うことができる。また、ＣＢＲ信号は、入力時にビットスライスされるため、１枚のインターフェースカード１００の出力だけでみると元のＣＢＲ信号内のペイロードの連続性は保てないことになるが、受信側（ＭＵＸ側）のインターフェース部６５０でもセグメント受信回路をＮ並列実装し、マスタ／スレーブ動作をさせているため、受信側のインターフェース部６５０では、本来のＣＢＲ信号として復元して出力できる。

図７は、図６に示したインターフェース部の内部構成を示すブロック図である。このインターフェース部６００の詳細について説明する。ここでは、ＯＴＮにおけるＯＤＵ２およびＯＤＵ３フレームのセグメント分割・転送回路を例に説明する。

図７に示す例では、ＯＤＵ２をセグメント分割・転送するインターフェースカード１００を用い、このインターフェースカード１００を４並列実装（１００ａ〜１００ｄ）することでＯＤＵ３のセグメント分割・転送を可能としている。図中、インターフェースカード１００ｂ、１００ｃについては内部記載を省略している。なお、ＯＤＵ２の分割・転送をする際は、独立した４Ｌｉｎｅの同時処理が可能となる。ＯＤＵ３に対しては、５１２Ｂｉｔの入力データを分割接続点６０３において１２８Ｂｉｔずつビットスライスし、各インターフェースカード１００ａ〜１００ｄに接続する。

また、インターフェースカード１００（１００ａ〜１００ｄ）には、それぞれセレクタ７０１（７０１ａ〜７０１ｄ）、セレクタ７０２（７０２ａ〜７０２ｄ）が設けられる。セレクタ７０１により自インターフェースカード１００のＴタイミング生成器１０７が出力するＴ区間のタイミング信号（Ｔ Ｔｉｍｉｎｇ）を用いるか、あるいはマスタのインターフェースカード１００ａのＴタイミング生成器１０７が出力するＴ区間のタイミング信号を用いるかを切り替えることができる。また、セレクタ７０２により、自インターフェースカード１００のセグメント長判定回路１１０が出力するセグメント長の判定結果を用いるか、あるいはマスタのインターフェースカード１００ａのセグメント長判定回路１１０が出力するセグメント長の判定結果を用いるかを切り替えることができる。

セレクタ７０１，７０２の切り替えにより、ＯＤＵ３の場合には、スレーブ側のインターフェースカード１００ｂ〜１００ｃは、マスタのインターフェースカード１００ａのＴタイミング生成器１０７が出力するＴ区間のタイミング信号を用いて動作する。また、スレーブ側のインターフェースカード１００ｂ〜１００ｃは、マスタのインターフェースカード１００ａのセグメント長判定回路１１０が出力するセグメント長が入力される。このように、マスタ側のインターフェースカード１００ａから出力されるＴ区間のタイミング信号およびセグメント長を、スレーブ側のインターフェースカード１００ｂ〜１００ｄに出力することで連動動作を実行できる。この連動動作により、ＯＤＵ３時のセグメント出力は、４つのインターフェースカード１００ａ〜１００ｄから、同位相、同一セグメント長を有して出力される。

図８は、図７の構成における設定条件を示す図表である。入力クロック（ＬｉｎｅＣｌｏｃｋ）周波数と、装置のシステムクロック周波数、入力されるＣＲＢ信号のＤａｔａパラレル数、ＣＢＲ Ｅｎａｂｌｅ（ＣＢＲ ＥＮ）入力率、出力セグメントパラレル数等の設定の外部条件であり、ＯＤＵ２およびＯＤＵ３における各値を示した。また、図９は、ＯＤＵ３における入出力タイムチャートである。図中上部は、セグメント分割を実施しない従来構成であり、この場合、ＣＢＲ信号が不定期にイネーブルな期間の後に歯抜け（反転）している状態が生じている。これに対し、本願発明の上記構成によれば、Ｔ区間毎に、このＴ区間の開始時に必ずセグメント出力することができる。出力されるセグメント長は、基準のＢ、あるいはＢ＋１，あるいはＢ−１の３値である。

図１０は、装置の設定パラメータを示す図である。上記構成におけるＴ（Ｃｙｃｌｅ）、Ｂ（Ｌｅｎｇｔｈ）、移動平均数をＯＤＵ２，ＯＤＵ３について示した。ＴとＢの組み合わせは複数存在するが、ＳＷカード１５０２等の後段の回路の処理能力に合わせて変更することが可能である。移動平均数の設定については、値を大きくすると入力信号の歯抜けの影響を受けにくくなるが、偏差に対する追従速度が遅くなる。逆に、値を小さくすると入力信号の歯抜けがセグメント長に影響されやすくなるが、偏差に対する追従速度が速くなるという特性をもつ。この移動平均数の設定についても、後段の回路の処理能力に合わせて変更できる。図中、ＯＤＵ３の場合、４つのインターフェースカード１００ａ〜１００ｄが並列動作しているため、インターフェース部６００全体として出力されるデータ量は、５２／４＝１３Ｃｙｃｌｅ毎に２１１バイト相当となる。

（セグメント分割動作の具体的内容）
次に、上記構成における装置におけるセグメント分割動作の具体的内容を数値を用いて説明する。各部の説明は上述した図１および図４等を参照する。入力されたＯＤＵ２またはＯＤＵ３のＣＢＲ信号データは、セグメント化バッファ１０１へ一旦書き込まれ、入力Ｅｎａｂｌｅ量はセグメント化バッファへ１０１の書き込みに使用されると同時に、セグメント長判定回路１１０へ渡される。セグメント長判定回路１１０は、図４に示したように、移動平均回路４０１と、デルタシグマ変調器４０２によって構成されている。

まず、データカウント部４１１によりＴ区間（ＯＤＵ３＝５２，ＯＤＵ２＝５７）での入力Ｅｎａｂｌｅ量をカウントし、移動平均回路４０１で設定された（ＯＤＵ３＝２０４８，ＯＤＵ２＝２０４８）分のデータに対する移動平均を計算する。この計算により余りが発生する可能性があるが、余りはフィードバックし、次回移動平均計算時に加算することで計算誤差が生じないようにしている。次に、移動平均計算結果に対して「前回の量子化器に入力した値−前回の量子化器から出力された値（量子化結果）」、すなわち「量子化誤差」を加算した後、量子化器４２３により、設定されたバイト数のＬｅｎｇｔｈＢ（ＯＤＵ３の場合Ｂ＝２１１、ＯＤＵ２の場合Ｂ＝２３０）を中心としたＢ，あるいはＢ＋１，あるいはＢ−１の３値で量子化を行う。この量子化結果がセグメント長として出力される。

アービター１０２では、セグメント化バッファ１０１から読み出したデータをセグメント長判定回路１１０から取り出した長さでセグメント化し、数セグメント分収容可能なＣＢＲバッファ１０５に順次書き込んでいく。ＣＢＲバッファ１０５の読み出し側では、ＣＢＲバッファ１０５の容量の半分までデータが書き込まれたことを確認後、以降は、Ｔ区間毎に一つのセグメントを読み出すという処理を繰り返す。これにより、一定間隔とされたＴ区間毎のセグメント出力が行える。

このとき、ＣＢＲバッファ１０５の容量監視は行っていないが、入力偏差に追従したＬｅｎｇｔｈ（Ｂ，Ｂ＋１，Ｂ−１）のセグメントを、Ｔ区間毎に読み出しているため、ＣＢＲバッファ１０５がｆｕｌｌまたはｅｍｐｔｙ状態に陥ることはない。また、入力異常を受信したときには、後段へ誤ったデータの転送を防ぐため、上述したように、ＣＢＲバッファ１０５から読み出したセグメントを廃棄し、自走生成しているＡＩＳセグメントを出力する。ＡＩＳセグメントは、通常セグメントと同じくＴ区間毎に所定長Ｂ（ＬｅｎｇｔｈＢ）で出力され、セグメントＰａｙｌｏａｄ領域にＡＩＳ識別フラグを付加して出力する。

図１１は、移動平均数別のセグメント長統計情報を示す図、図１２は、セグメント長分布を示す図（その１）、図１３は出力セグメントスペクトラムを示す図である。これらは、ＯＤＵ３のセグメント出力における各値である。図１１に示すように、移動平均数を多く取ると、セグメント長が基準のＢで連続出力される傾向で安定する。また、図１２および図１３は、移動平均数が２０４８の場合であり、移動平均数を多く取ると、図１２に示すように、出力されるセグメントのセグメント長が基準のＢ（２１１バイト）あるいはＢ−１（２１０バイト）のいずれかの値で出力されていることが示されている。また、図１４は、セグメント長分布を示す図（その２）である。図１４に示す例は、ＯＤＵ３における移動平均数が６４の場合であり、このように、移動平均数が少ないときには、セグメント長は、基準となるＢのセグメント長での出力とはならず、Ｂ＋１およびＢ−１のセグメント長で出力される傾向が高いことが示されている。

この実施の形態２では、インターフェースカード１００を４枚用いて４倍のデータ処理量を実現する構成としたが、４枚に限らず同様にＮ枚用いることによってより高ビットレートのＣＢＲ信号をセグメント分割処理できるようになる。

以上説明したように、実施の形態２によれば、実施の形態１において用いたインターフェースカード１００を複数枚用いることにより、高レートのＣＢＲ信号を処理することができるようになる。また、ＳＷカード１５０２などの後段に位置する回路の基本構成を変えることなく、高レートなＣＢＲ信号の処理が行える。また、拡張する際にも簡単な構成変更で対応できるようになる。

（実施の形態３）
次に、本発明の実施の形態３について説明する。実施の形態３は、上記各実施の形態で用いたセグメント長の判定を行わず、テーブルを用いてセグメント分割を行う構成である。図１５は、実施の形態３にかかる伝送装置の構成を示すブロック図である。図示のように、この伝送装置１００には、ベーステーブル１５０と、容量監視部１５１とを設ける。ベーステーブル１５０は、システムクロックを使用して一定間隔（Ｔ区間）でセグメントを転送する場合における、入力されるＣＢＲ信号の規格上のレート＝Ｔ×Ｂで表現した変換ルールをセグメント長（以下Ｂ）毎にテーブル化して設定されている。容量監視部１５１は、ＣＢＲバッファ１０５の容量を監視し、容量に応じてベーステーブル１５０から読み出すセグメント長を補正する。

上述した容量監視部１５１は、ＣＢＲ信号の規格上のビットレートに対する偏差およびバランスを検出する検出手段として機能する。また、ベーステーブル１５０、アービター１０２、ＣＢＲＢ読出回路１０８は、ＣＢＲ信号をセグメント分割するための分割手段として機能する。また、容量監視部１５１とベーステーブル１５０は、セグメント分割の際のデータ長を補正する補正手段としても機能する。

上記構成による動作を説明する。まず、入力されるＣＢＲ信号は、そのままセグメント化バッファ１０１に書き込む。アービター１０２では、セグメント化バッファ１０１から読み出したＣＢＲ信号を、ベーステーブル１５０から読み出したセグメント長Ｂで順次セグメント化していき、ＣＢＲバッファ１０５へ書き込む。ＣＢＲバッファ１０５に書き込まれたセグメントは、装置に供給されるシステムクロックを使用して一定間隔のＴ区間毎に読み出され、後段の装置へ転送出力する。

図１６は、ベーステーブルの設定内容を示す図表である。このベーステーブル１５０には、ＯＤＵ３フレームをシステムクロックが３１１．０４（ＭＨｚ）、データパラレル数１２８（Ｂｉｔ）、Ｔ＝１３（Ｃｙｃｌｅ）でセグメント分割する際の設定例である。この規格上の伝送レートをＴ区間と、２つのセグメント長Ｂ（２０１，２１１）で表現するためには、演算の結果、５８通り中、Ｂ＝２１０が２１回、Ｂ＝２１１が３７回とする解が得られ、この解を設定した図１６の構成によればテーブルの項目数を５８と少なく設定できる。これにより、ＣＢＲ信号をセグメント分割する際には、割合でみて５８回中２１回を２１０バイトで出力し、残りの３７回を２１１バイトで出力することにより、規格上の伝送レートに対応したセグメント長を有したセグメント出力が行えるようになる。この例では２１０バイトと２１１バイトの２種類でＣＢＲ信号を区切りセグメントとして出力する構成としたが、種類数は、３種類として基準Ｂ＝２１０，Ｂ−１＝２０９，Ｂ＋１＝２１１バイトを用いれば、テーブルの項目数は増えるが、粒度が細かくなるため追従速度が速くなり、さらには出力特性のバリエーションを増やすことができる。

ところで、実際に入力されるＣＢＲ信号は、規格上レートに対して偏差を有してデータ量が増減するため、実際に起こっている偏差と、規格上レートとのズレによりＣＢＲバッファ１０５がｆｕｌｌまたはｅｍｐｔｙ状態に近づいていくおそれがある。これを防止するため、容量監視部１５１は、ＣＢＲバッファ１０５の容量監視を行う。そして、ＣＢＲバッファ１０５の容量がｆｕｌｌに近づいた場合には、ＣＢＲバッファ１０５からデータを多く読み出すように、大きなバイト数である２１１バイトを読み出す割合を増やし、逆に、ｅｍｐｔｙ状態に近づいた場合には、ＣＢＲバッファ１０５から読み出すデータを少なくするように、小さなバイト数である２１０バイトを読み出す割合を増やす処理を加えればよい。

このような実施の形態３の構成は、上述した他の実施の形態と比較してインターフェースカード１００の内部構成が異なるだけであり、インターフェースカード１００は、上記の各実施の形態で説明した伝送装置と同じように用いることができる。

以上説明した実施の形態３によれば、テーブルを使用した簡単な構成で、ＣＢＲ信号を分割したセグメントで出力することができる。また、入力されるＣＢＲ信号が規格上のレートに対して偏差が生じた場合であっても、ＣＢＲバッファの容量を監視し、この容量に応じてセグメント長Ｂを補正できるので、偏差に対応して一定容量のＣＢＲバッファに格納されたデータを適切に区切りＣＢＲバッファを有効利用してセグメント出力できるようになる。

そして、以上説明したこの発明によれば、本来のＣＢＲ信号のフレーム長よりも十分短いセグメント長という装置内に閉じた単位でデータ分割しスイッチング処理を行うため、スイッチングの切り替えに必要なフレームの待ち合わせ等に使用する大容量バッファをもたずに分割後のセグメント程度の低容量のバッファを用いながら安定したスイッチングを実現できるようになる。また、本発明によれば、装置の後段にセグメント出力位相変動分を吸収する特別な回路等を設ける必要がない。

上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）一定のビットレートで入力されるフレーム信号の規格上のビットレートに対する偏差およびバランスを検出する検出手段と、
前記フレーム信号を格納するバッファから一定間隔毎に所定のデータ長を有する複数のセグメントに分割した信号を読み出し出力する分割手段と、
前記検出手段によって検出された偏差およびバランスに基づいて、前記分割手段により分割するデータ長を補正する補正手段と、
を備えたことを特徴とする伝送装置。

（付記２）前記検出手段は、入力される前記フレーム信号のデータ量を検出し、
前記補正手段は、データ量に基づいてセグメント長を変更する補正を行うことを特徴とする付記１に記載の伝送装置。

（付記３）前記検出手段は、前記フレーム信号の規格上の伝送レートを一定間隔で分割する際の入力されるデータ量を検出し、
前記補正手段は、前記一定間隔毎のデータ量の移動平均演算を行う移動平均演算手段を備え、
前記移動平均演算手段による移動平均の結果に基づいて分割するセグメント長を求めることを特徴とする付記２に記載の伝送装置。

（付記４）前記補正手段は、前記移動平均演算手段による演算結果が入力され、誤差を補正するデルタシグマ変調器を備えたことを特徴とする付記３に記載の伝送装置。

（付記５）前記検出手段は、前記バッファの容量を監視し、
前記分割手段は、予め前記フレーム信号の規格上の伝送レートを、前記一定間隔と、当該一定間隔毎に分割する前記セグメント長との関係が設定されたテーブルに基づき前記フレーム信号をセグメント分割することを特徴とする付記１に記載の伝送装置。

（付記６）前記補正手段は、前記バッファの容量に応じて、前記テーブルのセグメント長を補正して読み出すことを特徴とする付記５に記載の伝送装置。

（付記７）前記分割手段の後段に配置され、前記分割されたセグメント単位でデータ経路の切り替えを行うスイッチング手段と、
前記各手段と同じ構成を有し、前記スイッチング手段の後段に配置され、前記セグメント単位に分割されたセグメントを結合して前記フレームデータを復元する復元手段と、
を備えたことを特徴とする付記１〜６のいずれか一つに記載の伝送装置。

（付記８）前記フレーム信号の入力の異常を検出したとき、分割された前記セグメントの出力から異常状態を通知するセグメントに切り替えて出力する入力異常通知手段を備えたことを特徴とする付記１〜７のいずれか一つに記載の伝送装置。

（付記９）前記各手段を備えたインターフェースカードを複数枚備え、前記フレーム信号をビットスライスして当該複数枚に分岐入力することにより、高ビットレートの前記フレーム信号を同時並行処理することを特徴とする付記１〜８のいずれか一つに記載の伝送装置。

１００（１００ａ〜１００ｄ） インターフェースカード
１０１ セグメント化バッファ
１０２ アービター
１０５ ＣＢＲバッファ
１０７ Ｔタイミング生成器
１１１ ＡＩＳセグメント生成部
１１２ セレクタ
１１０ セグメント長判定回路
１５０ ベーステーブル
１５１ 容量監視部
４０１ 移動平均回路
４０２ デルタシグマ変調器
４１１ データ量カウント部
６００，６５０ インターフェース部

Claims (5)

1. 一定のビットレートで入力されるフレーム信号の規格上のビットレートに対する偏差および入力のばらつきを検出する検出手段と、
   前記フレーム信号を格納するバッファから一定間隔毎に所定のデータ長を有する複数のセグメントに分割した信号を読み出し出力する分割手段と、
   前記検出手段によって検出された偏差および入力のばらつきに基づいて、前記分割手段により分割するデータ長を補正する補正手段と、
   を備えたことを特徴とする伝送装置。
2. 前記検出手段は、入力される前記フレーム信号のデータ量を検出し、
   前記補正手段は、データ量に基づいてセグメント長を変更する補正を行うことを特徴とする請求項１に記載の伝送装置。
3. 前記検出手段は、前記バッファの容量を監視し、
   前記分割手段は、予め前記フレーム信号の規格上の伝送レートを、前記一定間隔と、当該一定間隔毎に分割するセグメント長との関係が設定されたテーブルに基づき前記フレーム信号をセグメント分割することを特徴とする請求項１に記載の伝送装置。
4. 前記フレーム信号の入力の異常を検出したとき、分割された前記セグメントの出力から異常状態を通知するセグメントに切り替えて出力する入力異常通知手段を備えたことを特徴とする請求項１〜３のいずれか一つに記載の伝送装置。
5. 前記検出手段と、前記分割手段と、前記補正手段を備えたインターフェースカードを複数枚備え、前記フレーム信号をビットスライスして当該複数枚に分岐入力することにより、高ビットレートの前記フレーム信号を同時並行処理することを特徴とする請求項１〜３のいずれか一つに記載の伝送装置。

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