JP6582868B2 - 伝送装置 - Google Patents

Description

本件は、伝送装置に関する。

通信需要の増加に伴って、大容量のデータ伝送を可能とするＯＴＮの技術が用いられている（例えば特許文献１参照）。ＯＴＮの技術は、例えば、ＩＴＵ−Ｔ（International Telecommunication Union Telecommunication Standardization Sector（国際電気通信連合））勧告Ｇ．７０９に規定されている。

ＯＴＮによる伝送方式では、ＯＴＵ(Optical channel Transport Unit)フレームと呼ばれるフォーマットの信号（以下、「ＯＴＵ信号」と表記）に、複数のクライアント信号が収容されて伝送されるため、大容量伝送が可能となる。クライアント信号としては、ＳＤＨ（Synchronous Digital Hierarchy）フレーム、ＳＯＮＥＴ（Synchronous Optical NETwork）フレーム、及びイーサネット（登録商標、以下同様）フレームなどが挙げられる。なお、ＩＴＵ−Ｔ勧告Ｇ．７０９には、伝送速度に応じて複数種類のＯＴＵフレーム（例えばＯＴＵ１やＯＴＵ４など）が規定されている。

ＯＴＵ信号の信号処理回路は、例えばＦＰＧＡ（Field Programmable Gate Array）により複数段に分けられて構成される。複数の信号処理回路は、ＯＴＵ信号のフレーム同期処理（例えば特許文献２参照）の後、ＯＴＵ信号に対して各種の処理を順次に行う。

例えば２８（nm）または２０（nm）プロセスのＦＰＧＡの場合、ＯＴＵ信号は、各信号処理回路が２００（MHz）程度のクロック速度でもＯＴＵ信号を十分に処理できるように、例えばＳＥＲＤＥＳ（SERializer/DESerializer）回路によりパラレル変換されて処理される。例えばＯＴＵ４の場合、ＯＴＵ信号は６４０個のパラレルデータに変換される。

国際公開第２０１４／０１３６０２号 特開平１−２７８１３９号公報

各信号処理回路には、ＯＴＵ信号を処理する個別のタイミングを検出するためにカウンタ回路及びデコード回路が設けられている。

このため、各信号処理回路を構成するには、ＯＴＵ信号のパラレルデータ数が多いほど、多くのＦＦ（Flip-Flop）及びＬＵＴ（Look-Up Table）を備えたＦＰＧＡが必要となる。さらに、ＦＰＧＡ内の各信号処理回路の配置が密集することにより、回路内のタイミングを調整するためのＦＦ及びＬＵＴも必要となるため、信号処理回路の規模が増加する。

したがって、大規模回路を構築できる大容量のＦＰＧＡが必要となり、装置コストが増加するという問題がある。なお、この問題は、ＦＰＧＡに限定されず、ＡＳＩＣ（Application Specific Integrated Circuit）などの他種類のデバイスに関しても存在し、さらに、ＯＴＮに限定されず、他の伝送方式に関しても存在する。

そこで本件は上記の課題に鑑みてなされたものであり、回路規模が低減された伝送装置を提供することを目的とする。

本明細書に記載の伝送装置は、フレーム信号に同期したフレームパルスから、互いに異なるタイミングを示す複数のタイミングパルスを生成するシフトレジスタ回路と、互いに直列に接続され、前記シフトレジスタ回路から各々に入力された前記複数のタイミングパルスのうち、１以上のタイミングパルスが示す前記タイミングに基づき前記フレーム信号を順次に処理する複数の信号処理回路とを有し、前記複数の信号処理回路は、それぞれ、後段の信号処理回路に前記フレーム信号の処理の遅延時間を通知し、前記後段の信号処理回路は、前記遅延時間に応じて前記複数のタイミングパルスから前記１以上のタイミングパルスを選択し、前記１以上のタイミングパルスが示す前記タイミングに基づき前記フレーム信号を処理する。

回路規模を低減できる。

伝送装置の一例を示す構成図である。 ＯＴＵフレームの一例を示すフレーム構成図である。 比較例のフレーム処理部を示す構成図である。 比較例の信号処理回路を示す構成図である。 比較例の信号処理回路のタイムチャートである。 実施例のフレーム処理部を示す構成図である。 実施例の信号処理回路を示す構成図である。 実施例の信号処理回路のタイムチャートである。 ＯＴＵ４フレームのＡＩＳ（Alarm Indication Signal）信号の変換対象のデータ領域を示す図である（その１）。 ＯＴＵ４フレームのＡＩＳ信号の変換対象のデータ領域を示す図である（その２）。 変換処理を行う信号処理回路の一例を示す回路図である。 変換処理を行う信号処理回路のタイムチャートの一例である。 ＯＴＵ１フレームのＡＩＳ信号の変換対象のデータ領域を示す図である（その１）。 ＯＴＵ１フレームのＡＩＳ信号の変換対象のデータ領域を示す図である（その２）。 変換処理を行う信号処理回路の他例を示す回路図である。 変換処理を行う信号処理回路のタイムチャートの他例である。

図１は、伝送装置の一例を示す構成図である。伝送装置は、ネットワークインターフェース（ＩＮＦ）部８０と、スイッチ部８１と、複数のクライアントインターフェース（ＩＮＦ）部８２とを有する。なお、伝送装置は、一例としてＩＴＵ−Ｔ勧告Ｇ．７０９に規定された技術に基づき信号伝送を行うが、これに限定されない。

ネットワークＩＮＦ部８０、スイッチ部８１、及び複数のクライアントＩＮＦ部８２は、例えば電子部品などが実装された回路基板であり、伝送装置の筐体に設けられたスロットにそれぞれ収容される。ネットワークＩＮＦ部８０は、光ファイバなどの伝送路９０，９１を介して他の伝送装置との間で光信号を送受信する。クライアントＩＮＦ部８２は、端末装置との間でクライアント信号を送受信する。

スイッチ部８１は、光ファイバなどの装置内伝送路を介しネットワークＩＮＦ部８０及び複数のクライアントＩＮＦ部８２とそれぞれ接続されている。スイッチ部８１は、ネットワークＩＮＦ部８０及び複数のクライアントＩＮＦ部８２の間で、クライアント信号を交換する。このため、クライアント信号は、ネットワークＩＮＦ部８０からスイッチ部８１に入力され、その宛先に応じたクライアントＩＮＦ部８２に出力される。

ネットワークＩＮＦ部８０は、光送受信器８００，８０２と、ＦＰＧＡ８０１と、ＣＰＬＤ（Complex Programmable Logic Device）８０３と、ＣＰＵ（Central Processing Unit）８０４とを有する。光送受信器８００は、ＬＤ（Laser Diode）やＰＤ（Photo Detector）などを含み、伝送路９０，９１を介して他の伝送装置と接続されている。光送受信器８００は、伝送路９０から入力された光信号を電気信号に変換してＦＰＧＡ８０１に出力し、ＦＰＧＡ８０１から入力されたクライアント信号を光信号に変換し、伝送路９１を介して他の伝送装置に送信する。

また、光送受信器８０２は、ＬＤやＰＤなどを含み、装置内伝送路を介してスイッチ部８１に接続されている。光送受信器８０２は、スイッチ部８１から入力されたクライアント信号を電気信号に変換してＦＰＧＡ８０１に出力し、ＦＰＧＡ８０１から入力されたクライアント信号を光信号に変換してスイッチ部８１に出力する。

ＦＰＧＡ８０１は、コンフィグレーションデータに基づき内部の回路を自在に構成可能なデバイスである。ＦＰＧＡ８０１は、Ｓｅｒｄｅｓ部８３，８７と、データ変換部８４，８６と、フレーム処理部８５とを有する。ＣＰＬＤ８０３及びＣＰＵ８０４は、Ｓｅｒｄｅｓ部８３，８７、データ変換部８４，８６、及びフレーム処理部８５に対して各種の設定や制御を行う。

Ｓｅｒｄｅｓ部８３は、入力されたクライアント信号ＳのデータをシリアルデータからパラレルデータＤＴに変換して、クロック信号ＣＬＫとともにデータ変換部８４に出力する。本例において、クライアント信号Ｓは１００（Gbps）のＣＢＲ（Constant Bit Rate）のものであり、パラレルデータＤＴの本数は６４０であり、クロック信号ＣＬＫの周波数は１７４（MHz）であるとするが、これに限定されない。なお、Ｓｅｒｄｅｓ部８３及びデータ変換部８４の間、及びＳｅｒｄｅｓ部８７及びデータ変換部８６の間は、それぞれ、ＯＴＬ（Optical channel Transport Lane）４．１０と呼ばれる伝送レーンで接続されている。

データ変換部８４は、クライアント信号をＯＴＵフレームのフォーマットに変換して、パラレルデータＤＴとしてフレーム処理部８５に出力する。なお、クロック信号ＣＬＫは、Ｓｅｒｄｅｓ部８３，８７、データ変換部８４，８６、及びフレーム処理部８５を順次に伝送される。このため、Ｓｅｒｄｅｓ部８３，８７、データ変換部８４，８６、及びフレーム処理部８５は同期して信号処理を行う。

図２は、ＯＴＵフレームの一例を示すフレーム構成図である。ＯＴＵフレームは、オーバーヘッド、ペイロード、及びＦＥＣ（Forward Error Correction）をそれぞれ格納する３つの領域を有する。本例では、フレーム信号のフォーマットとして、ＩＴＵ−Ｔ勧告Ｇ．７０９に規定されたＯＴＵフレームを挙げるが、これに限定されることはなく、他形式のフレームを採用してもよい。なお、図２中の「ＯＨ」は、オーバーヘッドを表す。

オーバーヘッド領域は、ＦＡＳ（Frame Alignment Signal）オーバーヘッド、ＯＴＵオーバーヘッド、ＯＤＵ（Optical Data Unit）オーバーヘッド、及びＯＰＵ（Optical channel Payload Unit）オーバーヘッドを含む。各オーバーヘッドは、各種の制御情報を含む。また、ペイロード領域は、論理チャネルである１以上のＴＳ（Tributary Slot）（図示せず）が設けられ、ＴＳごとにクライアント信号を収容する。

ＦＥＣ領域には、オーバーヘッド領域及びペイロード領域のデータ誤りの訂正符号が収容される。ＯＴＵフレーム内のデータの位置は、カラム（「Column」参照）及びロウ（「Row」参照）により特定される。なお、１つのカラムには、１（Byte）のデータが含まれる。

再び図１を参照すると、フレーム処理部８５は、ＯＴＵフレームに対して各種の処理を行う。フレーム処理部８５は、ＯＴＵフレームを処理した後、ＯＴＵフレームをパラレルデータＤＴとしてデータ変換部８６に出力する。なお、ＯＴＵフレームはフレーム信号の一例である。

データ変換部８６は、ＯＴＵフレームをクライアント信号に変換して、パラレルデータＤＴとしてＳｅｒｄｅｓ部８７に出力する。Ｓｅｒｄｅｓ部８７は、クライアント信号ＳのデータをパラレルデータＤＴからシリアルデータに変換して出力する。

図３は、比較例のフレーム処理部８５を示す構成図である。フレーム処理部８５は、同期検出部１０ａと、ＦＥＣ処理部１１ａと、制御信号処理部１２ａと、ＯＨ信号処理部１３ａとを有する。

同期検出部１０ａは、符号１０ｘで示されるように、ＯＴＵフレームの同期処理を行うことによりフレームパルスＦＰを生成する。フレームパルスＦＰは、ＯＴＵフレームに同期したパルス信号の一例であり、ＯＴＵフレームの先頭を示す。フレームパルスＦＰ及びパラレルデータＤＴは、ＦＥＣ処理部１１ａ、制御信号処理部１２ａ、及びＯＨ信号処理部１３ａに順次に伝送される。

ＦＥＣ処理部１１ａは、ＯＴＵフレームのＦＥＣに関する処理を行う。制御信号処理部１２ａは、ＯＴＵフレームのＡＩＳ信号などの制御信号に関する処理を行う。オーバーヘッド（ＯＨ）処理部１３ａは、ＯＴＵフレームのオーバーヘッドに関する処理を行う。

同期検出部１０ａ、ＦＥＣ処理部１１ａ、制御信号処理部１２ａ、及びＯＨ信号処理部１３ａの間のインターフェースは、フレームパルスＦＰ及びパラレルデータＤＴから構成されるために共通し、各々の処理は各部１０ａ〜１３ａ内で完結する。このため、フレーム処理部８５は、新たな機能部１４ａ（点線参照）の追加や不要な機能部１４ａの削除が容易であり、設計変更が容易である。

しかし、ＦＥＣ処理部１１ａ、制御信号処理部１２ａ、及びＯＨ信号処理部１３ａは、それぞれ、以下の信号処理回路に構成されるため、回路規模が大きい。

図４は、比較例の信号処理回路を示す構成図である。ＦＥＣ処理部１１ａ、制御信号処理部１２ａ、及びＯＨ信号処理部１３ａは、複数の信号処理回路（＃１，＃２，・・・＃Ｎ（Ｎ：正の整数））２ａと、再生回路７とを有する。複数の信号処理回路２ａは、直列に接続されており、複数の信号処理回路２ａには、それぞれ、フレームパルスＦＰ及びクロック信号ＣＬＫが入力される。

各信号処理回路２ａは、カラムカウンタ２０と、ロウカウンタ２１と、デコーダ２２と、データ処理部２３とを有する。カラムカウンタ２０は、フレームパルスＦＰに基づき、クロック信号ＣＬＫに従ってＯＴＵフレームのカラム（図２の「Column」参照）を計数する。ロウカウンタ２１は、カラムカウンタ２０の計数値Ｎｃに基づきセットされ、クロック信号ＣＬＫに従ってＯＴＵフレームのロウ（図２の「Row」参照）を計数する。

デコーダ２２は、カラムカウンタ２０の計数値Ｎｃ及びロウカウンタ２１の計数値Ｎｒがそれぞれ所定値になったとき、データ処理部２３にパラレルデータＤＴの処理を指示する。つまり、デコーダ２２は、カラムカウンタ２０の計数値Ｎｃ及びロウカウンタ２１の計数値Ｎｒに基づき、パラレルデータＤＴの処理のタイミングを検出する。データ処理部２３は、パラレルデータＤＴに所定の処理を行った後、パラレルデータＤＴを後段の信号処理回路２ａに出力する。

また、前段の信号処理回路２ａから後段の信号処理回路２ａには、データ処理部２３の処理の遅延時間を示す遅延情報Ｋａが通知される。カラムカウンタ２０及びロウカウンタ２１は、データ処理部２３における処理タイミングを補正するため、遅延情報Ｋａに応じ、計数値Ｎｃ，Ｎｒの初期値（つまり、ロード時の値）を調整する。なお、再生回路７は、全ての信号処理回路２ａにおける遅延時間に基づき、フレームパルスＦＰを再生する。

図５は比較例の信号処理回路２ａのタイムチャートである。図５には、フレームパルスＦＰ、クロック信号ＣＬＫ、前段の信号処理回路（＃１）２ａ及び後段の信号処理回路（＃２）２ａのカラムカウンタ２０及びロウカウンタ２１の計数値Ｎｃ，Ｎｒ、及び入出力されるＯＴＵフレームのデータＤ１〜Ｄ２０４が示されている。なお、データＤ１〜Ｄ２０４は、８０（Byte）ずつのパラレルデータＤＴを表す。

信号処理回路（＃１）２ａ及び信号処理回路（＃２）２ａは、それぞれ、個別のタイミングでＯＴＵフレームに対して個別の信号処理を行う。例えば、信号処理回路（＃１）２ａは、入力されたＯＴＵフレームのパラレルデータＤＴのうち、カラム「０」のロウ「０」の位置のデータＤ１を処理する。このため、信号処理回路（＃１）２ａは、カラムカウンタ２０の計数値Ｎｃ＝０及びロウカウンタ２１の計数値Ｎｒ＝０となるタイミングＴ１をデコーダ２２により検出して、データ処理部２３によりデータＤ１を処理する。なお、タイミングＴ１は、フレームパルスＦＰの示すタイミングに一致する。

また、例えば、信号処理回路（＃２）２ａは、入力されたＯＴＵフレームのパラレルデータＤＴのうち、カラム「２４０」のロウ「０」の位置のデータＤ４を処理する。しかし、前段の信号処理回路（＃１）２ａから出力されるパラレルデータＤＴの先頭データＤ１は、データ処理部２３の処理の遅延時間のため、フレームパルスＦＰに対してクロック信号ＣＬＫの１クロック分だけ遅延している。

このため、信号処理回路（＃２）２ａは、前段の信号処理回路（＃１）２ａから、１クロックの遅延時間を示す遅延情報Ｋａの通知を受け、遅延情報Ｋａに基づきカラムカウンタ２０及びロウカウンタ２１の計数値Ｎｃ，Ｎｒの初期値を調整する。これにより、フレームパルスＦＰの示すタイミングＴ２において、カラムカウンタ２０は計数値Ｎｃ＝４０００にロードし、ロウカウンタ２１は計数値Ｎｒ＝３にロードする。信号処理回路（＃２）２ａは、カラムカウンタ２０の計数値Ｎｃ＝２４０及びロウカウンタ２１の計数値Ｎｒ＝０となるタイミングＴ３をデコーダ２２により検出して、データ処理部２３によりデータＤ４を処理する。

このように、信号処理回路２ａは、カラムカウンタ２０、ロウカウンタ２１、及びデコーダ２２を有するため、信号処理回路２ａを構成するためには、パラレルデータＤＴの数が多いほど、多くのＦＦ及びＬＵＴを備えたＦＰＧＡ８０１が必要となる。さらに、ＦＰＧＡ８０１内の各信号処理回路２ａの配置が密集することにより、回路内のタイミングを調整するためのＦＦ及びＬＵＴも必要となる。例えば、カラムカウンタ２０、ロウカウンタ２１、デコーダ２２、及びデータ処理部２３は複製され、複製元とは異なる位置に配置される。このため、信号処理回路２ａの規模が増加して、大容量のＦＰＧＡ８０１が必要となり、装置コストが増加する

そこで、実施例では、ＯＴＵフレームに同期したフレームパルスＦＰからシフトレジスタ回路により複数のタイミングパルスを生成し、複数の信号処理回路２ａが、個別のタイミングパルスから検出したタイミングでＯＴＵフレームのパラレルデータＤＴを処理することで、回路規模を低減する。

図６は、実施例のフレーム処理部を示す構成図である。フレーム処理部８５は、シフトレジスタ回路３と、同期検出部１０と、ＦＥＣ処理部１１と、制御信号処理部１２と、ＯＨ信号処理部１３とを有する。なお、同期検出部１０、ＦＥＣ処理部１１、制御信号処理部１２、及びＯＨ信号処理部１３は、図３の同期検出部１０ａ、ＦＥＣ処理部１１ａ、制御信号処理部１２ａ、ＯＨ信号処理部１３ａとそれぞれ同一の信号処理を行う。

同期検出部１０は、ＯＴＵフレームの同期処理を行うことによりフレームパルスＦＰを生成して、シフトレジスタ回路３に出力する。シフトレジスタ回路３は、フレームパルスＦＰから互いに異なるタイミングを示す複数のタイミングパルスＴＰ［０］〜ＴＰ［２０３］を生成する。

符号１０ｙは、シフトレジスタ回路３において生成されたタイミングパルスＴＰ［０］〜ＴＰ［２０３］のタイムチャートが示されている。タイミングパルスＴＰ［０］〜ＴＰ［２０３］は、クロック信号ＣＬＫの１クロック分だけ互いにずれている。タイミングパルスＴＰ［０］は、フレームパルスＦＰと一致し、ＯＴＵフレームの先頭を示す。また、タイミングパルスＴＰ［２０３］はＯＴＵフレームの最後尾を示す。なお、タイミングパルスＴＰ［０］〜［２０３］の幅は、それぞれ、クロック信号ＣＬＫの１クロック幅に相当する。また、タイミングパルスＴＰ［０］〜［２０３］の個数（２０４）は、一例として、ＯＴＵ４フレームのパラレルデータＤＴの長さ（２０４クロック分）に基づき決定される。

タイミングパルスＴＰ［０］〜ＴＰ［２０３］は、ＦＥＣ処理部１１、制御信号処理部１２、及びＯＨ信号処理部１３に入力される。ＦＥＣ処理部１１、制御信号処理部１２、及びＯＨ信号処理部１３は、タイミングパルスＴＰ［０］〜ＴＰ［２０３］によりパラレルデータＤＴの処理のタイミングを検出する。

また、ＯＴＵフレームのパラレルデータＤＴとタイミングパルスＴＰ［０］〜ＴＰ［２０３］の時間軸上の位置関係は、パラレルデータＤＴの処理の遅延時間のために一定ではない。このため、同期検出部１０、ＦＥＣ処理部１１、制御信号処理部１２、及びＯＨ信号処理部１３の間には、各処理の遅延時間を示す遅延情報Ｋが順次に伝送される。

ＦＥＣ処理部１１、制御信号処理部１２、及びＯＨ信号処理部１３は、遅延情報Ｋに基づき、タイミング検出のためのタイミングパルスＴＰ［０］〜ＴＰ［２０３］を選択する。これにより、ＦＥＣ処理部１１、制御信号処理部１２、及びＯＨ信号処理部１３における信号処理のタイミングのずれが補正される。

また、同期検出部１０、ＦＥＣ処理部１１、制御信号処理部１２、及びＯＨ信号処理部１３の間のインターフェースは、遅延情報Ｋ及びパラレルデータＤＴから構成されるために共通し、各々の処理は各部１０〜１３内で完結する。このため、フレーム処理部８５は、新たな機能部１４（点線参照）の追加や不要な機能部１４の削除が容易であり、設計変更が容易である。

図７は、実施例の信号処理回路を示す構成図である。ＦＥＣ処理部１１、制御信号処理部１２、及びＯＨ信号処理部１３は、複数の信号処理回路（＃１，＃２，・・・＃Ｎ）２を有する。複数の信号処理回路２は、互いに直列に接続されており、複数の信号処理回路２には、それぞれ、タイミングパルスＴＰ［０］〜ＴＰ［２０３］及びクロック信号ＣＬＫが入力される。

複数の信号処理回路（＃１〜＃Ｎ）２は、タイミングパルスＴＰ［０］〜ＴＰ［２０３］のうち、１以上のタイミングパルスが示すタイミングに基づきＯＴＵフレームを順次に処理する。このため、複数の信号処理回路２は、比較例の信号処理回路２ａとは異なり、多くのＦＦ及びＬＵＴを消費するカラムカウンタ２０及びロウカウンタ２１を用いずにＯＴＵフレームの処理のタイミングを検出できる。したがって、ＦＰＧＡ８０１の回路規模が低減される。

各信号処理回路２は、タイミング検出部２４と、遅延加算部２５と、データ処理部２６とを有し、クロック信号ＣＬＫに従って動作する。タイミング検出部２４は、タイミングパルスＴＰ［０］〜ＴＰ［２０３］からパラレルデータＤＴの処理のタイミングを検出して、データ処理部２６に通知する。データ処理部２６は、前段の信号処理回路２から入力されたパラレルデータＤＴを処理して後段の信号処理回路２に出力する。

また、前段の信号処理回路２は、後段の信号処理回路２に、データ処理部２６の処理の遅延時間を示す遅延情報Ｋを通知する。後段の信号処理回路２は、遅延情報Ｋに応じてタイミングパルスＴＰ［０］〜ＴＰ［２０３］から１以上のタイミングパルスを選択し、選択したタイミングパルスが示すタイミングに基づきＯＴＵフレームを処理する。

例えば、信号処理回路（＃２）２のタイミング検出部２４は、前段の信号処理回路（＃１）２から遅延情報Ｋの通知を受ける。遅延情報Ｋは、前段の信号処理回路（＃１）２のデータ処理部２６における処理の遅延時間を、例えばクロック信号ＣＬＫのクロック単位で示す。

信号処理回路（＃２）２のタイミング検出部２４は、遅延情報Ｋ＝０の場合、タイミングパルスＴＰ［２］に基づきタイミングを検出し、遅延情報Ｋ＝１の場合、タイミングパルスＴＰ［３］（＝ＴＰ［２＋１］）に基づきタイミングを検出する。これにより、各信号処理回路２における信号処理のタイミングのずれが補正される。

各信号処理回路２は、前段の信号処理回路２から通知された遅延情報Ｋの遅延時間に、データ処理部２６のＯＴＵフレームの処理の遅延時間を加算して、後段の信号処理回路２に通知する。より具体的には、遅延加算部２５は、前段の信号処理回路２から入力された遅延情報Ｋが示す遅延時間に、データ処理部２６の遅延時間を加算して、その加算値を示す遅延情報Ｋを後段の信号処理回路２に出力する。

このため、遅延情報Ｋは各信号処理回路２の遅延時間の累積値を示し、各信号処理回路２は、前段の信号処理回路２の全てにおける信号処理のタイミングのずれを補正することができる。なお、遅延加算部２５は、加算する遅延時間を予め設定されている。

図８は実施例の信号処理回路２のタイムチャートである。図８には、フレームパルスＦＰ、クロック信号ＣＬＫ、タイミングパルスＴＰ［０］〜［３］（ＴＰ［４］以下は略）、及び前段の信号処理回路（＃１）２及び後段の信号処理回路（＃２）２の入出力されるＯＴＵフレームのデータＤ１〜Ｄ２０４が示されている。

信号処理回路（＃１）２及び信号処理回路（＃２）２は、それぞれ、個別のタイミングでＯＴＵフレームに対して個別の信号処理を行う。例えば、信号処理回路（＃１）２は、入力されたＯＴＵフレームのパラレルデータＤＴのうち、先頭データＤ１を処理する。このため、信号処理回路（＃１）２は、タイミングパルスＴＰ［０］（フレームパルスＦＰ）の示すタイミングＴ４をタイミング検出部２４により検出して、データ処理部２６によりデータＤ１を処理する。

また、例えば、信号処理回路（＃２）２は、入力されたＯＴＵフレームのパラレルデータＤＴのうち、データＤ３を処理する。しかし、前段の信号処理回路（＃１）２から出力されるパラレルデータＤＴの先頭データＤ１は、データ処理部２６の処理の遅延時間のため、フレームパルスＦＰに対してクロック信号ＣＬＫの１クロック分だけ遅延している。

このため、信号処理回路（＃２）２のタイミング検出部２４は、前段の信号処理回路（＃１）２から、１クロックの遅延時間を示す遅延情報Ｋ（＝１）の通知を受け、遅延情報Ｋに基づきタイミングパルスＴＰ［３］（＝ＴＰ［２＋１］）を選択する。このため、タイミング検出部２４は、タイミングパルスＴＰ［２］が示すタイミングＴ６ではなく、タイミングパルスＴＰ［３］が示すタイミングＴ５を検出し、データ処理部２６は、タイミングＴ５でデータＤ３を処理する。これにより、信号処理回路（＃２）２における信号処理のタイミングのずれが補正される。

（ＯＴＵ４のＡＩＳ信号の生成処理）
次に、信号処理回路２の処理の例として、ＯＴＵ４のＡＩＳ信号の生成処理を挙げて説明する。ＡＩＳ信号は、下流の伝送装置に対して警報の発生を通知するものであり、ＯＴＵ４フレーム内の所定領域のデータを「１」に変換することにより生成される。

図９及び図１０には、ＯＴＵ４フレームのＡＩＳ信号の変換対象のデータ領域Ｐ１〜Ｐ４を示す。Ｃ１〜Ｃ４、ＰＤ、ＳＴ、及びＦＣは、図２に示されたＯＴＵフレーム内のデータの種類を示す。Ｃ１はＦＡＳオーバーヘッドのデータを示し、Ｃ２はＯＴＵオーバーヘッドのデータを示す。Ｃ３はＯＤＵオーバーヘッドのデータを示し、Ｃ４はＯＰＵオーバーヘッドのデータを示す。

また、ＰＤはペイロード領域のデータを示し、ＦＣはＦＥＣ領域のデータを示す。ＳＴはスタッフバイトのデータを示す。「Column No.」及び「Row No.」は、図２の「Column」及び「Row」をそれぞれ示す。「ＴＰ」は、該当データを検出するタイミングパルスＴＰ［０］〜ＴＰ［２０３］の識別番号（０〜２０３）を示す。「Byte」及び「Bit」は、パラレルデータＤＴのバイト及びビットの位置をそれぞれ示す。

例えば、ＦＡＳオーバーヘッドのデータＣ１は、ＯＴＵ４フレームのカラム「１」〜「７」のロウ「０」に位置し、パラレルデータＤＴの１〜７バイト目（５８４〜６３９ビット目）に収容される。ＦＡＳオーバーヘッドのデータＣ１は、処理の遅延時間がない場合、タイミングパルスＴＰ［０］のタイミングで検出される。

また、ＯＤＵオーバーヘッドのデータＣ３は、ＯＴＵ４フレームのカラム「１」〜「１４」のロウ「２」〜「４」にそれぞれ位置し、パラレルデータＤＴの１〜１４バイト目（５２８〜６３９ビット目）に収容される。ＯＤＵオーバーヘッドのデータＣ３は、処理の遅延時間がない場合、タイミングパルスＴＰ［５１］、ＴＰ［１０２］、ＴＰ［１５３］のタイミングでそれぞれ検出される。

点線の枠で囲まれたデータ領域Ｐ１〜Ｐ４は、信号処理回路２がＡｌｌ「１」に変換する対象領域である。本例の信号処理回路２は、変換対象のデータ領域Ｐ１〜Ｐ４が変換対象外のデータ領域より広いため、タイミングパルスＴＰにより変換対象外のデータ領域を検出し、その検出がないときのデータを変換対象のデータ領域Ｐ１〜Ｐ４と判別してＡｌｌ「１」に変換する。なお、信号処理回路２は、上記の方法に限定されず、タイミングパルスＴＰｃ、ＴＰｆにより変換対象のデータ領域Ｐ１〜Ｐ４を検出し、Ａｌｌ「１」に変換してもよい。

信号処理回路２は、変換対象のデータ領域Ｐ１〜Ｐ４に合わせて、パラレルデータＤＴの０〜６３９ビットを、４つのデータ群Ａ〜Ｄに分けて変換する。データ群ＡにはパラレルデータＤＴの５３６〜６３９ビットが含まれ、データ群ＢにはパラレルデータＤＴの５２８〜５３５ビットが含まれる。データ群ＣにはパラレルデータＤＴの１２８〜５２７ビットが含まれ、データ群ＤにはパラレルデータＤＴの０〜１２７ビットが含まれる。

図１１は、変換処理を行う信号処理回路２の一例を示す回路図である。信号処理回路２は、ＴＰ選択部２０１〜２０４と、ＯＲ回路２０５〜２０８と、セレクタ（ＳＥＬ）２２１〜２２４と、ＦＦ２２５〜２２８とを有する。ＴＰ選択部２０１〜２０４及びＯＲ回路２０５〜２０８は図７のタイミング検出部２４に対応し、セレクタ２２１〜２２４及びＦＦ２２５〜２２８は図７のデータ処理部２６に対応する。

ＴＰ選択部２０１、ＯＲ回路２０５、セレクタ２２１、及びＦＦ２２５はデータ群Ａの変換処理を行い、ＴＰ選択部２０２、ＯＲ回路２０６、セレクタ２２２、及びＦＦ２２６はデータ群Ｂの変換処理を行う。また、ＴＰ選択部２０３、ＯＲ回路２０７、セレクタ２２３、及びＦＦ２２７はデータ群Ｃの変換処理を行い、ＴＰ選択部２０４、ＯＲ回路２０８、セレクタ２２４、及びＦＦ２２８はデータ群Ｄの変換処理を行う。

ＴＰ選択部２０１〜２０４には、シフトレジスタ回路３からタイミングパルスＴＰ［０］〜［２０３］が入力され、前段の信号処理回路２から遅延情報Ｋが入力される。ＴＰ選択部２０１〜２０４は、データ群Ａ〜Ｄの変換対象外のデータ領域に対応するタイミングパルスＴＰ［０］〜［２０３］から、遅延情報Ｋに基づきタイミングパルスＴＰ［０］〜［２０３］を選択する。

例えば、ＴＰ選択部２０１は、タイミングパルス［０］〜［２０３］から、ＴＰデータ群Ａの変換対象外のデータ領域に対応するタイミングパルスＴＰ［０］、ＴＰ［４８］〜［５０］、ＴＰ［９９］〜［１０１］、ＴＰ［１５０］〜［１５２］、ＴＰ［２０１］〜［２０３］（図９及び図１０参照）を取得する。ＴＰ選択部２０１は、取得したタイミングパルスＴＰから、遅延情報Ｋ（＝２）に基づきタイミングパルスＴＰ［２］、ＴＰ［５０］〜［５２］、ＴＰ［１０１］〜［１０３］、ＴＰ［１５２］〜［１５４］、ＴＰ［２０３］、ＴＰ［０］、ＴＰ［１］を選択する。

例えば、ＴＰ選択部２０１は、取得したタイミングパルスＴＰ［０］をタイミングパルスＴＰ［２］（＝ＴＰ［０＋２］）に変更し、取得したタイミングパルスＴＰ［４８］〜［５０］をタイミングパルスＴＰ［５０］〜［５２］（＝ＴＰ［４８＋２］〜［５０＋２］）にそれぞれ変更する。また、ＴＰ選択部２０１は、取得したタイミングパルスＴＰ［２０１］〜［２０３］をタイミングパルスＴＰ［２０３］、ＴＰ［０］、ＴＰ［１］（＝ＴＰ［２０１＋２］、ＴＰ［２０２→０］、ＴＰ［２０３→１］）にそれぞれ変更する。

これにより、信号処理回路２における信号処理のタイミングのずれが補正される。なお、他のＴＰ選択部２０２〜２０４も、データ群Ｂ〜Ｄについて、ＴＰ選択部２０１と同様の手法でタイミングパルスＴＰを選択する。

ＯＲ回路２０５〜２０８には、ＴＰ選択部２０１〜２０４が選択したタイミングパルスＴＰが入力される。ＯＲ回路２０５〜２０８は、入力された各タイミングパルスＴＰの論理和（ＯＲ）を演算して、演算値をセレクタ２２１〜２２４に出力する。

つまり、ＯＲ回路２０５〜２０８は、入力された各タイミングパルスＴＰの何れかが示すタイミングを検出したとき、「１」をセレクタ２２１〜２２４に出力する。このため、ＯＲ回路２０５〜２０８の出力する演算値が「１」であるとき、データ群Ａ〜Ｄの変換対象外のデータ領域が検出される。逆に、ＯＲ回路２０５〜２０８の出力する演算値が「０」であるとき、データ群Ａ〜Ｄの変換対象のデータ領域Ｐ１〜Ｐ４が検出される。

セレクタ２２１〜２２４には、データ群Ａ〜ＤのパラレルデータＤＴと、Ａｌｌ「１」のデータと、ＯＲ回路２０５〜２０８の演算値が入力される。セレクタ２２１〜２２４は、ＯＲ回路２０５〜２０８の演算値「０」，「１」に応じて、パラレルデータＤＴとＡｌｌ「１」のデータの一方を選択してＦＦ２２５〜２２８に出力する。

セレクタ２２１〜２２４は、ＯＲ回路２０５〜２０８の演算値が「１」である場合、パラレルデータＤＴを選択してＦＦ２２５〜２２８に出力する。また、セレクタ２２１〜２２４は、ＯＲ回路２０５〜２０８の演算値が「０」である場合、Ａｌｌ「１」のデータを選択してＦＦ２２５〜２２８に出力する。これにより、演算値が「０」である場合、変換対象のデータ領域Ｐ１〜Ｐ４がＡｌｌ「１」に変換されて出力され、演算値が「１」である場合、変換対象外のデータ領域が変換されずに出力される。

ＦＦ２２５〜２２８には、クロック信号ＣＬＫと、セレクタ２２１〜２２４からのパラレルデータＤＴが入力される。ＦＦ２２５〜２２８は、入力されたパラレルデータＤＴを保持し、クロック信号ＣＬＫのエッジ入力に応じて、後段の信号処理回路２に出力する。このため、パラレルデータＤＴは、ＦＦ２２５〜２２８で保持されることにより、タイミングパルスＴＰ［０］〜［２０３］に対してクロック信号ＣＬＫの１クロック分だけ遅延する。

遅延加算部２５は、ＦＦ２２５〜２２８における遅延時間を、遅延情報Ｋの遅延時間に加算する。このため、遅延加算部２５は、遅延情報Ｋ＝２に１クロックを加えて、遅延情報Ｋ＝３として後段の信号処理回路２に出力する。このため、各信号処理回路２は、遅延時間の累積値に基づきタイミングパルスＴＰを選択することができる。

図１２は、変換処理を行う信号処理回路２のタイムチャートの一例である。図１２には、クロック信号ＣＬＫと、タイミングパルスＴＰ［０］〜［３］（ＴＰ［４］以下は略）と、図１１の信号処理回路２に入出力されるＯＴＵフレームのデータＤ１〜Ｄ２０４及び遅延情報Ｋとが示されている。

信号処理回路２に入力される先頭データＤ１は、タイミングパルスＴＰ［０］（フレームパルスＦＰ）の示すタイミングＴ７に対して２クロック分だけ遅延している。このため、信号処理回路２は、遅延情報Ｋ＝２に基づき、タイミングパルスＴＰ［０］より２クロック分遅いタイミングパルスＴＰ［２］の示すタイミングＴ８で先頭データＤ１を検出する。また、信号処理回路２は、遅延情報Ｋ＝２に基づき、タイミングパルスＴＰ［２０３］より２クロック分遅いタイミングパルスＴＰ［１］の示すタイミングＴ９で最後尾データＤ２０４を検出する。

（ＯＴＵ１のＡＩＳ信号の生成処理）
次に、信号処理回路２の処理の例として、ＯＴＵ１のＡＩＳ信号の生成処理を挙げて説明する。ＡＩＳ信号は、ＯＴＵ１フレーム内の所定領域のデータを「１」に変換することにより生成される。

ＯＴＵ１フレームのパラレルデータＤＴの幅は、ＯＴＵ４フレームより狭く、１６（Bit）である。また、ＯＴＵ１フレームのパラレルデータＤＴの長さは、ＯＴＵ４フレームより長く、８１６０クロック分である。このため、ＯＴＵ１フレームの場合のように、シフトレジスタ回路３だけでタイミングを検出する場合、シフトレジスタ回路３を構成するために多数のＦＦが必要となる。

そこで、本例では、シフトレジスタ回路とカウンタを併用することにより、ＦＰＧＡ８０１の回路規模を抑える。より具体的には、各信号処理回路２により共用されるカラムカウンタ回路及びロウカウンタ回路と、オーバーヘッド領域の処理用のタイミングパルスを生成するシフトレジスタ回路と、ＦＥＣ領域の処理用のタイミングパルスを生成するシフトレジスタ回路とが用いられる。なお、回路構成については、図１５を参照して後述する。

図１３及び図１４には、ＯＴＵ１フレームのＡＩＳ信号の変換対象のデータ領域Ｐ１１〜Ｐ１４が示されている。図１３及び図１４において、図９及び図１０と共通する項目については同様の名称を付し、その説明を省略する。

ＯＨは、図２に示されたＯＴＵフレーム内のオーバーヘッド領域のデータを示す。「カラムカウンタ値」及び「ロウカウンタ値」は、カラムカウンタの計数値及びロウカウンタの計数値をそれぞれ示す。「ＴＰｃ」は、オーバーヘッド領域のデータ処理のタイミングを示すタイミングパルスＴＰｃ［０］〜［Ｌｃ］の識別番号０〜Ｌｃを示し、「ＴＰｆ」は、ＦＥＣ領域のデータ処理のタイミングを示すタイミングパルスＴＰｆ［０］〜［Ｌｆ］の識別番号０〜Ｌｆを示す。なお、Ｌｃ，Ｌｆは、遅延情報Ｋにより決定される。

タイミングパルスＴＰｃ［０］〜［Ｌｃ］は、カラムカウンタ値が２０３９ を示したときに動作を開始し、オーバーヘッド領域のデータＯＨの処理のタイミングを示す。また、タイミングパルスＴＰｆ［０］〜［Ｌｆ］は、カラムカウンタ値が１９１１を示したときに動作を開始し、ＦＥＣ領域のデータＦＣの処理のタイミングを示す。信号処理回路２は、ロウカウンタ値、タイミングパルスＴＰｃ［０］〜［Ｌｃ］、及びタイミングパルスＴＰｆ［０］〜［Ｌｆ］から、パラレルデータＤＴの処理のタイミングを検出する。

信号処理回路２は、変換対象のデータ領域Ｐ１１〜Ｐ１４に合わせて、パラレルデータＤＴの０〜１５ビットを、２つのデータ群Ａ，Ｂに分けて変換する。データ群ＡにはパラレルデータＤＴの８〜１５ビットが含まれ、データ群ＢにはパラレルデータＤＴの０〜７ビットが含まれる。

なお、本例の信号処理回路２も、変換対象のデータ領域Ｐ１１〜Ｐ１４が変換対象外のデータ領域より広いため、タイミングパルスＴＰｃ、ＴＰｆにより変換対象外のデータ領域を検出し、その検出がないときのデータを変換対象のデータ領域Ｐ１１〜Ｐ１４と判別してＡｌｌ「１」に変換する。しかし、信号処理回路２は、上記の方法に限定されず、タイミングパルスＴＰｃ、ＴＰｆにより変換対象のデータ領域Ｐ１１〜Ｐ１４を検出し、Ａｌｌ「１」に変換してもよい。

図１５は、変換処理を行う信号処理回路２の他例を示す回路図である。図１５には、信号処理回路２に接続されたカラムカウンタ回路４０、ロウカウンタ回路４１、シフトレジスタ回路３０，３１、及びデコーダ５１〜５３も示されている。

カラムカウンタ回路４０及びロウカウンタ回路４１は、カウンタ回路の一例であり、フレームパルスＦＰの入力に応じＯＴＵ１フレームのカラム及びロウをそれぞれ計数する。カラムカウンタ回路４０の計数値Ｎｃ’はデコーダ５１，５２に入力され、ロウカウンタ回路４１の計数値Ｎｒ’はデコーダ５３に入力される。

ロウカウンタ回路４１及びデコーダ５３は、検出回路の一例であり、フレームパルスＦＰに基づき、ＯＴＵ１フレーム内のロウ「０」及び「１」のデータを検出する。より具体的には、デコーダ５３は、Ｎｒ’＝０のとき、Ｎｒ’＝０を示す検出パルスを信号処理回路２に出力し、Ｎｒ’＝１のとき、Ｎｒ’＝１を示す検出パルスを信号処理回路２に出力する。

このように、デコーダ５３は、ロウカウンタ回路４１の計数値Ｎｒ’に基づきロウ「０」及び「１」のパラレルデータＤＴを検出するため、例えばデータパタンを比較する回路でデータを検出する場合より回路構成が簡単である。

また、デコーダ５１は、カラムカウンタ回路４０の計数値Ｎｃ’＝２０３９を検出し、その検出パルスをロウカウンタ回路４１及びシフトレジスタ回路３０に出力する。つまり、デコーダ５３は、ＯＴＵ１フレームの各ロウの最後尾のパラレルデータＤＴを検出してロウカウンタ回路４１及びシフトレジスタ回路３０に通知する。

ロウカウンタ回路４１は、デコーダ５１からの検出パルスの入力またはフレームパルスＦＰの入力に応じてロードされ、計数値Ｎｒ’が初期値に設定される。このため、ロウカウンタ回路４１は、各カラム内の最後尾のパラレルデータＤＴの後、計数値Ｎｒ’を１つ加算できる。

シフトレジスタ回路３０は、デコーダ５１からの検出パルスの入力に応じ、オーバーヘッド領域のパラレルデータＤＴのタイミングを示す複数のタイミングパルスＴＰｃ［０］〜［２５］を生成して信号処理回路２に出力する。

デコーダ５２は、カラムカウンタ回路４０の計数値Ｎｃ’＝１９１１を検出し、その検出パルスをシフトレジスタ回路３１に出力する。つまり、デコーダ５２は、ＯＴＵ１フレームのペイロード領域のデータＰＤの最後尾のパラレルデータＤＴを検出してシフトレジスタ回路３１に通知する。

シフトレジスタ回路３１は、デコーダ５２からの検出パルスの入力に応じ、ＦＥＣ領域のパラレルデータＤＴのタイミングを示す複数のタイミングパルスＴＰｃ［０］〜［１３７］を生成して信号処理回路２に出力する。

信号処理回路２は、ＴＰ選択部２０１ｂ，２０２ｂと、ＡＮＤ回路２０３ｂ〜２０５ｂと、ＯＲ回路２０６ｂ，２０７ｂと、セレクタ２２１ｂ，２２２ｂと、ＦＦ２２３ｂ，２２４ｂと、遅延加算部２５とを有する。なお、遅延加算部２５については、図１１を参照して説明済みであるため、その説明を省略する。

ＴＰ選択部２０１ｂ、ＡＮＤ回路２０３ｂ、ＯＲ回路２０６ｂ、セレクタ２２１ｂ、及びＦＦ２２３ｂはデータ群Ａの変換処理を行う。また、ＴＰ選択部２０２ｂ、ＡＮＤ回路２０４ｂ，２０５ｂ、ＯＲ回路２０７ｂ、セレクタ２２２ｂ、及びＦＦ２２４ｂはデータ群Ｂの変換処理を行う。

ＴＰ選択部２０１ｂ，２０２ｂには、シフトレジスタ回路３０，３１からタイミングパルスＴＰｃ［０］〜［２５］，ＴＰｆ［０］〜［１３７］が入力され、デコーダ５３から検出パルス（Ｎｒ’＝０または１）が入力される。さらに、ＴＰ選択部２０１ｂ，２０２ｂには前段の信号処理回路２から遅延情報Ｋが入力される。ＴＰ選択部２０１ｂ，２０２ｂは、データ群Ａ，Ｂの変換対象外のデータ領域に対応するタイミングパルスＴＰｃ［０］〜［２５］，ＴＰｆ［０］〜［１３７］から、遅延情報Ｋに基づきタイミングパルスＴＰｃ，ＴＰｆを選択する。

例えば、ＴＰ選択部２０１ｂは、タイミングパルスＴＰｃ［０］〜［２５］，ＴＰｆ［０］〜［１３７］から、データ群Ａの変換対象外のデータ領域に対応するタイミングパルスＴＰｃ［０］〜［６］、ＴＰｆ［０］〜［１２７］（図１３及び図１４参照）を取得する。ＴＰ選択部２０１は、取得したタイミングパルスＴＰｃ、ＴＰｆから、遅延情報Ｋ（＝２）に基づきタイミングパルスＴＰｃ［２］〜［８］、ＴＰｆ［２］〜［１２９］を選択する。

これにより、信号処理回路２における信号処理のタイミングのずれが補正される。なお、ＴＰ選択部２０２ｂも、ＴＰ選択部２０１ｂと同様の手法で、遅延情報Ｋ（＝２）に基づきタイミングパルスＴＰｃ［２］〜［８］、ＴＰｃ［８］、ＴＰｆ［２］〜［１２９］を選択する。

ＡＮＤ回路２０３ｂ〜２０５ｂには、ＴＰ選択部２０１ｂ，２０２ｂからタイミングパルスＴＰｃ、ＴＰｆが入力され、デコーダ５３から検出パルス（Ｎｒ’＝０またはＮｒ’＝１）が入力される。ＡＮＤ回路２０３ｂ〜２０５ｂは、入力されたタイミングパルスＴＰｃ、ＴＰｆ及び検出パルスの論理積（ＡＮＤ）を演算し、その演算値をＯＲ回路２０６ｂ，２０７ｂに出力する。

ＡＮＤ回路２０３ｂ〜２０５ｂは、ＯＴＵ１フレームのロウ「１」〜「４」のうち、Ｎｒ’＝０に対応するロウ「１」とＮｒ’＝１に対応するロウ「２」のパラレルデータＤＴを、入力されたタイミングパルスＴＰｃ、ＴＰｆが示すタイミングで検出する。例えば、ＡＮＤ回路２０３ｂは、ロウ「１」のカラム「１」〜「１４」に位置するオーバーヘッド領域のデータＯＨを、タイミングパルスＴＰｃ［２］〜［８］のタイミングで検出する。また、ＡＮＤ回路２０５ｂは、ロウ「２」のカラム「１３」，「１４」に位置するオーバーヘッド領域のデータＯＨを、タイミングパルスＴＰｃ［８］のタイミングで検出する。

ＯＲ回路２０６ｂ，２０７ｂには、ＡＮＤ回路２０３ｂ〜２０５ｂから演算値が入力され、ＴＰ選択部２０１ｂ，２０２ｂからタイミングパルスＴＰｆ［２］〜［１２９］が入力される。ＯＲ回路２０６ｂ，２０７ｂは、入力された各タイミングパルスＴＰｆ及びＡＮＤ回路２０３ｂ〜２０５ｂの演算値の論理和（ＯＲ）を演算して、演算値をセレクタ２２１ｂ，２２２ｂに出力する。

つまり、ＯＲ回路２０６ｂ，２０７ｂは、入力された各タイミングパルスＴＰｆ及びＡＮＤ回路２０３ｂ〜２０５ｂの何れかが示すタイミングを検出したとき、「１」をセレクタ２２１ｂ，２２２ｂに出力する。このため、ＯＲ回路２０６ｂ，２０７ｂの出力する演算値が「１」であるとき、データ群Ａ，Ｂの変換対象外のデータ領域が検出される。逆に、ＯＲ回路２０６ｂ，２０７ｂの出力する演算値が「０」であるとき、データ群Ａ，Ｂの変換対象のデータ領域Ｐ１１〜Ｐ１４が検出される。

セレクタ２２１ｂ，２２２ｂには、データ群Ａ，ＢのパラレルデータＤＴと、Ａｌｌ「１」のデータと、ＯＲ回路２０６ｂ，２０７ｂの演算値が入力される。セレクタ２２１ｂ，２２２ｂは、ＯＲ回路２０６ｂ，２０７ｂの演算値「０」，「１」に応じて、パラレルデータＤＴとＡｌｌ「１」のデータの一方を選択してＦＦ２２３ｂ，２２４ｂに出力する。

セレクタ２２１ｂ，２２２ｂは、ＯＲ回路２０６ｂ，２０７ｂの演算値が「１」である場合、パラレルデータＤＴを選択してＦＦ２２３ｂ，２２４ｂに出力する。また、セレクタ２２１ｂ，２２２ｂは、ＯＲ回路２０６ｂ，２０７ｂの演算値が「０」である場合、Ａｌｌ「１」のデータを選択してＦＦ２２３ｂ，２２４ｂに出力する。これにより、演算値が「０」である場合、変換対象のデータ領域Ｐ１１〜Ｐ１４がＡｌｌ「１」に変換されて出力され、演算値が「１」である場合、変換対象外のデータ領域が変換されずに出力される。

ＦＦ２２３ｂ，２２４ｂには、クロック信号ＣＬＫと、セレクタ２２１ｂ，２２２ｂからのパラレルデータＤＴが入力される。ＦＦ２２３ｂ，２２４ｂは、入力されたパラレルデータＤＴを保持し、クロック信号ＣＬＫのエッジ入力に応じて、後段の信号処理回路２に出力する。このため、パラレルデータＤＴは、ＦＦ２２３ｂ，２２４ｂで保持されることにより、タイミングパルスＴＰｃ、ＴＰｆに対してクロック信号ＣＬＫの１クロック分だけ遅延する。

このように、信号処理回路２は、ロウカウンタ回路４１及びデコーダ５３によりＯＴＵ１フレームのロウ「０」，「１」のパラレルデータＤＴが検出されたとき、タイミングパルスＴＰｃ［２］〜［８］が示すタイミングに基づきパラレルデータＤＴを処理する。このため、信号処理回路２の規模は、シフトレジスタ回路のみを用いた場合より低減される。

図１６は、変換処理を行う信号処理回路２のタイムチャートの他例である。図１６には、クロック信号ＣＬＫと、フレームパルスＦＰと、タイミングパルスＴＰｃ［０］〜［３］（ＴＰｃ［４］以下は略）と、タイミングパルスＴＰｆ［０］，［１］（ＴＰｆ［２］以下は略）と、図１１の信号処理回路２に入出力されるＯＴＵフレームのデータＤ１〜Ｄ２０４及び遅延情報Ｋとが示されている。

シフトレジスタ回路３０は、デコーダ５１により、カラムカウンタ回路４０の計数値Ｎｃ’＝２０３９となるタイミングＴ９において、ＴＰｃ［０］を１にセットする。これにより、タイミングパルスＴＰｃ［０］〜［２５］が順次に出力される。

また、シフトレジスタ回路３１は、デコーダ５２により、カラムカウンタ回路４０の計数値Ｎｃ’＝１９１１となるタイミングＴ１０でＴＰｆ［０］を１にセットして、動作を開始する。これにより、タイミングパルスＴＰｆ［０］〜［１３７］が順次に出力される。

このように、本例の信号処理回路２は、ロウカウンタ回路４１及びカラムカウンタ回路４０が設けられているため、シフトレジスタ回路３０，３１のＦＦの個数が低減される。なお、ロウカウンタ回路４１及びカラムカウンタ回路４０は、信号処理回路２ごとに設けられるものではなく、複数の信号処理回路２の間で共用されるものであるため、回路規模への影響は小さい。

これまで述べたように、実施例に係る信号処理回路２は、シフトレジスタ回路３，３０，３１と、複数の信号処理回路２とを有する。シフトレジスタ回路３，３０，３１は、ＯＴＵフレームに同期したフレームパルスＦＰから、互いに異なるタイミングを示す複数のタイミングパルスＴＰ，ＴＰｃ，ＴＰｆを生成する。複数の信号処理回路２は、複数のタイミングパルスＴＰ，ＴＰｃ，ＴＰｆのうち、１以上のタイミングパルスが示すタイミングに基づきＯＴＵフレームを順次に処理する。

上記の構成によると、複数の信号処理回路２は、比較例の信号処理回路２ａとは異なり、多くのＦＦ及びＬＵＴを消費するカラムカウンタ２０及びロウカウンタ２１を用いずにＯＴＵフレームの処理のタイミングを検出できる。したがって、ＦＰＧＡ８０１の回路規模が低減される。

上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。

２，２ａ 信号処理回路
３，３０，３１ シフトレジスタ回路
４０ カラムカウンタ回路
４１ ロウカウンタ回路
５１〜５３ デコーダ

Claims (4)

1. フレーム信号に同期したフレームパルスから、互いに異なるタイミングを示す複数のタイミングパルスを生成するシフトレジスタ回路と、
   互いに直列に接続され、前記シフトレジスタ回路から各々に入力された前記複数のタイミングパルスのうち、１以上のタイミングパルスが示す前記タイミングに基づき前記フレーム信号を順次に処理する複数の信号処理回路とを有し、
   前記複数の信号処理回路は、それぞれ、後段の信号処理回路に前記フレーム信号の処理の遅延時間を通知し、
   前記後段の信号処理回路は、前記遅延時間に応じて前記複数のタイミングパルスから前記１以上のタイミングパルスを選択し、前記１以上のタイミングパルスが示す前記タイミングに基づき前記フレーム信号を処理することを特徴とする伝送装置。
2. 前記複数の信号処理回路は、それぞれ、前記遅延時間に自己の前記フレーム信号の処理の遅延時間を加算して、後段の信号処理回路に通知することを特徴とする請求項１に記載の伝送装置。
3. 前記フレームパルスに基づき、前記フレーム信号に含まれる所定のデータを検出する検出回路を、さらに有し、
   前記複数の信号処理回路は、それぞれ、前記検出回路により前記所定のデータが検出されたとき、前記１以上のタイミングパルスが示す前記タイミングに基づき前記フレーム信号を処理することを特徴とする請求項１または２に記載の伝送装置。
4. 前記検出回路は、前記フレームパルスの入力に応じ前記フレーム信号内のデータを計数するカウンタ回路を有し、前記カウンタ回路の計数値に基づき前記所定のデータを検出することを特徴とする請求項３に記載の伝送装置。
   

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