CN115378419B - 一种熔丝修调的控制电路 - Google Patents

Abstract

本文提供了一种熔丝修调的控制电路，包括：帧同步检测单元，用于接收时钟信号和帧数据，当帧数据的帧头为预设数位时，生成帧同步信号；还用于当接收到帧结束信号时，停止生成帧同步信号；输入数据处理单元，用于接收时钟信号和帧数据，当接收到帧同步信号时，对帧数据移位寄存；还用于当检测到帧数据的标志位移位至标志区时，生成帧结束信号至帧同步检测单元，并发送帧数据的地址位和数据位至熔丝单元，实现了避免因为帧数据中某字节出现错位，读取错误帧数据的情况发生。

Description

一种熔丝修调的控制电路

技术领域

本发明涉及熔丝修调技术领域，尤其是一种熔丝修调的控制电路。

背景技术

针对高精度基准、运放和AD等集成电路设计，其电路参数精度要求很高，而工艺厂生产的电容和电阻存在一定工艺偏差，无法满足这种精度要求，导致芯片性能指标与预期存在差异，影响了电路的性能甚至功能。因此，需要在芯片正常使用前，对芯片参数进行测试，然后根据测试结果对芯片的关键参数进行修调，从而使电路参数更精确、一致性更好。

熔丝修调系统一般包括控制电路和修调电路，控制电路根据输入端输入的外部传输信号产生与修调电路对应的逻辑信号，实现对修调电路的开关控制，修调电路根据控制电路产生的逻辑信号对芯片待修调的关键参数进行修调。

然而，在外部传输信号连续多帧传输时，若某一帧数据的相位出现偏移或丢失，现有的控制电路在传输后续帧数据时，时钟和数据的相位关系会出现错位，导致修调电路无法正确识别有效的数据帧，数据传输存在一定可靠性问题。

发明内容

针对现有技术的上述问题，本文的目的在于，提供一种熔丝修调的控制电路，以解决现有技术中时钟和数据的相位关系出现错位时，导致修调电路无法正确识别有效的数据帧的问题。

为了解决上述技术问题，本文的具体技术方案如下：

一方面，本文提供一种熔丝修调的控制电路，包括：

帧同步检测单元，用于接收时钟信号和帧数据，当所述帧数据的帧头为预设数位时，生成帧同步信号；还用于当接收到帧结束信号时，停止生成所述帧同步信号；

输入数据处理单元，用于接收所述时钟信号和所述帧数据，当接收到所述帧同步信号时，对所述帧数据移位寄存；还用于当检测到所述帧数据的标志位移位至标志区时，生成所述帧结束信号至所述帧同步检测单元，并发送所述帧数据的地址位和数据位至熔丝单元。

作为本文的一个实施例，还包括：

时钟恢复单元，用于接收单线传输信号，并将所述单线传输信号恢复为所述时钟信号和所述帧数据。

作为本文的一个实施例，所述熔丝单元，用于使用所述地址位和所述数据位进行熔丝修调或预修调。

作为本文的一个实施例，所述帧数据的帧格式为帧头、标志位、读写位、地址位、数据位和校验位。

作为本文的一个实施例，所述帧同步检测单元包括第一D触发器、第二D触发器、第一反相器、第一与门、第二与门、第一或门和第一或非门；

所述帧数据和所述时钟信号分别与所述第一D触发器的D输入端以及所述第一D触发器的时钟输入端相连，所述第一D触发器的输出端与所述第一反相器的输入端相连；

所述第一反相器的输出端与所述第一与门的一个输入端相连，所述帧数据与所述第一与门的另一个输入端相连，所述第一与门的输出端与所述第一或门的一个输入端相连；

所述帧同步信号与所述第一或门的另一个输入端相连，所述第一或门的输出端与所述第二与门的一个输入端相连；

终止信号与所述第一或非门的一个输入端相连，所述帧结束信号与所述第一或非门的另一个输入端相连，所述第一或非门的输出端与所述第二与门的另一个输入端相连；

所述第二与门的输出端与所述第二D触发器的D输入端相连，所述时钟信号与所述第二D触发器的时钟输入端相连。

作为本文的一个实施例，所述输入数据处理单元包括：

移位寄存模块，用于接收所述帧数据，并将所述帧数据从标志位进行移位寄存；

校验模块，用于在当前的帧数据与上一次的帧数据的校验位相等时，生成校验成功信号；

帧结束模块，用于在检测到所述移位寄存模块对应标志位的寄存器中的数位由低电平变为高电平时，生成所述帧结束信号；

读写模块，用于接收所述校验成功信号、所述帧结束信号和所述读写位，生成读信号或写信号。

作为本文的一个实施例，所述移位寄存模块包括若干移位寄存器；

所述若干移位寄存器排列组合为校验区、数据区、地址区、读写区和所述标志区；

所述读写区与所述读写模块相连；

所述标志区与所述帧结束模块相连。

作为本文的一个实施例，所述校验模块包括第一异或门、第三与门、第三D触发器；

所述帧数据与所述第一异或门的一端相连；

所述第一异或门的另一个输入端与所述第三D触发器的第一输出端相连，所述第一异或门的输出端与所述第三与门的一个输入端相连；

所述帧同步信号与所述第三与门的另一个输入端相连，所述第三与门的输出端与所述第三D触发器的D输入端相连；

所述时钟信号与所述第三D触发器的时钟输入端相连，所述第三D触发器的第二输出端与所述读写模块相连并输出所述校验成功信号。

作为本文的一个实施例，所述帧结束模块包括第一延时模块、第二反相器、第四与门；

所述标志区与所述第一延时模块的输入端以及所述第四与门的一个输入端相连；

所述第一延时模块的输出端与所述第二反相器的输入端相连；

所述第二反相器的输出端与所述第四与门的另一个输入端相连；

所述第四与门的输出端与所述读写模块相连，所述第四与门的输出端输出所述帧结束信号。

作为本文的一个实施例，所述读写模块包括第五与门；

所述第五与门分别与所述第三D触发器的第二输出端、所述读写区和所述第四与门的输出端相连，输出读信号或写信号。

作为本文的一个实施例，所述时钟恢复单元包括第六与门、第二延时模块、第三反相器、第七与门、第一NMOS管、第一电阻、第一电容和施密特触发器；

使能信号和所述单线传输信号分别与所述第六与门的输入端相连，所述第六与门的输出端分别与所述第二延时模块的输入端和所述第七与门的一个输入端相连，且输出所述帧数据；

所述第二延时模块的输出端与所述第三反相器的输入端相连；

所述第三反相器的输出端与所述第七与门的另一个输入端相连，所述第七与门的输出端与所述第一NMOS管的栅极相连，所述第一NMOS管的源极接地；

所述第一电阻的一端与VCC相连，另一端分别与所述第一NMOS管的漏极以及所述施密特触发器的输入端相连；

所述第一电容的一端与所述第一NMOS管的漏极相连，所述第一电容的另一端与所述第一NMOS管的源极相连；

所述施密特触发器的输出端输出所述时钟信号。

作为本文的一个实施例，所述熔丝单元包括译码器、熔丝寄存器组、调试寄存器组和熔丝阵列；其中，所述熔丝阵列和所述调试寄存器组均与待修调芯片相连；

所述译码器对所述地址区的地址位进行译码，若地址位对应所述熔丝寄存器组的地址，则所述数据区的数据位写入至所述熔丝寄存器组，所述熔丝寄存器组的数据位控制所述熔丝阵列烧断，所述熔丝阵列输出熔丝修调状态，对所述待修调芯片进行熔丝修调；

若所述地址位对应所述调试寄存器组的地址，则所述数据区的数据位写入至所述调试寄存器组，所述调试寄存器组输出预修调状态，对所述待修调芯片进行预修调。

采用上述技术方案，实现了识别帧数据的帧头，产生帧同步信号，同时通过帧同步信号令帧数据进行移位寄存，并在帧数据的全部数据寄存完成时，产生帧结束信号，以停止帧数据的接收，进而完成该帧数据的读取，避免因为帧数据中某字节出现错位，读取错误帧数据的情况发生。

为让本文的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

为了更清楚地说明本文实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本文的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本文实施例一种熔丝修调的控制电路的局部示意图；

图2示出了本文实施例帧数据的帧格式示意图；

图3示出了本文实施例帧同步检测单元的电路示意图；

图4示出了本文实施例输入数据处理单元拓扑图；

图5示出了本文实施例输入数据处理单元电路示意图；

图6示出了本文实施例熔丝单元的示意图；

图7示出了本文实施例时钟恢复单元的电路图；

图8示出了本文实施例时钟恢复单元的时序图；

图9示出了本文实施例熔丝修调的控制电路的整体电路拓扑图；

图10示出了本文实施例本文熔丝修调的控制电路的时序图。

附图符号说明：

1、帧同步检测单元；

2、输入数据处理单元；

401、移位寄存模块；

402、校验模块；

403、帧结束模块；

404、读写模块；

3、时钟恢复单元；

4、熔丝单元；

601、译码器；

602、熔丝寄存器组；

603、调试寄存器组；

604、熔丝阵列；

5、看门狗单元；

6；输出数据处理单元；

7、控制单元；

8、多路选通单元；

11、第一D触发器；

12、第二D触发器；

13、第三D触发器；

21、第一反相器；

22、第二反相器；

23、第三反相器；

31、第一与门；

32、第二与门；

33、第三与门；

34、第四与门；

35、第五与门；

36、第六与门；

37、第七与门；

41、第一或门；

51、第一或非门；

61、第一异或门；

71、移位寄存器；

81、第一延时模块；

82、第二延时模块；

91、第一NMOS管；

92、第一电阻；

93、第一电容；

94、施密特触发器；

201、帧头；

202、标志位；

203、读写位；

204、地址位；

205、数据位；

206、校验位。

具体实施方式

下面将结合本文实施例中的附图，对本文实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本文一部分实施例，而不是全部的实施例。基于本文中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本文保护的范围。

需要说明的是，本文的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本文的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

针对高精度基准、运放和AD等集成电路设计，其电路参数精度要求很高，而工艺厂生产的电容和电阻存在一定工艺偏差，无法满足电路参数精度要求，导致芯片性能指标与预期存在差异，影响电路的性能甚至功能。

因此，需要在芯片正常使用前，对芯片的电路参数进行测试，然后根据测试结果对芯片的关键参数进行修调，从而使电路更精确、一致性更好。

在对芯片的关键参数进行修调时，通常是将预设的熔丝修调数据(在本文中包括地址位和数据位)发送至控制电路，然后通过控制电路将熔丝修调数据发送至待修调的芯片，然而在该过程中，会出现实际发送至待修调的熔丝修调数据与预设的熔丝修调数据不一致的情况。例如预设的熔丝修调数据为0001，然而由于数据出现了错位，导致实际发送至待修调的熔丝修调数据可能为0010、0100或1000等，造成了修调过程的效率降低，浪费了修调的时间。且在熔丝修调时，由于不可逆，造成了芯片的浪费，提升了芯片修调的成本。因此，需要保证实际发送至待修调的熔丝修调数据与预设的熔丝修调数据一致。

如图1所示一种熔丝修调的控制电路的局部示意图，包括帧同步检测单元1和输入数据处理单元2。

帧同步检测单元1，用于接收时钟信号和帧数据，当所述帧数据的帧头为预设数位时，生成帧同步信号；还用于当接收到帧结束信号时，停止生成所述帧同步信号；

输入数据处理单元2，用于接收所述时钟信号和所述帧数据，当接收到所述帧同步信号时，对所述帧数据移位寄存；还用于当检测到所述帧数据的标志位移位至标志区时，生成所述帧结束信号至所述帧同步检测单元1，并发送所述帧数据的地址位和数据位至熔丝单元。

采用上述技术方案，实现了识别帧数据的帧头，产生帧同步信号，同时通过帧同步信号令帧数据进行移位寄存，并在帧数据的全部数据寄存完成时，产生帧结束信号，以停止帧数据的接收，进而完成该帧数据的读取，避免因为帧数据中某字节出现错位，读取错误帧数据的情况发生。

如图2所示帧数据的帧格式示意图，作为本文的一个实施例，所述帧数据的帧格式为帧头201、标志位202、读写位203、地址位204、数据位205和校验位206。

帧头201的预设数位为01。标志位202的预设数位为1。读写位203的预设数位可以为0或1，当读写位为1时，此时该帧数据用于写，当读写位为0时，此时该帧数据用于读。地址位204的数据为帧数据中数据位205的发送地址，在本文中地址位204可以为4bit。数据位205的数据作为熔丝修调数据，在本文中数据位205可以为8bit。校验位206的预设数位为1。

如图3所示帧同步检测单元的电路示意图，作为本文的一个实施例，所述帧同步检测单元1包括第一D触发器11、第二D触发器12、第一反相器21、第一与门31、第二与门32、第一或门41和第一或非门51；

所述帧数据Dat和所述时钟信号Clk分别与所述第一D触发器11的D输入端以及所述第一D触发器11的时钟输入端相连，所述第一D触发器11的输出端与所述第一反相器21的输入端相连；

所述第一反相器21的输出端与所述第一与门31的一个输入端相连，所述帧数据Dat与所述第一与门31的另一个输入端相连，所述第一与门31的输出端与所述第一或门41的一个输入端相连；

所述帧同步信号Sync与所述第一或门41的另一个输入端相连，所述第一或门41的输出端与所述第二与门32的一个输入端相连；

终止信号Stop与所述第一或非门51的一个输入端相连，所述帧结束信号End与所述第一或非门51的另一个输入端相连，所述第一或非门51的输出端与所述第二与门32的另一个输入端相连；

所述第二与门32的输出端与所述第二D触发器12的D输入端相连，所述时钟信号Clk与所述第二D触发器12的时钟输入端相连。

如图4所示输入数据处理单元拓扑图，作为本文的一个实施例，所述输入数据处理单元2包括：

移位寄存模块401，用于接收所述帧数据，并将所述帧数据从标志位进行移位寄存；

校验模块402，用于在当前的帧数据与上一次的帧数据的校验位相等时，生成校验成功信号；

帧结束模块403，用于在检测到所述移位寄存模块401对应标志位的寄存器中的数位由低电平变为高电平时，生成所述帧结束信号；

读写模块404，用于接收所述校验成功信号、所述帧结束信号和所述读写位，生成读信号或写信号。

如图5所示输入数据处理单元电路示意图，作为本文的一个实施例，所述移位寄存模块401包括若干移位寄存器71；

所述若干移位寄存器71排列组合为校验区、数据区、地址区、读写区和所述标志区；

所述读写区与所述读写模块404相连；

所述标志区与所述帧结束模块403相连。

作为本文的一个实施例，所述校验模块402包括第一异或门61、第三与门33、第三D触发器13；

所述帧数据与所述第一异或门61的一端相连；

所述第一异或门61的另一个输入端与所述第三D触发器13的第一输出端相连，所述第一异或门61的输出端与所述第三与门33的一个输入端相连；

所述帧同步信号与所述第三与门33的另一个输入端相连，所述第三与门33的输出端与所述第三D触发器13的D输入端相连；

所述时钟信号与所述第三D触发器13的时钟输入端相连，所述第三D触发器13的第二输出端与所述读写模块404相连并输出所述校验成功信号。

作为本文的一个实施例，所述帧结束模块403包括第一延时模块81、第二反相器22、第四与门34；

所述标志区与所述第一延时模块81的输入端以及所述第四与门34的一个输入端相连；

所述第一延时模块81的输出端与所述第二反相器22的输入端相连；

所述第二反相器22的输出端与所述第四与门34的另一个输入端相连；

所述第四与门34的输出端与所述读写模块404相连，所述第四与门34的输出端输出所述帧结束信号。

作为本文的一个实施例，所述读写模块404包括第五与门35；

所述第五与门35分别与所述第三D触发器13的第二输出端、所述读写区和所述第四与门34的输出端相连，输出读信号或写信号。

为了令本领域技术人员可以更为清楚理解本文中的电路的工作原理，本文给出电路的详细说明。帧头201、标志位202、读写位203、地址位204、数据位205和校验位206。

当帧同步检测单元1检测到帧头201后，移位寄存模块401对帧数据开始串行移位，移位寄存模块401共15bit，可以将1bit标志位202、1bit读写位203、4bit地址位204、8bit数据位205、1bit校验位206串行移入。

移位寄存模块401的Reg1为1bit的校验区，Reg2至Reg9为8bit的数据区，移位寄存模块401Reg10至Reg13地址区表示4bit地址，Reg14为1bit的读写区，Reg15为1bit的标志区。由于标志位为高，当移位寄存器71的Reg15检测到高电平1时，表示帧数据已经移位15次，所有帧数据已经移入移位寄存模块401中，此时，移位寄存模块401产生帧结束信号End，并用帧结束信号复位帧同步检测单元1，使其结束帧同步。此时如果校验模块402的校验和正确，产生读写信号Wr/Rd。

当产生帧同步信号Sync后，每个时钟周期将帧数据与上周期的异或校验数据Check_dat进行异或操作，异或校验数据初始化为0。如果最后一次异或校验数据Check_dat与最后一个时钟周期的输入数据即移位寄存器71Reg1相等，则校验位Parity_bit为高电平1，否则为低电平0。

帧结束信号End是通过检测最高标志位即移位寄存器71Reg15是否从0变为1，如果标志区从0变为1，则通过第一延时模块81和第二反相器22生成一个帧结束信号End，表示数据接收已经完成。

当产生帧结束信号End，且读写区为1，且校验位Parity_bit为1，产生写信号Wr；当产生帧结束信号End，且读写区为0，且校验位Parity_bit为1，产生读信号Rd。

如图6所示熔丝单元的示意图，作为本文的一个实施例，所述熔丝单元4包括译码器601、熔丝寄存器组602、调试寄存器组603和熔丝阵列604；

其中，所述熔丝阵列604和所述调试寄存器组603均与待修调芯片相连；

所述译码器601对所述地址区的地址位进行译码，若地址位对应所述熔丝寄存器组602的地址，则所述数据区的数据位写入至所述熔丝寄存器组602，所述熔丝寄存器组602的数据位控制所述熔丝阵列604烧断，所述熔丝阵列604输出熔丝修调状态，对所述待修调芯片进行熔丝修调；在通过熔丝阵列604向待修调芯片输出熔丝修调状态后，所述熔丝修调状态在所述熔丝修调的控制电路重新上电后不可改变，即可以大批量的对后续的待修调电路进行修调。

若所述地址位对应所述调试寄存器组603的地址，则所述数据区的数据位写入至所述调试寄存器组603，所述调试寄存器组603输出预修调状态，对所述待修调芯片进行预修调。在通过调试寄存器组603向待修调芯片输出预修调状态后，所述预修调状态在所述熔丝修调的控制电路重新上电后，还可以通过对所述调试寄存器组重新写入数据进行改变。简言之，通过调试寄存器组603输出预修调状态的过程为试修调，在控制电路重新上电后，还可以刷新预修调状态，以便使用人员可以找到最优的预修调状态。

为了令本领域技术人员可以更加理解本文的方案，本文给出熔丝单元4的详细说明。

当写信号Wr为1时，译码器601对地址数据进行译码，若帧数据用于预修调，译码器601的译码地址为调试寄存器组603的地址，输入熔丝修调数据写入到调试寄存器组603，调试寄存器组603中的数据直接输出，在不破坏熔丝的情况下进行预修调，找到最优修调组合。

若帧数据用于熔丝修调，译码器601的译码地址为熔丝寄存器组602的地址，输入熔丝修调数据写入到熔丝寄存器组602，熔丝寄存器组602中的熔丝修调数据控制与其连接的熔丝阵列604是否烧断，输出熔丝修调状态，熔丝修调状态包括未烧断和烧断两种状态，所述两种状态的输出值0或1可根据实际需求设置。总之，在预修调操作时，可以对调试寄存器组603进行多次写入操作，通过观察被修调量的状态确定熔丝的最终修调方案；在熔丝修调操作时，当确定熔丝的最终修调状态后，通过对希望烧断熔丝写0或1实现对该熔丝的烧断。调试寄存器组603和熔丝寄存器组602的数量可以根据实际需求任意设置，熔丝数量也可以任意配置，实现对多比特位进行控制。

熔丝修调系统一般包括控制电路和修调电路，控制电路根据输入端输入的外部传输信号产生与修调电路对应的逻辑信号，实现对修调电路的开关控制，修调电路根据控制电路产生的逻辑信号对芯片待修调的关键参数进行修调。但现有熔丝修调控制电路的输入端需要两个外部端口，一个端口提供时钟信号，一个端口提供数据信号。因此这两个端口占用了电路中过多的体积。

为了解决上述问题，本本文给出了一种将具有不同占空比编码信号恢复为时钟信号和帧数据的时钟恢复单元3。为了方便说明，在本文中具有不同占空比编码信号可以作为单线传输信号，并通过一路信道向时钟恢复单元3输入。

如图7所示时钟恢复单元的电路图，作为本文的一个实施例，所述时钟恢复单元3包括第六与门36、第二延时模块82、第三反相器23、第七与门37、第一NMOS管91、第一电阻92、第一电容93和施密特触发器94；

使能信号和所述单线传输信号分别与所述第六与门36的输入端相连，所述第六与门36的输出端分别与所述第二延时模块82的输入端和所述第七与门37的一个输入端相连，且输出所述帧数据；

所述第二延时模块82的输出端与所述第三反相器23的输入端相连；

所述第三反相器23的输出端与所述第七与门37的另一个输入端相连，所述第七与门37的输出端与所述第一NMOS管91的栅极相连，所述第一NMOS管91的源极接地；

所述第一电阻92的一端与VCC相连，另一端分别与所述第一NMOS管91的漏极以及所述施密特触发器的输入端相连；

所述第一电容93的一端与所述第一NMOS管91的漏极相连，所述第一电容93的另一端与所述第一NMOS管91的源极相连；

所述施密特触发器94的输出端输出所述时钟信号。

可选地，将单线传输信号恢复出时钟和数据的方法为：所述单线传输信号是一种占空比编码信号，即“0”信号调制成占空比大于等于10％且小于50％的两个电平，“1”信号调制成占空比大于50％且小于等于90％的两个电平，在单线传输信号的上升沿后恢复一个T/2(T为信号周期)的上升沿，利用该上升沿对单线传输信号进行采样，实现对时钟信号和帧数据的判别。

如图8所示时钟恢复单元的时序图，假设单线传输信号701的周期为10us，“0”信号的高电平持续时间为1us，低电平持续时间为9us；“1”信号的高电平持续时间为9us，低电平持续时间为1us。单线传输信号701与使能信号EN进入第六与门36，第六与门36一路直接输出得到帧数据706，一路进入第七与门37的一个输入，另一路经过第二延时模块82产生信号702，信号702经过第三反相器进入第七与门37的另一个输入，产生信号703。信号703控制第一NMOS管91的栅极，当信号703为低电平时，第一NMOS管91断开，信号704电压为高，当信号703为高电平时，第一NMOS管91闭合，将信号704电压拉低，信号703再为低电平时，第一NMOS管91断开，信号704电压逐渐升高。信号704经过施密特触发器94恢复出时钟信号705。

如图9所示熔丝修调的控制电路的整体电路拓扑图，包括看门狗单元5、时钟恢复单元3、帧同步检测单元1、输入数据处理单元2、输出数据处理单元6、熔丝单元4、控制单元7和多路选通单元8。

时钟恢复单元3将单线传输信号701恢复出时钟信号705和帧数据706，并在修调结束后进入关闭状态。看门狗单元5检测当单线传输信号701在N(如N＝3)个周期没有发生变化时，产生看门狗复位信号Rstn，对帧同步检测单元1进行复位，并在修调结束后进入关闭状态。

帧同步检测单元1用于检测到时钟恢复单元3输出帧数据705的通信状态，当检测到一个有效时钟恢复单元3，即检测到帧头201后，产生帧同步信号Sync，表示开始传输一个数据帧，当完成一个数据帧的传输后，帧同步信号Sync被复位，表示传输停止。所述输入数据处理单元2用于当帧同步信号Sync有效时，对恢复出的帧数据705进行串行移位，产生帧结束信号End和读写信号Wr/Rd，输出得到地址、数据Dat1，并在修调结束后进入关闭状态。所述熔丝单元4根据输入数据处理单元2输出的写信号Wr以及控制熔丝中的Start熔丝信号，按照输入数据处理单元2输出的地址位将输入输入数据处理单元2的帧数据写入到调试寄存器组603或熔丝寄存器组602。

具体的，当执行写操作时，熔丝电路中的译码器601对输入数据处理单元2输出的地址位进行译码。

若帧数据用于预修调，译码的地址位为调试寄存器组603的地址，熔丝修调数据写入到调试寄存器组603，调试寄存器组603中的预修调数据直接输出预修调状态，所述预修调状态在所述熔丝修调的控制电路重新上电后，可通过对所述调试寄存器组重新写入数据进行改变，在不破坏熔丝的情况下进行预修调，找到最优修调组合；若所述数据用于熔丝修调，译码的地址位为熔丝寄存器组602的地址，熔丝修调数据写入到熔丝寄存器组602，熔丝寄存器组602中的熔丝修调数据控制与其连接的熔丝阵列604是否烧断，输出熔丝修调状态，此时即使掉电，由于熔丝已经被烧断，所述熔丝修调状态在所述熔丝修调的控制电路重新上电后不可改变，熔丝修调状态包括未烧断和烧断两种状态，所述两种状态的输出值0或1可根据实际需求设置。

更具体的，在执行预修调操作时，可以对调试寄存器组603进行多次写入操作，通过观察被修调量的状态确定熔丝的最终修调方案；在熔丝修调操作时，当确定熔丝的最终修调状态后，通过对希望烧断熔丝写0或1实现对该熔丝的烧断。

控制单元7包括Start熔丝、Sel熔丝和Stop熔丝。

多路选通器用于根据控制单元7中的Sel熔丝信号将调试寄存器组603的预修调数据或熔丝阵列604的熔丝修调状态选通到外部接口，外部接口宽度可以根据实际需求任意设置，如接口宽度32位。

所述控制单元7中的Start熔丝用于控制熔丝阵列604是否烧断，Sel熔丝用于控制多路选通器的选通，Stop熔丝用于控制看门狗单元5、时钟恢复单元3、输入数据处理单元2在修调结束后进入关闭状态。

所述输出数据处理单元6通过读信号Rd将调试寄存器组603数据或熔丝修调状态串行移位读到输出数据端口，生成输出信号o_dat，具体的，当执行读操作时，如果读出地址为调试地址，读出数据为调试寄存器组603中的数据，如果读出地址为熔丝地址，读出数据为熔丝修调后的状态。

如图10所示本文熔丝修调的控制电路的时序图，在图10中给出了各种信号的对应关系，本领域技术人员可以根据时序图与相应的电路图进行理解。

本文的熔丝修调的控制电路在实际使用时，只需要一个外部端口，接收单线传输信号，熔丝数量可任意配置，可以实现对多比特位进行控制。内部的时钟恢复单元3能够将单线传输信号恢复出时钟信号和帧数据，确保时钟和数据的相位关系对应，且帧同步检测单元1和输入数据处理单元2能够提供帧同步、帧结束、帧校验的功能，确保能够识别每一帧数据，保证数据传输的可靠性。此外，本文的熔丝修调的控制电路在实际使用时，可以通过管脚复用方式在封装后进行修调，避免封装对电路参数影响。

应理解，在本文的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本文实施例的实施过程构成任何限定。

还应理解，在本文实施例中，术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系。例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本文的范围。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本文所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本文实施例方案的目的。

另外，在本文各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

本文中应用了具体实施例对本文的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本文的方法及其核心思想；同时，对于本领域的一般技术人员，依据本文的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本文的限制。

Claims (11)

1.一种熔丝修调的控制电路，其特征在于，包括：

帧同步检测单元，用于接收时钟信号和帧数据，当所述帧数据的帧头为预设数位时，生成帧同步信号；还用于当接收到帧结束信号时，停止生成所述帧同步信号；

输入数据处理单元，用于接收所述时钟信号和所述帧数据，当接收到所述帧同步信号时，对所述帧数据移位寄存；还用于当检测到所述帧数据的标志位移位至标志区时，生成所述帧结束信号至所述帧同步检测单元，并发送所述帧数据的地址位和数据位至熔丝单元；

所述熔丝单元包括译码器、熔丝寄存器组、调试寄存器组和熔丝阵列；其中，所述熔丝阵列和所述调试寄存器组均与待修调芯片相连；

所述译码器对所述地址区的地址位进行译码，若地址位对应所述熔丝寄存器组的地址，则所述数据区的数据位写入至所述熔丝寄存器组，所述熔丝寄存器组的数据位控制所述熔丝阵列烧断，所述熔丝阵列输出熔丝修调状态，对所述待修调芯片进行熔丝修调；

若所述地址位对应所述调试寄存器组的地址，则所述数据区的数据位写入至所述调试寄存器组，所述调试寄存器组输出预修调状态，对所述待修调芯片进行预修调。

2.根据权利要求1所述的熔丝修调的控制电路，其特征在于，还包括：

时钟恢复单元，用于接收单线传输信号，并将所述单线传输信号恢复为所述时钟信号和所述帧数据。

3.根据权利要求1所述的熔丝修调的控制电路，其特征在于，所述熔丝单元，用于使用所述地址位和所述数据位进行熔丝修调或预修调。

4.根据权利要求3所述的熔丝修调的控制电路，其特征在于，所述帧数据的帧格式为帧头、标志位、读写位、地址位、数据位和校验位。

5.根据权利要求4所述的熔丝修调的控制电路，其特征在于，所述帧同步检测单元包括第一D触发器、第二D触发器、第一反相器、第一与门、第二与门、第一或门和第一或非门；

所述帧数据和所述时钟信号分别与所述第一D触发器的D输入端以及所述第一D触发器的时钟输入端相连，所述第一D触发器的输出端与所述第一反相器的输入端相连；

所述第一反相器的输出端与所述第一与门的一个输入端相连，所述帧数据与所述第一与门的另一个输入端相连，所述第一与门的输出端与所述第一或门的一个输入端相连；

所述帧同步信号与所述第一或门的另一个输入端相连，所述第一或门的输出端与所述第二与门的一个输入端相连；

终止信号与所述第一或非门的一个输入端相连，所述帧结束信号与所述第一或非门的另一个输入端相连，所述第一或非门的输出端与所述第二与门的另一个输入端相连；

所述第二与门的输出端与所述第二D触发器的D输入端相连，所述时钟信号与所述第二D触发器的时钟输入端相连。

6.根据权利要求5所述的熔丝修调的控制电路，其特征在于，所述输入数据处理单元包括：

移位寄存模块，用于接收所述帧数据，并将所述帧数据从标志位进行移位寄存；

校验模块，用于在当前的帧数据与上一次的帧数据的校验位相等时，生成校验成功信号；

帧结束模块，用于在检测到所述移位寄存模块对应标志位的寄存器中的数位由低电平变为高电平时，生成所述帧结束信号；

读写模块，用于接收所述校验成功信号、所述帧结束信号和所述读写位，生成读信号或写信号。

7.根据权利要求6所述的熔丝修调的控制电路，其特征在于，所述移位寄存模块包括若干移位寄存器；

所述若干移位寄存器排列组合为校验区、数据区、地址区、读写区和所述标志区；

所述读写区与所述读写模块相连；

所述标志区与所述帧结束模块相连。

8.根据权利要求7所述的熔丝修调的控制电路，其特征在于，所述校验模块包括第一异或门、第三与门、第三D触发器；

所述帧数据与所述第一异或门的一端相连；

所述第一异或门的另一个输入端与所述第三D触发器的第一输出端相连，所述第一异或门的输出端与所述第三与门的一个输入端相连；

所述帧同步信号与所述第三与门的另一个输入端相连，所述第三与门的输出端与所述第三D触发器的D输入端相连；

所述时钟信号与所述第三D触发器的时钟输入端相连，所述第三D触发器的第二输出端与所述读写模块相连并输出所述校验成功信号。

9.根据权利要求8所述的熔丝修调的控制电路，其特征在于，所述帧结束模块包括第一延时模块、第二反相器、第四与门；

所述标志区与所述第一延时模块的输入端以及所述第四与门的一个输入端相连；

所述第一延时模块的输出端与所述第二反相器的输入端相连；

所述第二反相器的输出端与所述第四与门的另一个输入端相连；

所述第四与门的输出端与所述读写模块相连，所述第四与门的输出端输出所述帧结束信号。

10.根据权利要求9所述的熔丝修调的控制电路，其特征在于，所述读写模块包括第五与门；

所述第五与门分别与所述第三D触发器的第二输出端、所述读写区和所述第四与门的输出端相连，输出读信号或写信号。

11.根据权利要求2所述的熔丝修调的控制电路，其特征在于，所述时钟恢复单元包括第六与门、第二延时模块、第三反相器、第七与门、第一NMOS管、第一电阻、第一电容和施密特触发器；

使能信号和所述单线传输信号分别与所述第六与门的输入端相连，所述第六与门的输出端分别与所述第二延时模块的输入端和所述第七与门的一个输入端相连，且输出所述帧数据；

所述第二延时模块的输出端与所述第三反相器的输入端相连；

所述第三反相器的输出端与所述第七与门的另一个输入端相连，所述第七与门的输出端与所述第一NMOS管的栅极相连，所述第一NMOS管的源极接地；

所述第一电阻的一端与VCC相连，另一端分别与所述第一NMOS管的漏极以及所述施密特触发器的输入端相连；

所述第一电容的一端与所述第一NMOS管的漏极相连，所述第一电容的另一端与所述第一NMOS管的源极相连；

所述施密特触发器的输出端输出所述时钟信号。

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