CN117435426B - 一种芯片内串行数据溢出校验方法 - Google Patents
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Abstract
本发明公开了一种芯片内串行数据溢出校验方法，涉及集成电路技术领域，包括：在芯片内移位寄存器的数据输出侧增加数据溢出监测电路，当产生串行数据传输过采样，串行数据的最后一帧进入移位寄存器时，使帧头数据产生数据溢出进入到数据溢出监测电路；数据溢出监测电路执行两种清零操作：一是通过清零控制线2向移位寄存器发出清除信号，移位寄存器丢掉当前正在传输的数据；二是通过清零控制线1向接收移位寄存器数据的并行锁存器发出清零信号，如果有误校验的数据进入到并行锁存器，则被数据溢出监测电路强制清零。本发明可以在物理层上检测识别错位通信码，无需通过软件规避，降低串行数据通信中寄存器数据抓取错误，提高了数据传输可靠性。
Description
技术领域
本发明涉及集成电路技术领域，具体而言，涉及一种芯片内串行数据溢出校验方法。
背景技术
在集成电路设计中，芯片功能越来越复杂，集成度越来越高，很多设计辅助电路、测试辅助电路、功能扩展电路无法用传统模拟电路来实现，受制于成本和集成度的压力，封装引脚扩展的实现方式也被摒弃。串行通信技术是一种遵守时序的计算机间通信技术，由于其节省传输线的优点，被越来越多的芯片设计所借鉴，来用于芯片和芯片、芯片和系统间的通信。为了避免串行通信数据发生错误，通常由几种常见的校验方式，如奇校验ODD，偶校验EVEN，累加和校验，CRC循环冗余码校验等。
奇偶校验需要一位校验位，即使用串口通信的方式2或方式3(8位数据位+1位校验位)。奇校验(odd parity)：让传输的数据(包含校验位)中1的个数为奇数。即：如果传输字节中1的个数是偶数，则校验位为“1”，奇数相反。偶校验(even parity)：让传输的数据(包含校验位)中1的个数为偶数。即：如果传输字节中1的个数是偶数，则校验位为“0”，奇数相反。因为只有奇数个数据位发生变化能检测到，如果偶数个数据位发生变化则无能为力了，奇偶校验的检错率只有50％，同时，奇偶校验每传输一个字节都需要加一位校验位，对传输效率影响很大。
累加和校验有很多种，最常见的一种是在每次通信数据包最后都加一个字节的校验数据，这个校验字节里的数据是通信数据包里所有数据的不进位累加和。接收方接收到数据后同样对一个数据包的数据进行不进位累加和计算，如果累加出的结果与校验位相同的话就认为传输的数据没有错误。这种校验方式的检错率一般，例如一个字节多1，一个字节少1，则会出现误判。
另外一种就是循环冗余校验(Cyclic Redundancy Check，CRC)是一种根据网络数据包或计算机文件等数据产生简短固定位数校验码的一种信道编码技术，主要用来检测或校验数据传输或者保存后可能出现的错误。它是利用除法及余数的原理来作错误侦测的。数据传输格式可以表示为：通讯数据+校验数据。这与累加和校验是相同的。CRC能够检测和纠正大多数的数据传输错误，一旦在数据传输过程中出现了多个错误时，CRC的效果会大打折扣。
由于芯片体积小，集成化程度高，只能通过物理底层的校验方式来判断数据传输的正确性，图1是现有常规的芯片内串行通信数据处理方式，串行数据经时钟采样进入芯片内部移位寄存器，通过对帧头、帧尾、校验码的识别后，将数据锁入并行锁存器，并传递给芯片其他模块。
在串行数据传输过程中，当采样时钟被噪声干扰，导致时钟信号的边沿数量出现错误，从而引起信道中的数据就会出现过采样或者漏采样。当出现漏采样时，各种常用的校验手段会发挥作用保证数据的正确性。当出现过采样时，随机增加的数据帧混杂在有效的串行数据里形成伪装数据，由于伪装数据具有随机性，则可能导致数据的误校验，造成错误数据逃逸进入芯片内部，芯片接收到错误指令，引起功能异常、无法工作、甚至永久性损坏。
发明内容
本发明在于提供一种芯片内串行数据溢出校验方法，其能够解决上述问题。
为了解决上述的问题，本发明采取的技术方案如下：
一种芯片内串行数据溢出校验方法，在接收串行数据的移位寄存器的数据输出侧，增加数据溢出监测电路；
当串行数据在传输过程中产生过采样，一组串行数据的最后一帧进入所述移位寄存器时，使帧头数据产生数据溢出，并进入到所述数据溢出监测电路；
所述数据溢出监测电路感知到数据溢出后，执行以下两种清零操作：一是通过清零控制线2向所述移位寄存器发出清除信号，所述移位寄存器丢掉当前正在传输的数据；二是通过清零控制线1向接收移位寄存器数据的并行锁存器发出清零信号，如果有误校验的数据进入到所述并行锁存器，则被所述数据溢出监测电路强制清零。
在本发明的一较佳实施方式中，所述数据溢出监测电路包括数据输入侧与所述移位寄存器的数据输出侧连接的溢出监测模块，与所述溢出监测模块的溢出标志输出侧连接的输出驱动模块；所述输出驱动模块的输出侧通过所述清零控制线2电性连接所述移位寄存器，通过所述清零控制线1电性连接所述并行锁存器。
在本发明的一较佳实施方式中，所述输出驱动模块的输出侧还设置有其它清零控制线，用于与其它待清除数据的模块连接。
在本发明的一较佳实施方式中，所述数据溢出监测电路还包括同步识别模块，作为所述溢出监测模块的辅助模块，用于扩展溢出监测的鉴别方式；当发生过采样时，所述溢出监测模块进行单帧溢出监测，或进行多帧溢出监测；
当所述溢出监测模块进行多帧溢出监测时，所述同步识别模块对所述移位寄存器中的帧尾数据、帧头数据和校验码数据，或对所述移位寄存器中的帧尾数据片段、帧头数据片段和校验码数据片段进行识别，并与所述溢出监测模块一同决策是否生成清零信号。
在本发明的一较佳实施方式中，所述同步识别模块的校验方式为奇偶校验或者累加校验。
在本发明的一较佳实施方式中，所述输出驱动模块包括一个数据输入单元模块和至少两个数据输出单元模块；所述数据输入单元模块包括晶体管MPC1、MPC2、MNC1和MNC2；晶体管MPC1、MNC1栅极相连，并作为所述输出驱动模块的溢出标志输入侧；晶体管MPC2、MNC2的漏极相连，并作为所述数据输入单元模块的数据输出侧；晶体管MPC1、MPC2的源极均接电源端VDD；晶体管MNC1、MNC2的源极均接地；晶体管MPC1、MNC1的漏极，以及晶体管MPC2、MNC2的栅极连接；所述数据输出单元模块包括晶体管MPC3、MPC4、MNC3和MNC4；晶体管MPC3、MNC3栅极相连，并作为所述数据输出单元模块的数据输入侧，与所述数据输入单元模块的数据输出侧连接；晶体管MPC4、MNC4的漏极相连，并作为所述输出单元模块的数据输出侧，连接清零控制线；晶体管MPC3、MPC4的源极均接电源端VDD；晶体管MNC3、MNC4的源极均接地；晶体管MPC3、MNC3的漏极，以及晶体管MPC4、MNC4的栅极连接。
在本发明的一较佳实施方式中，所述溢出监测模块与移位寄存器通过触发器级联。
在本发明的一较佳实施方式中，所述溢出监测模块包括与非门A1、A2、A3和A4，以及RS触发器；与非门A1为二输入与非门；与非门A2、A3和A4为三输入与非门；与非门A2的第一输入端和与非门A3的第一输入端连接，并作为所述溢出监测模块的使能输入端；与非门A2的第二输入端为所述溢出监测模块的串行信号输入端；与非门A2的第三输入端、与非门A4的输出端和RS触发器的S端连接；与非门A2的输出端、与非门A4的第一输入端和与非门A1的第一输入端连接；与非门A4的第二输入端和与非门A3的第二输入端连接，并作为所述溢出监测模块的串行时钟输入端；与非门A4的第三输入端、与非门A3的输出端、与非门A1的第二输入端和RS触发器的R端连接；与非门A3的第三输入端连接与非门A1的输出端；RS触发器的Q端为所述溢出监测模块的溢出标志输出侧；所述溢出监测模块的使能输入端、串行信号输入端和串行时钟输入端为所述溢出监测模块的数据输入侧。
与现有技术相比，本发明的有益效果是：
对与芯片进行串行通信时，芯片内部对突发串行数据的一种校验方式，当接收到的突发串行数据发生错位溢出时，能够及时清零缓存寄存器数据，避免因通信错位产生错误数据时，寄存器在下一个通讯周期将错误数据带入，从而导致芯片接收数据异常。本发明与当前已有的串行数据通信校验方式不冲突，是一种串行数据的补充校验方式，可以在物理层上检测识别错位通信码，无需通过软件规避，降低串行数据通信中寄存器数据抓取错误，提高了数据传输可靠性。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举本发明实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是是现有常规的芯片内串行通信数据处理方式；
图2是本发明的芯片内串行通信数据处理方式；
图3为本发明芯片内串行数据溢出校验电路的模块化实现；
图4为溢出监测模块的电路实现；
图5为输出驱动模块的电路实现；
图6为串行数据示例图；
图7为一种理想状态下私有协议的串行数据传输情况；
图8为时钟被噪声污染的串行数据传输情况；
图9为采用本发明芯片内串行数据溢出校验电路的串行数据传输情况；
图10为本发明芯片内串行数据溢出校验电路的另一种模块化实现。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
本发明提供了一种芯片内串行数据溢出校验方法，在图1所示常规芯片内串行通信数据处理方式的基础上，在接收串行数据的移位寄存器后端，增加了数据溢出监测电路，清零控制线1和清零控制线2，形成新的补充校验方式，见图2所示。
当串行数据在传输过程中产生过采样的情况，一旦一组串行数据的最后一帧进入片内移位寄存器时，由于过采样的存在，帧头数据势必会产生数据溢出的现象，进入到溢出监测电路，这时溢出监测电路感知溢出，并通过清零控制线2向移位寄存器发出清除信号，移位寄存器丢掉当前正在传输的数据；同时通过清零控制线1向并行锁存器发出清零信号，如果有误校验的数据进入到并行锁存器，也会被溢出电路强制清零，及时终止本次数据传输，从而实现对芯片的保护。
本发明方法用于噪声导致串行数据过采样的一种补充校验，主要针对串行数据转并行数据的应用，以及一些私有协议串行通信的芯片。
图3为本发明芯片内串行数据溢出校验电路的模块化实现，包括溢出监测模块和输出驱动模块。
其中，溢出监测模块与串行数据帧头(移位寄存器电路)，由触发器级联而成，前一级触发器即数据帧头的触发输出端，后一级触发器即溢出监测模块的信号输入端，这样在串行时钟的作用下，数据会串行的在级联触发器中传输，当发生过采样时，数据会进入到溢出监测电路并生成溢出标志。移位寄存器的触发器输出端，级联到溢出监测模块的串行数据输入端，移位寄存器所使用的时钟与溢出监测模块的时钟同源，在实际电路中，为了保证数据传输的有效性，移位寄存器的时钟相比于溢出监测的时钟，要进行一定的延迟处理。
输出驱动模块接收溢出标志信号，并进行驱动能力放大，生成清零控制线1、2、3……等多路清零信号，强制清零芯片内的移位寄存器和并行锁存器，及时终止本次数据传输。
输出驱动模块的电路实现如图5所示，其中包括一个数据输入单元模块和多个数据输出单元模块。数据输入单元模块包括晶体管MPC1、MPC2、MNC1和MNC2；晶体管MPC1、MNC1栅极相连，并作为输出驱动模块的溢出标志输入侧；晶体管MPC2、MNC2的漏极相连，并作为数据输入单元模块的数据输出侧；晶体管MPC1、MPC2的源极均接电源端VDD；晶体管MNC1、MNC2的源极均接地；晶体管MPC1、MNC1的漏极，以及晶体管MPC2、MNC2的栅极连接；
各数据输出单元模块的结构相同，以其中一个为例，其包括晶体管MPC3、MPC4、MNC3和MNC4；晶体管MPC3、MNC3栅极相连，并作为数据输出单元模块的数据输入侧，与数据输入单元模块的数据输出侧连接；晶体管MPC4、MNC4的漏极相连，并作为输出单元模块的数据输出侧，连接清零控制线；晶体管MPC3、MPC4的源极均接电源端VDD；晶体管MNC3、MNC4的源极均接地；晶体管MPC3、MNC3的漏极，以及晶体管MPC4、MNC4的栅极连接。
以“溢出标志”到“清零控制线1”这条信号链路来说明，图5中的MOS管相当于开关器件。当“溢出标志”为低时，MPC1导通，拉高MNC2的栅极并使MNC2导通，拉低MPC3的栅极并使MPC3导通，拉高MNC4的栅极并使MNC4导通，最终传导到“清零控制线1”，使其为低；当“溢出标志”为高时，MNC1导通，拉低MPC2的栅极并使MPC2导通，拉高MNC3的栅极并使MNC3导通，拉低MPC4的栅极并使MPC4导通，最终传导到“清零控制线1”，使其为高。
在实际电路中，后一级MP、MN的尺寸是前一级的A倍，假设级联的级数是N，若“溢出标志”的输入电容为CIN，则“清零控制线”的容性负载驱动能力为CLOAD＝CIN*AN。在设计中，适当增加A与N，就可以有效提升“清零控制线”的驱动能力。
以上说明了“溢出标志”信号逻辑在传导给“清零控制线”的同时，还可以有效增加了驱动能力。
溢出监测模块的电路实现如图4所示，为了防止芯片内部噪声引起传输误空翻，提高传输可靠性，触发器采用阻挡保持技术进行设计。
下面以一个实际例子的来分析该溢出监测模块电路的工作过程。本发明适用于串行数据校验噪声导致过采样的一种补充校验，仅以噪声导致过采样的情况进行讨论。
若需要通信的理想数据为64位“10010101…………00101110”，为了便于理解，假设头部数据“10010101”和尾部数据“00101110”是校验数据，若在通信过程中发生了噪声污染，过采样多出了数据“1”或“0”，生成了诸如图6所示的65位污染数据，对于污染数据1来说，由于头部数据污染了一位“1”，导致后64位可以被校验；对于污染数据2来说，由于尾部数据污染了一位“0”，导致前64位可以被校验。但是中间的数据由于收到随机噪声污染可能已经发生错误，所以本次通信的64位串行数据是无效的。采用本发明的校验方式，可以有效避免数据的误识别。
图4所示溢出监测模块包括与非门A1、A2、A3、A4和RS触发器。与非门A1为二输入与非门；与非门A2、A3和A4为三输入与非门。
与非门A2的第一输入端和与非门A3的第一输入端连接，并作为溢出监测模块的使能输入端；与非门A2的第二输入端为溢出监测模块的串行信号输入端；与非门A2的第三输入端、与非门A4的输出端和RS触发器的S端连接；与非门A2的输出端、与非门A4的第一输入端和与非门A1的第一输入端连接；与非门A4的第二输入端和与非门A3的第二输入端连接，并作为溢出监测模块的串行时钟输入端；与非门A4的第三输入端、与非门A3的输出端、与非门A1的第二输入端和RS触发器的R端连接；与非门A3的第三输入端连接与非门A1的输出端。
RS触发器的Q端为溢出监测模块的溢出标志输出侧。
溢出监测模块的使能输入端、串行信号输入端和串行时钟输入端为溢出监测模块的数据输入侧。
A2、A3组成控制级。图中L1为置高保持线，L2为置低阻挡线，L3为置低保持线，L4为置高阻挡线。
当前述的64位数据被噪声污染后产生了过采样，数据势必作为串行输入数据溢出到溢出监测模块(使能信号默认开启的状态)。在串行时钟为低时，A3、A4的输出被输入的0电平封锁，串行输入信号的状态虽然能影响到A2、A1的输出端，但不能作用到A3、A4上，RS触发器状态保持不变。
若在串行时钟上升沿到来前，溢出的串行数据帧头数据为高，因A3、A4被锁，使A3输出为1，A4输出为1，A2输出为0，A1输出为1。此时A2、A1的输出状态不能通过A3、A4传递到RS触发器上，RS触发器保持原状态。
当串行时钟上升沿到来，A1、A2的状态反映到RS触发器上，A2输出为低，A4被锁，使A4输出保持不变。A3输出翻转为低，使触发输出变为1。
所以，只要串行时钟上升沿到来前串行数据是1，则无论RS触发器状态如何，在串行时钟上升沿到来后，触发器输出状态会变为1。此时，即生成了溢出标志信号，经过输出驱动电路，最终清零控制线对其对应连接的模块强制清零，及时终止本次数据传输。
同时A3输出为低，通过置低阻挡线L2反馈到A4门的输入端，A4被锁，通过置高保持线L1传递到A1门的输入端，A1被锁，即在串行时钟为高的时段内，无论串行数据怎样变化，RS触发器输出状态保持1不变，从而保证了溢出监测的可靠性。
上述过程适用于头部数据为高的数据溢出场景，对于数据头为低的数据溢出场景，则溢出监测电路的输出信号做反向处理即可，也在本发明思想的适用范围内。
下面讨论头部溢出数据为低的情况。
若在串行时钟上升沿到来前，溢出的串行数据帧头数据为低，因A3、A4被锁，使A3输出为1，A4输出为1，A2输出为1，A1输出为0。则此时串行数据无法通过A3、A4反映到A1、A2上。
当串行时钟上升沿到来，A1输出的低电平作用到A3上，使A3继续被锁，A3输出保持不变。A2输出的高电平作用到A4上，使A4打开，A4输出翻转为0，使RS触发器输出为0。
所以，只要串行时钟上升沿到来前串行数据输入是0，则无论触发器状态如何，在串行时钟上升沿到来后，触发器输出状态都会变为0。
同时A4输出为低，通过置低保持线L3反馈到A2的输入端，A2被锁，则在串行时钟为高的时段内，无论串行数据怎样变化，触发器输出状态保持0不变。
前述溢出监测模块与串行移位寄存器的数据帧头电路的级联触发器都可采用阻挡保持技术的触发器。对于芯片内噪声环境较好的情况，也可以根据设计需求，采用常用的边沿触发器。
图7、图8和图9仿真了一种私有协议的串行数据传输情况，图中“时钟信号”为对串行数据采样的串行时钟信号；“原始数据”为发送给芯片的串行原始数据；“片内采集的数据”为原始数据经过串行时钟采样后，芯片内部识别到的数据；“将数据发送给其他模块的控制信号”表示为当片内对数据校验通过后，产生控制信号，并将传输的数据发送给芯片内的其他模块，高电平表示启动传输，低电平表示不传输；“溢出监测的清零控制”表示采用了本发明所述的溢出监测方法的清零控制线上的信号，该信号是经过图5所示输出驱动电路之后的信号，信号逻辑与“溢出标志”相同。
理想状态下，时钟信号对原始数据进行采样，片内采集的数据进行校验，校验方式为数据片段“110101”+10bit传输数据+数据片段“100101”，如图7所展示，理想状态下，一旦校验成功，即生成控制信号，并发送传输的数据给其他模块。
为了便于理解和展示本发明的校验效果，图8仿真构建了一种私有协议的串行数据被噪声污染后的传输情况，被污染的时钟信号对原始数据进行采样，片内采集到的数据便发生了错误，由于校验方式为数据片段“110101”+10bit传输数据+数据片段“100101”，此时对采集到片内的错误数据进行了误校验，之后将错误的传输数据发送给芯片内的其他模块，导致了不可逆转的风险。
图9仿真展示了采用本发明的溢出监测方法的电路后，图8所述私有协议的串行数据被噪声污染后的传输情况，被污染的时钟信号对原始数据进行采样，片内采集到的数据便发生了错误，由于校验方式为数据片段“110101”+10bit数据+数据片段“100101”，此时对采集到片内的错误数据进行了误校验，但是由于溢出监测电路识别到了数据已经溢出，随即通过清零控制线发出清零脉冲信号，及时的终止了将错误的传输数据发送给芯片内的其他模块，避免了不可逆转的风险。
上述说明及仿真展示，说明了本发明的串行数据溢出监测校验实现方法与当前已有的串行数据通信校验方式不冲突，是一种补充校验方式，提高了数据传输可靠性，具备积极的现实意义和使用价值。
如图10所示，为本发明芯片内串行数据溢出校验电路的另一种模块化实现，除了上述溢出监测模块和输出驱动模块外，还采用了同步识别模块。该同步识别模块作为溢出监测模块的辅助模块，可以扩展溢出监测的鉴别方式，当发生过采样时，溢出监测可以进行单帧溢出监测，亦可以根据涉及需求进行多帧溢出监测。当进行多帧溢出监测时，同步识别模块的功能是对帧尾、帧头、校验码等数据，或帧尾、帧头、校验码等数据片段进行识别，并与溢出监测模块一同决策是否生成清零信号。同步识别可以是奇偶校验、累加校验等校验方式，但不局限于该两种校验方式。若无同步识别需求，可直接进行溢出监测。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种芯片内串行数据溢出校验方法，其特征在于，在接收串行数据的移位寄存器的数据输出侧，增加数据溢出监测电路；
当串行数据在传输过程中产生过采样，一组串行数据的最后一帧进入所述移位寄存器时，使帧头数据产生数据溢出，并进入到所述数据溢出监测电路；
所述数据溢出监测电路感知到数据溢出后，执行以下两种清零操作：一是通过清零控制线2向所述移位寄存器发出清除信号，所述移位寄存器丢掉当前正在传输的数据；二是通过清零控制线1向接收移位寄存器数据的并行锁存器发出清零信号，如果有误校验的数据进入到所述并行锁存器，则被所述数据溢出监测电路强制清零。
2.根据权利要求1所述的芯片内串行数据溢出校验方法，其特征在于，所述数据溢出监测电路包括数据输入侧与所述移位寄存器的数据输出侧连接的溢出监测模块，与所述溢出监测模块的溢出标志输出侧连接的输出驱动模块；所述输出驱动模块的输出侧通过所述清零控制线2电性连接所述移位寄存器，通过所述清零控制线1电性连接所述并行锁存器。
3.根据权利要求2所述的芯片内串行数据溢出校验方法，其特征在于，所述输出驱动模块的输出侧还设置有其它清零控制线，用于与其它待清除数据的模块连接。
4.根据权利要求2所述的芯片内串行数据溢出校验方法，其特征在于，所述数据溢出监测电路还包括同步识别模块，作为所述溢出监测模块的辅助模块，用于扩展溢出监测的鉴别方式；当发生过采样时，所述溢出监测模块进行单帧溢出监测，或进行多帧溢出监测；
当所述溢出监测模块进行多帧溢出监测时，所述同步识别模块对所述移位寄存器中的帧尾数据、帧头数据和校验码数据，或对所述移位寄存器中的帧尾数据片段、帧头数据片段和校验码数据片段进行识别，并与所述溢出监测模块一同决策是否生成清零信号。
5.根据权利要求4所述的芯片内串行数据溢出校验方法，其特征在于，所述同步识别模块的校验方式为奇偶校验或者累加校验。
6.根据权利要求2或3所述的芯片内串行数据溢出校验方法，其特征在于，所述输出驱动模块包括一个数据输入单元模块和至少两个数据输出单元模块；
所述数据输入单元模块包括晶体管MPC1 、MPC2、MNC1 和MNC2；晶体管MPC1、MNC1栅极相连，并作为所述输出驱动模块的溢出标志输入侧；晶体管MPC2、MNC2的漏极相连，并作为所述数据输入单元模块的数据输出侧；晶体管MPC1、MPC2的源极均接电源端VDD；晶体管MNC1、MNC2的源极均接地；晶体管MPC1的漏极、晶体管MNC1的漏极、晶体管MPC2的栅极和晶体管MNC2的栅极连接；
所述数据输出单元模块包括晶体管MPC3 、MPC4、MNC3 和MNC4；晶体管MPC3、MNC3栅极相连，并作为所述数据输出单元模块的数据输入侧，与所述数据输入单元模块的数据输出侧连接；晶体管MPC4、MNC4的漏极相连，并作为所述输出单元模块的数据输出侧，连接清零控制线；晶体管MPC3、MPC4的源极均接电源端VDD；晶体管MNC3、MNC4的源极均接地；晶体管MPC3的漏极、晶体管MNC3的漏极、晶体管MPC4的栅极和晶体管MNC4的栅极连接。
7.根据权利要求2所述的芯片内串行数据溢出校验方法，其特征在于，所述溢出监测模块与移位寄存器通过触发器级联。
8.根据权利要求2所述的芯片内串行数据溢出校验方法，其特征在于，所述溢出监测模块包括与非门A1、A2、A3和A4，以及RS触发器；与非门A1为二输入与非门；与非门A2、A3和A4为三输入与非门；
与非门A2的第一输入端和与非门A3的第一输入端连接，并作为所述溢出监测模块的使能输入端；
与非门A2的第二输入端为所述溢出监测模块的串行信号输入端；
与非门A2的第三输入端、与非门A4的输出端和RS触发器的S端连接；
与非门A2的输出端、与非门A4的第一输入端和与非门A1的第一输入端连接；
与非门A4的第二输入端和与非门A3的第二输入端连接，并作为所述溢出监测模块的串行时钟输入端；
与非门A4的第三输入端、与非门A3的输出端、与非门A1的第二输入端和RS触发器的R端连接；
与非门A3的第三输入端连接与非门A1的输出端；
RS触发器的Q端为所述溢出监测模块的溢出标志输出侧；
所述溢出监测模块的使能输入端、串行信号输入端和串行时钟输入端为所述溢出监测模块的数据输入侧。
9.一种芯片内串行数据溢出校验装置，其特征在于，该装置的设计方法包括权利要求1所述的芯片内串行数据溢出校验方法。
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