CN113282533B

CN113282533B - 一种异步链路发送端电路及芯片接收端电路

Info

Publication number: CN113282533B
Application number: CN202110815992.3A
Authority: CN
Inventors: 尚德龙; 戚纪晨; 乔树山; 周玉梅
Original assignee: Zhongke Nanjing Intelligent Technology Research Institute
Current assignee: Zhongke Nanjing Intelligent Technology Research Institute
Priority date: 2021-07-20
Filing date: 2021-07-20
Publication date: 2021-09-28
Anticipated expiration: 2041-07-20
Also published as: CN113282533A

Abstract

本发明涉及一种异步链路发送端电路及芯片接收端电路，异步链路发送端电路包括：编码单元、异或门、锁存器和完成检测单元；编码单元用于将从输入的4‑bit信号转换成7‑bit的2‑of‑7信号输出；异或门接收从编码单元输出的7‑bit的信号和锁存器的输出信号；锁存器接收从编码单元输出的7‑bit的信号，还接收完成检测单元发出的使能信号；当使能信号为高电平时，锁存器将缓存的7‑bit的信号输出；锁存器预存初始值；完成检测单元将异或门的输出信号和锁存器的当前缓存值进行异或，若异或结果与异或门的输入端输入的信号相同，则判断检测成功，将异或门的输出信号发送出去。本发明降低了数据传输延时。

Description

一种异步链路发送端电路及芯片接收端电路

技术领域

本发明涉及异步链路数据传输技术领域，特别是涉及一种异步链路发送端电路及芯片接收端电路。

背景技术

目前，完全同步的片上系统设计存在很大的挑战性，局部和全局的可变性使得时序收敛难以被保证。与同步的片上网络互连方法相比，延迟不敏感的互连方法能够消除全局通信的时钟，更有利于实现高能效和模块化。特别是在神经形态芯片互联方法中，异步握手链路因其延迟不敏感和高速特性受到青睐。但异步电路对于毛刺和永久性故障的鲁棒性仍是一个挑战，如何减少死锁，提高通信链路吞吐量值得探究。

发明内容

本发明的目的是提供一种异步链路发送端电路及芯片接收端电路，降低了数据传输延时。

为实现上述目的，本发明提供了如下方案：

一种异步链路发送端电路，包括：编码单元、第一异或门、第一锁存器和第一完成检测单元；

所述编码单元用于将从输入的4-bit信号进行编码，转换成7-bit的2-of-7不归零信号输出，所述2-of-7不归零信号为7-bit码字中只有2-bit同时为1；

所述第一异或门的第一输入端用于接收从所述编码单元输出的7-bit的2-of-7不归零信号，所述第一异或门的第二输入端用于接收所述第一锁存器的输出信号；

所述第一锁存器用于接收从所述编码单元输出的7-bit的2-of-7不归零信号，还用于接收所述第一完成检测单元发出的使能信号；当所述使能信号为高电平时，所述第一锁存器用于将缓存的7-bit的信号输出；所述第一锁存器预存初始值；

所述第一完成检测单元用于将所述第一异或门的输出信号和所述第一锁存器的当前缓存值进行异或，若异或结果与所述第一异或门的第一输入端输入的信号相同，则判断检测成功，将所述第一异或门的输出信号发送出去，同时发出高电平的使能信号，若异或结果与所述第一异或门的第一输入端输入的信号不相同，则判断检测失败，发出低电平的使能信号。

可选地，所述第一锁存器预存的初始值为‘0000000’。

可选地，所述4-bit信号为二进制信号，包括0000至1111以及‘EOP’共17种信号，其中0000至1111的16种信号表示正常数据信号，‘EOP’表示数据包结束符。

本发明还公开了一种芯片接收端电路，包括：第一寄存器、第二寄存器、第二异或门、第二锁存器、第二完成检测单元和解码单元；

所述第一寄存器用于接收7-bit的信号，所述第一寄存器的输出连接所述第二寄存器的输入，所述第二寄存器用于输出7-bit的信号；

所述第二异或门的第一输入端用于接收所述第二寄存器的输出信号，所述第二异或门的第二输入端用于接收所述第二锁存器的输出信号；

所述第二锁存器用于接收所述第二异或门的输出信号，还用于接收所述第二完成检测单元的使能信号，当所述使能信号为高电平时，所述第二锁存器用于将缓存的7-bit的信号输出；所述第二锁存器预存初始值；

所述第二完成检测单元用于将所述第二异或门的输出信号和所述第二锁存器的当前缓存值进行异或，若异或结果与所述第一寄存器的输入端的输入信号相同，则判断检测成功，将所述第二异或门的输出信号发送到所述解码单元，同时发出高电平的使能信号，若异或结果与所述第一寄存器的输入端的输入信号不相同，则判断检测失败，发出低电平的使能信号；

所述解码单元用于接收所述第二完成检测单元的输出的7-bit信号，并将7-bit信号转换为4-bit信号，若所述4-bit信号存在与设定的真值表中，则输出高电平信号，否则输出低电平信号。

可选地，所述第二锁存器预存的初始值为‘0000000’。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明通过编码单元、第一异或门、第一锁存器和第一完成检测单元实现了异步通信的数据传输，4-bit信号进行编码转换成7-bit的信号，使数据传输更节能、更高效，降低了数据传输延时。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一种异步链路发送端电路结构示意图；

图2为本发明一种异步链路发送端电路的工作流程示意图；

图3为本发明一种芯片接收端电路结构示意图；

图4为本发明一种芯片接收端电路的工作流程示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的目的是提供一种异步链路发送端电路及接收端电路，降低了数据传输延时。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

图1为本发明一种异步链路发送端电路结构示意图，如图1所示，一种异步链路发送端电路包括：编码单元（Convert symbol to 2-of-7 codeword）101、第一异或门（XOR）103、第一锁存器（Latch）102和第一完成检测单元(Completion Detection)104。

编码单元101用于将从输入的4-bit信号进行编码，转换成7-bit的2-of-7不归零信号输出；2-of-7不归零信号为7-bit码字中只有2-bit同时为1，5-bit同时为0。

第一异或门103的第一输入端用于接收从编码单元101输出的7-bit的2-of-7不归零信号，第一异或门103的第二输入端用于接收第一锁存器102的输出信号。

第一锁存器102用于接收从编码单元101输出的7-bit的2-of-7不归零信号，还用于接收第一完成检测单元104发出的使能信号；当使能信号为高电平时，第一锁存器102用于将缓存的7-bit的信号输出；第一锁存器102初始值为‘0000000’。其中第一锁存器102保持的值是表示当前状态的7-bit数据，当使能信号LAck为高电平时，才会将输入的新值传输出去；使能信号LAck为低电平时，第一锁存器102的输出保持不变。

第一完成检测单元104用于将第一异或门103的输出信号和第一锁存器102的当前缓存值进行异或，若异或结果与第一异或门103的第一输入端输入的信号相同（即判断节点3与节点2异或，是否等于节点1的值），则判断检测成功，将第一异或门103的输出信号（7-bit的码字）从链路发送端发送出去，同时发出高电平的使能信号，若异或结果与第一异或门103的第一输入端输入的信号不相同，则判断检测失败，发出低电平的使能信号。

异步链路发送端电路各部分之间的连接关系：外部输入的4-bit信号和有效标识valid传输到编码单元101；编码单元101的输出与第一异或门103的输入端口1相连；第一异或门103的输入端口1（第一异或门103的第一输入端）连接编码单元101的输出，第一异或门103的输入端口2连接锁存器的输出，第一异或门103的输出端口连接至第一完成检测单元(Completion Detection)104；第一锁存器102的使能信号为来自第一完成检测单元(Completion Detection)104的LAck信号，第一锁存器102的输入为编码单元101的输出，第一锁存器102的输出连接到第一异或门103的输入端口2（第一异或门103的第二输入端）。

4-bit信号为二进制信号，包括0000至1111以及‘EOP’共17种信号，其中0000至1111的16种信号表示正常数据信号，‘EOP’表示当前所传输的数据包结束符（End-Of-Packet）。编码单元101根据表1所示真值表对输入的4-bit信号进行编码，获得7-bit的码字。采用这种编码方式的原因为，2-of-7编码即7-bit码字中只有2-bit同时为1，考虑所有情况，2-of-7能够表示的编码数量为21种。在输入信号为不受限制的4-bit时，编码所有4-bit信号只需16种2-of-7码字，另加‘EOP’信号，共17种情况。

表1 4-bit信号编码为7-bit 2-of-7信号的真值表

链路发送端工作原理：工作流程如图2所示。以发送4-bit信号‘0100’为例：当发送端接收到4-bit信号‘0100’及高电平的1-bit valid信号时（1-bit的valid信号为高电平时，表示此4-bit信号存在于表1所示真值表中，可以作为有效信号正常传输），编码单元101将此4-bit信号‘0100’按照表1所示真值表转换为7-bit码字‘0100001’，并传输到第一异或门103的输入端口1，同时作为锁存器的输入；第一锁存器102latch中的当前状态值初始化为‘0000000’，传输到第一异或门103的输入端口2；第一异或门103对‘0100001’和‘0000000’进行异或，得到7-bit的‘0100001’码字后，传输到第一完成检测单元104；第一完成检测单元104进行验证并确定传输正确后，将此7-bit码字传输到芯片接收端。

一种异步链路发送端电路从片上链路获取4-bit的数据包微片，转换为7-bit信号后从片外链路上输出。

图3为本发明一种芯片接收端电路结构示意图，如图3所示，一种芯片接收端电路包括：第一寄存器105、第二寄存器106、第二异或门108、第二锁存器107、第二完成检测单元109和解码单元110。

第一寄存器105用于接收7-bit的信号，第一寄存器105的输出连接第二寄存器106的输入，第二寄存器106用于输出7-bit的信号。第一寄存器105和第二寄存器106构成两级寄存器对数据进行延拍，实现信号的跨时钟域传输。

第二异或门108的第一输入端用于接收第二寄存器106的输出信号，第二异或门108的第二输入端用于接收第二锁存器107的输出信号。第二异或门108用于将接收到的经过同步后的码字与当前状态合并起来，得到最初需要传输的4-bit信号对应的的7-bit编码。

第二锁存器107用于接收第二异或门108的输出信号，还用于接收第二完成检测单元109的使能信号，当使能信号为高电平时，第二锁存器107用于将缓存的7-bit的信号输出；第二锁存器107初始值为‘0000000’。第二锁存器107中保持的是7-bit的当前状态，只有当第二完成检测单元109验证数据传输正确，并输出高电平的LAck信号时，第二锁存器107才被使能，将输入的新码字从输出端传出；当使能信号LAck为低电平时，第二锁存器107输出保持不变。

第二完成检测单元109用于将第二异或门108的输出信号和第二锁存器107的当前缓存值进行异或，若异或结果与第一寄存器105的输入端的输入信号相同（即判断节点3与节点2异或，是否等于节点1的值），则判断检测成功，将第二异或门108的输出信号发送到解码单元110，同时发出高电平的使能信号，若异或结果与第一寄存器105的输入端的输入信号不相同，则判断检测失败，发出低电平的使能信号。

解码单元110用于接收第二完成检测单元109的输出的7-bit信号，并将7-bit信号转换为4-bit信号，若4-bit信号存在与设定的真值表中，则输出高电平信号，否则输出低电平信号。

4-bit信号为二进制信号，包括0000至1111以及‘EOP’共17种信号，其中0000至1111的16种信号表示正常数据信号，‘EOP’表示数据包结束符。

本发明一种芯片接收端电路获取来自片外链路的7-bit信号，转换为4-bit数据包微片后输出到片上链路。

一种芯片接收端电路中各部分之间的连接关系：采用2-of-7编码方式的码字传输到本电路；第一寄存器105的输入端口连接到链路发送端，数据位宽为7-bit，第一寄存器105的输出与第二寄存器106的输入连接；第二寄存器106的输出连接到第二异或门108的输入端口1（第二异或门108的第一输入端）；第二异或门108的输入端口1连接第二寄存器106的输出，第二异或门108的输入端口2连接第二锁存器107的输出，第二异或门108的输出端口连接至完成检测单元109的输入和第二锁存器107的输入；第二锁存器107的使能端口连接到第二完成检测单元109输出的LAck信号，第二锁存器107的输入连接到第二异或门108的输出，第二锁存器107的输出连接到第二异或门108的输入端口2（第二异或门108的第二输入端）；第二完成检测单元109的输入、输出分别与第二异或门108的输出、解码单元110的输入相连，其1-bit的输出LAck信号作为第二锁存器107的使能端，此LAck信号还作为芯片接收端整体电路的输出；第二解码单元110的输出为4-bit的信号及其有效标识（vaild），也就是芯片接收端整体电路的输出。

本发明一种芯片接收端电路的工作原理如图4所示，以链路发送端发送4-bit信号‘0100’，芯片接收端接收此信号且传出的过程为例：接收到的7-bit码字‘0100001’首先经过第一寄存器105和第二寄存器106，进行跨时钟域同步；第二寄存器106输出的信号传输到第二异或门108的输入端口1，同时作为第二锁存器107的输入；第二锁存器107中的当前状态值初始化为‘0000000’，传输到第二异或门108的输入端口2；第二异或门108对‘0100001’和‘0000000’进行异或，得到7-bit的码字‘0100001’后，传输到第二完成检测单元109；第二完成检测单元109进行验证并确定传输正确后，将此7-bit码字传输到解码单元110，并将LAck置为‘1’；解码单元110根据表1所示真值表，将7-bit码字‘0100001’转换为4-bit信号‘0100’，此4-bit信号存在于表1所示真值表中，因此解码单元110同时输出1-bit的高电平valid信号，以表示本次传输的信号有效。

本发明实现了芯片间的异步通信，其中延迟不敏感协议用于数据传输，2-of-7协议提供了更加节能的片间互联方式，能效提高的同时增加了链路的吞吐量。

异步互联具有以下几方面主要优点：异步电路仅在有数据通信情况时才工作，其功耗比需要时钟翻转的同步电路小很多；延迟抖动对异步电路不产生任何功能影响；不需要时序收敛，也无需时序分析来保证其功能的正确性。因此，采用该链路协议的异步网络可以将运行在不同时钟域的单元连接起来，有利于系统节点阵列的扩展。

本发明链路协议电路采用两相握手协议的片外互连，减少了电平转换次数，与RTZ协议相比减少了一半的功耗。2-of-7编码密度低，握手协议转化更加高效，确保了芯片间数据传输的高吞吐量和低延迟。

具体地，电路中锁存器、异或门和完成检测单元实现了带有状态信息的数据传输，能够在保持较小电路面积的前提下，实现高效、高精度的片外数据传输和逻辑简单的门延时判断；链路发送端与芯片接收端的不同结构，有针对性地实现了串行转并行和并行转串行功能；芯片接收端检测到码字无效时能够及时丢包，减少了不必要的解码过程。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims

1.一种异步链路发送端电路，其特征在于，包括：编码单元、第一异或门、第一锁存器和第一完成检测单元；

所述编码单元用于将从输入的4-bit信号进行编码，转换成7-bit的2-of-7不归零信号输出；所述2-of-7不归零信号为7-bit码字中只有2-bit同时为1；

2.根据权利要求1所述的异步链路发送端电路，其特征在于，所述第一锁存器预存的初始值为‘0000000’。

3.根据权利要求1所述的异步链路发送端电路，其特征在于，所述4-bit信号为二进制信号，包括0000至1111以及‘EOP’共17种信号，其中0000至1111的16种信号表示正常数据信号，‘EOP’表示数据包结束符。

4.一种芯片接收端电路，其特征在于，包括：第一寄存器、第二寄存器、第二异或门、第二锁存器、第二完成检测单元和解码单元；

所述解码单元用于接收所述第二完成检测单元的输出的7-bit信号，并将7-bit信号转换为4-bit信号，若所述4-bit信号存在于设定的真值表中，则输出高电平信号，否则输出低电平信号。

5.根据权利要求4所述的芯片接收端电路，其特征在于，所述第二锁存器预存的初始值为‘0000000’。

6.根据权利要求4所述的芯片接收端电路，其特征在于，所述4-bit信号为二进制信号，包括0000至1111以及‘EOP’共17种信号，其中0000至1111的16种信号表示正常数据信号，‘EOP’表示数据包结束符。