CN111949590B - 一种可跨fpga平台的高速通讯方法 - Google Patents

一种可跨fpga平台的高速通讯方法 Download PDF

Info

Publication number
CN111949590B
CN111949590B CN202010802864.0A CN202010802864A CN111949590B CN 111949590 B CN111949590 B CN 111949590B CN 202010802864 A CN202010802864 A CN 202010802864A CN 111949590 B CN111949590 B CN 111949590B
Authority
CN
China
Prior art keywords
data
bit
bits
speed
synchronization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010802864.0A
Other languages
English (en)
Other versions
CN111949590A (zh
Inventor
梁浩翔
李艳荣
王俊杰
黄国勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Guoweijingrui Technology Co ltd
Original Assignee
Guowei Group Shenzhen Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guowei Group Shenzhen Co ltd filed Critical Guowei Group Shenzhen Co ltd
Priority to CN202010802864.0A priority Critical patent/CN111949590B/zh
Priority to PCT/CN2020/116884 priority patent/WO2022032816A1/zh
Publication of CN111949590A publication Critical patent/CN111949590A/zh
Application granted granted Critical
Publication of CN111949590B publication Critical patent/CN111949590B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明公开了一种可跨FPGA平台的高速通讯方法，所述方法包括：通过物理高速连接线连接不同FPGA；基于不同FPGA之间建立信道并进行数据同步校验；通过所述信道进行数据传输。本发明通过高速接口自适应适配，可以无视FPGA发送串行的规则，只要两个FPGA能保证电器性能以及串行速率满足各自发送以及接收的性能即可以使用此IP无缝无损的传输数据，从而减少程序员对不同厂商FPGA的不必要高速接口研究。并且，统一的接口模式使得不同FPGA间移植的效率大大提升。

Description

一种可跨FPGA平台的高速通讯方法
技术领域
本发明属于计算机通信技术领域，特别涉及一种可跨FPGA平台的高速通讯方法。
背景技术
随着FPGA（Field Programmable Gate Array，现场可编程门阵列）的发展，现在对FPGA的需求越来越高，并且随着FPGA的产品迭代，其高速接口的优良特性逐渐被大家发现。现在两大FPGA厂商：Intel和Xilinx都已经突破20G的速度，而大家也喜欢同时采用两家公司的芯片做着各种不同的产品。
通常FPGA厂商都会提供自己简易的高速通讯IP，这些IP用户使用起来十分方便，仅需数据时钟，数据输入以及数据有效位即可。
然而不同厂家之间的FPGA通信并没有较好的简易协议，当需要通讯时更多人会选择10G以太网、SAS或者SATA等通用协议进行连接，而这些连接方式往往需要协议固定的连接速度以及较复杂的配置方式。
因此当两个芯片之间需要进行高速通讯的时候，就需要一个成熟可靠的简易高速数据通讯IP供给逻辑开发人员开发，而现在中国IP市场上暂时并没有这种IP。
因此，亟需一种可跨FPGA平台的高速通讯方法来解决上述技术问题。
发明内容
针对上述问题，本发明提供了一种可跨FPGA平台的高速通讯方法，所述方法包括：
通过物理高速连接线连接不同FPGA；
基于不同FPGA之间建立信道并进行数据同步校验；
通过所述信道进行数据传输。
进一步地，所述基于不同FPGA之间建立信道并进行数据同步校验，包括：
判断高速通道是否已稳定连接，若高速通道已稳定连接，则进行数据同步校验。
进一步地，所述进行数据同步校验包括以下步骤：
S1、将数据按（顺序控制位+顺序控制位）结构放入顺序寄存器，再将数据按（逆序控制位+逆序控制位）后放入逆序寄存器；
S2、顺序寄存器输出顺序序列以及逆序序列，逆序寄存器输出顺序序列以及逆序序列；
S3、将S2得到的四个序列进行数据同步校验；
S4、判断所述同步校验的结果是否有且仅有一路数据符合同步条件，根据判断结果执行处理步骤，包括：
若所述同步校验的结果不只一路数据符合同步条件，则顺序寄存器循环右移一位，且逆序寄存器循环右移一位，返回S2；
若所述同步校验的结果没有任何一路数据符合同步条件，则顺序寄存器循环右移一位，且逆序寄存器循环右移一位，返回步骤S2；
若所述同步校验的结果有且仅有一路数据符合同步条件，则完成同步。
进一步地，所述同步校验具体为：
数据采用X B/X+n B的冗余编码形式，其中n位控制位X为数据位，n的意义在于同步或者说明数据的含义；
对n位控制位进行检验，若连续命中规定好的控制位值即可认为此时得到初步同步的被检数据；
进行X位数据位连续检验，若连续命中规定的控制数据即符合同步条件。
进一步地，所述通过所述信道进行数据传输包括通过所述信道进行数据发送和通过所述信道进行数据接收。
进一步地，所述通过所述信道进行数据发送,包括以下步骤：
A1、判断是否收到用户数据以及使能，根据判断结果执行处理步骤，包括：
若收到用户数据以及使能，则传输用户数据；
若未收到用户数据以及使能，则发送空闲及通道状态；
A2、对需要传输的数据进行扰码；
A3、增加区分数据和状态控制的控制位，通过FPGA的高速接口进行数据发送；
A4、判断用户数据最后一组是否传输完毕，根据判断结果执行处理步骤，包括：
若用户数据最后一组传输完毕，则下一个数据发送结束控制数据，返回步骤A2；
若用户数据最后一组没传输完毕，则返回步骤A1。
进一步地，所述通过所述信道进行数据接收，包括以下步骤：
B1、经过同步后的FPGA高速接口接收数据；
B2、取出控制位并标记数据类型；
B3、对接收到的数据进行解码，包括：
提取用户数据；
更新空闲及通道状态；
结束控制帧发出帧结束信号；
B4、获取用户数据以及使能、帧结束信号。
进一步地，所述扰码和解码均使用通用的64B/66B编码中的公式包括：X58+X39+1。
进一步地，所述扰码包括：
取自身与其前58位以及39位数据进行异或。
进一步地，所述解码包括：
取扰码数据与其前58位以及39位扰码数据进行异或。
本发明通过高速接口自适应适配，可以无视FPGA发送串行的规则，只要两个FPGA能保证电器性能以及串行速率满足各自发送以及接收的性能即可以使用此IP无缝无损的传输数据，从而减少程序员对不同厂商FPGA的不必要高速接口研究。并且，统一的接口模式使得不同FPGA间移植的效率大大提升。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所指出的结构来实现和获得。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本发明实施例的可跨FPGA平台的高速通讯方法流程图；
图2示出了本发明实施例的不同FPGA之间的连接示意图；
图3示出了本发明实施例的同步校验流程图；
图4示出了本发明实施例的64B/66B编码模式数据示意图；
图5示出了本发明实施例的顺序和逆序寄存器的结构图；
图6示出了本发明实施例的顺序寄存器示意图；
图7示出了本发明实施例的逆序寄存器示意图；
图8示出了本发明实施例的寄存器移位示意图；
图9示出了本发明实施例的信道进行数据发送流程图；
图10示出了本发明实施例的信道进行数据接收流程图；
图11示出了本发明实施例的工作原理示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供了一种可跨FPGA平台的高速通讯方法，示例性的，图1示出了本发明实施例的可跨FPGA平台的高速通讯方法流程图，如图1所示，所述方法包括如下步骤：
步骤一：通过物理高速连接线连接不同FPGA，如图2所示，FPGA1与FPGA2之间通过物理高速连接线进行连接，FPGA1与FPGA2互为收发关系。需要说明的是，本发明实施例中的物理高速连接线也可以为符合FPGA厂商协议的光缆。
步骤二：基于不同FPGA之间建立信道并进行数据同步校验。
不同FPGA之间通过物理高速连接线连接形成高速通道，检测高速通道是否已稳定连接，若高速通道已稳定连接，则进行数据同步校验，如图3所示，所述进行数据同步校验包括以下步骤：
S1、将数据按（顺序控制位+顺序控制位）结构放入顺序寄存器，再将数据按（逆序控制位+逆序控制位）后放入逆序寄存器；
S2、顺序寄存器输出顺序序列以及逆序序列，逆序寄存器输出顺序序列以及逆序序列；；
S3、将S2得到的四个序列进行数据同步校验；
S4、判断所述同步校验的结果是否有且仅有一路数据符合同步条件，根据判断结果执行处理步骤，包括：
若所述同步校验的结果不只一路数据符合同步条件，则顺序寄存器循环右移一位，且逆序寄存器循环右移一位，返回S2；
若所述同步校验的结果没有任何一路数据符合同步条件，则顺序寄存器循环右移一位，且逆序寄存器循环右移一位，返回步骤S2；
若所述同步校验的结果有且仅有一路数据符合同步条件，则完成同步。
本发明实施例中的同步采用的是X B/X+n B冗余编码形式，其中n位控制位（同步位）X为数据位，n的意义在于同步或者说明数据的含义，同步时对此n位控制位进行检测，若连续命中规定好的控制位值即可认为此时得到初步同步的被测数据，再进入下一步进行X位数据连续检测，若连续命中规定的控制数据即符合同步条件。
示例性的，本发明实施例以64B/66B的编码模式为例进行说明，此编码模式为2位控制位外加64位数据，如图4所示。
现有的xilinx和intel的FPGA工具本身就具备了单通道66位传输的高速接口IP，而用这些接口的时候64位数据和2位控制位会分成两个端口，而根据不同的厂家对高速接口的设计，串行数据可能为大端发送或者小端发送，在不明确数据结构的情况下需要进行特殊的处理，而本发明实施例中提及的建立链接方式可以忽略串行数据的传输方向，完成同步后四路输入数据中恢复出来的一路即为正常的数据。其中，图5示出了顺序和逆序寄存器的结构示意图，而顺序和逆序的区别在于：顺序寄存器的控制位按照所用的高速接口IP顺序排列，如图6所示；而逆序寄存器控制位与数据位都是逆序，如图7所示。其中，本发明实施例中的移位是从旧数据第一位开始向右开始循环选取66个数据作为同步校验数据，如图8所示。
步骤三：通过所述信道进行数据传输。
FPGA高速接口经过同步后即可进行数据传输，其中，所述通过所述信道进行数据传输包括通过所述信道进行数据发送和通过所述信道进行数据接收。
示例性的，图9示出了本发明实施例的信道进行数据发送流程图，如图9所示，所述通过所述信道进行数据发送,包括以下步骤：
A1、首先判断是否收到用户数据以及使能，根据判断结果执行处理步骤，包括：
若收到用户数据以及使能，则传输用户数据；
若未收到用户数据以及使能，则发送空闲及通道状态；
A2、对需要传输的数据进行扰码；
A3、增加区分数据和状态控制的控制位，通过FPGA的高速接口进行数据发送；
A4、判断用户数据最后一组是否传输完毕，根据判断结果执行处理步骤，包括：
若用户数据最后一组传输完毕，则下一个数据发送结束控制数据，返回步骤A2；
若用户数据最后一组没传输完毕，则返回A1。
示例性的，图10示出了本发明实施例的信道进行数据接收流程图，如图10所示，所述通过所述信道进行数据接收，包括以下步骤：
B1、经过同步后的FPGA高速接口接收数据；
B2、取出控制位并标记数据类型；
B3、对接收到的数据进行解码，包括：
提取用户数据；
更新空闲及通道状态；
结束控制帧发出帧结束信号；
B4、获取用户数据以及使能、帧结束信号。
需要说明的是，本发明实施例中的控制位为两位二进制数据，其中使用10代表用户数据，使用01代表控制位及状态信息数据。并且，本发明实施例中的扰码及解码使用的是通用64B/66B编码中的公式：X58+X39+1，即扰码时取自身与其前58位以及39位数据进行异或，而解码时取扰码数据与其前58位以及39位扰码数据进行异或。本发明方法可以打破过长的连续0或1以让高速接口获得最好的性能。
示例性的，图11示出了本发明实施例的工作原理示意图，如图11所示，首先用户数据接口通过IP的状态可以得知是否可以进行数据传输，具体的，IP协议生成器通过IP核的状态以及用户数据使能决定传输用户数据、控制数据及状态数据。其中，状态数据包括正在同步、等待对方同步、完成同步后的空闲等状态。通过扰码器增强高速接口的连接能力，同时通过公式X58+X39+1进行数据异或得到伪随机数列，而添加控制位则是用于区分用户数据以及控制和状态数据。同步寄存器作为满足不同高速接口的串口特性需求而组成的寄存器组，通过有效数据检测器发送的位移数字可以输出特定的数据组，其中数据组中包含了所有可能的高速接口串口协议组成。同时，有效数据检测为通过解码器以及控制位识别输出的正误状态，可以得出同步寄存器中哪一组以及哪一位移数字的数据为同步后的正确数据。其中，同步寄存器会有四组输出，而四组输出会分别连接四个解码器以及控制位识别器，每一个测试的数据组以及位移数字将会连续监测128个周期，若128个周期中任意一个周期数据出错则考虑此组数据不是正确数据。当循环检测所有可能64次后没有得到正确的数据，有效数据检测器会输出连接错误的信息。其中，解码器通过公式X58+X39+1进行数据异或得到恢复数据。最后，IP协议解析器会通过控制位的识别，对解码出来的数据进行解析并分类成用户数据、控制数据以及状态数据。
本发明实施例通过高速接口自适应适配，可以无视FPGA发送串行的规则，只要两个FPGA能保证电器性能以及串行速率满足各自发送以及接收的性能即可以使用此IP无缝无损的传输数据，从而减少程序员对不同厂商FPGA的不必要高速接口研究。并且，统一的接口模式使得不同FPGA间移植的效率大大提升。
尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种可跨FPGA平台的高速通讯方法，其特征在于，所述方法包括：
通过物理高速连接线连接不同FPGA；
基于不同FPGA之间建立信道并判断高速通道是否已稳定连接，若高速通道已稳定连接，则进行数据同步校验，包括：
S1、将数据按（顺序控制位+顺序控制位）结构放入顺序寄存器，再将数据按（逆序控制位+逆序控制位）后放入逆序寄存器；
S2、顺序寄存器输出顺序序列以及逆序序列，逆序寄存器输出顺序序列以及逆序序列；
S3、将S2得到的四个序列进行数据同步校验；
S4、若所述同步校验的结果有且仅有一路数据符合同步条件，则完成同步；
通过所述信道进行数据发送和通过所述信道进行数据接收；
其中数据发送包括：
A1、判断是否收到用户数据以及使能，根据判断结果执行处理步骤；
A2、对需要传输的数据进行扰码；
A3、增加区分数据和状态控制的控制位，通过FPGA的高速接口进行数据发送；
A4、判断用户数据最后一组是否传输完毕，根据判断结果执行处理步骤；
数据接收包括：
B1、经过同步后的FPGA高速接口接收数据；
B2、取出控制位并标记数据类型；
B3、对接收到的数据进行解码；
B4、获取用户数据以及使能、帧结束信号。
2.根据权利要求1所述的可跨FPGA平台的高速通讯方法，其特征在于，
所述S4还包括：
若所述同步校验的结果不只一路数据符合同步条件，则顺序寄存器循环右移一位，且逆序寄存器循环右移一位，返回S2；
若所述同步校验的结果没有任何一路数据符合同步条件，则顺序寄存器循环右移一位，且逆序寄存器循环右移一位，返回步骤S2；
若所述同步校验的结果有且仅有一路数据符合同步条件，则完成同步。
3.根据权利要求2所述的可跨FPGA平台的高速通讯方法，其特征在于，所述同步校验具体为：
数据采用X B/X+n B的冗余编码形式，其中n位控制位X为数据位，n的意义在于同步或者说明数据的含义；
对n位控制位进行检验，若连续命中规定好的控制位值即可认为此时得到初步同步的被检数据；
进行X位数据位连续检验，若连续命中规定的控制数据即符合同步条件。
4.根据权利要求1所述的可跨FPGA平台的高速通讯方法，其特征在于，所述
步骤A1包括：
若收到用户数据以及使能，则传输用户数据；
若未收到用户数据以及使能，则发送空闲及通道状态；
所述步骤
A4包括：
若用户数据最后一组传输完毕，则下一个数据发送结束控制数据，返回步骤A2；
若用户数据最后一组没传输完毕，则返回步骤A1。
5.根据权利要求4所述的可跨FPGA平台的高速通讯方法，其特征在于，所述步骤
B3包括：
提取用户数据；
更新空闲及通道状态；
结束控制帧发出帧结束信号。
6.根据权利要求5所述的可跨FPGA平台的高速通讯方法，其特征在于，所述扰码和解码均使用通用的64B/66B编码中的公式包括：X58+X39+1。
7.根据权利要求6所述的可跨FPGA平台的高速通讯方法，其特征在于，所述扰码包括：
取自身与其前58位以及39位数据进行异或。
8.根据权利要求6所述的可跨FPGA平台的高速通讯方法，其特征在于，所述解码包括：
取扰码数据与其前58位以及39位扰码数据进行异或。
CN202010802864.0A 2020-08-11 2020-08-11 一种可跨fpga平台的高速通讯方法 Active CN111949590B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010802864.0A CN111949590B (zh) 2020-08-11 2020-08-11 一种可跨fpga平台的高速通讯方法
PCT/CN2020/116884 WO2022032816A1 (zh) 2020-08-11 2020-09-22 一种可跨fpga平台的高速通讯方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010802864.0A CN111949590B (zh) 2020-08-11 2020-08-11 一种可跨fpga平台的高速通讯方法

Publications (2)

Publication Number Publication Date
CN111949590A CN111949590A (zh) 2020-11-17
CN111949590B true CN111949590B (zh) 2022-05-06

Family

ID=73331689

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010802864.0A Active CN111949590B (zh) 2020-08-11 2020-08-11 一种可跨fpga平台的高速通讯方法

Country Status (2)

Country Link
CN (1) CN111949590B (zh)
WO (1) WO2022032816A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112462240B (zh) * 2020-12-04 2024-08-27 深圳国微芯科技有限公司 支持跨芯片信号同步触发检测方法及装置
CN116955239B (zh) * 2023-09-18 2023-12-08 合肥中科采象科技有限公司 一种应用于测量及自动化领域的开放式模块化仪器架构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104008078A (zh) * 2014-05-27 2014-08-27 安徽中兴继远信息技术股份有限公司 一种基于fpga的数据传输板之间进行高速传输的方法
CN104765321A (zh) * 2015-01-22 2015-07-08 镇江同舟螺旋桨有限公司 一种兼容多种现场总线协议的运动控制器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101588175B (zh) * 2009-06-24 2011-05-04 北京理工大学 一种fpga阵列处理板
EP2801915B1 (de) * 2013-05-10 2017-01-18 dSPACE digital signal processing and control engineering GmbH Adaptives interface zur kopplung von fpga-modulen
CN105354160B (zh) * 2015-10-09 2018-07-03 中国科学院上海高等研究院 一种速率可配式fpga片间通信的连接方法及系统
CN105515926B (zh) * 2015-11-25 2018-09-21 中国电子科技集团公司第二十八研究所 一种基于fpga的二进制同步通信协议控制器
CN106303759B (zh) * 2016-08-30 2019-07-12 北京赛博兴安科技有限公司 一种基于fpga的高速串行收发接口及其工作方法
US11323529B2 (en) * 2017-07-18 2022-05-03 A10 Networks, Inc. TCP fast open hardware support in proxy devices
CN107786471B (zh) * 2017-10-23 2021-03-16 深圳市风云实业有限公司 多fpga芯片间数据处理方法及转换装置
US11194943B2 (en) * 2017-12-12 2021-12-07 Synopsys, Inc. FPGA-based hardware emulator system with an inter-FPGA connection switch
US10802995B2 (en) * 2018-07-26 2020-10-13 Xilinx, Inc. Unified address space for multiple hardware accelerators using dedicated low latency links
CN111064537B (zh) * 2019-12-11 2021-07-09 中国电子科技集团公司第三十研究所 基于不同厂商fpga片间高速接口通信方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104008078A (zh) * 2014-05-27 2014-08-27 安徽中兴继远信息技术股份有限公司 一种基于fpga的数据传输板之间进行高速传输的方法
CN104765321A (zh) * 2015-01-22 2015-07-08 镇江同舟螺旋桨有限公司 一种兼容多种现场总线协议的运动控制器

Also Published As

Publication number Publication date
CN111949590A (zh) 2020-11-17
WO2022032816A1 (zh) 2022-02-17

Similar Documents

Publication Publication Date Title
JP3204672B2 (ja) 遷移制御されたデジタルエンコード及び信号伝送システム
CN111949590B (zh) 一种可跨fpga平台的高速通讯方法
US7010612B1 (en) Universal serializer/deserializer
US7992058B2 (en) Method and apparatus for loopback self testing
CN103141066B (zh) 发送电路、接收电路、发送方法、接收方法、通信系统及其通信方法
EP0813153A2 (en) Serial-to-parallel converter in a data communication system
CN104008078B (zh) 一种基于fpga的数据传输板之间进行高速传输的方法
JPS61146041A (ja) データコード間でデータ流れを変換するための変換システム
WO2017012517A1 (zh) 混合物理编码子层以及数据发送、接收方法、存储介质
CN112187789B (zh) 一种数据链路协议转换系统
CN114442514B (zh) 一种基于fpga的usb3.0/3.1控制系统
WO1983001360A1 (en) Data communication system
US20050015426A1 (en) Communicating data over a communication link
US6385319B1 (en) Encoding circuit and method of detecting block code boundary and establishing synchronization between scrambler and descrambler
CN113282533B (zh) 一种异步链路发送端电路及芯片接收端电路
CN104009823B (zh) 一种SerDes技术中的错位检测与纠错电路
US4835776A (en) Communication filter
CN115904844A (zh) 一种用于打印boot信息的uart仿真模型及其工作方法
Yakovlev et al. Designing an asynchronous pipeline token ring interface
Babulu et al. FPGA implementation of USB transceiver macrocell interface with USB2. 0 specifications
KR100949856B1 (ko) 입력되는 직렬 배열 시퀀스의 레이트 검증
JPS5936288B2 (ja) 接続装置
CN113676310B (zh) 一种用于雷达系统的数据传输装置
JP3516998B2 (ja) アドレス情報判読装置
CN112073151B (zh) 一种基于fpga的遥测pcm解码和帧同步方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20230111

Address after: 518000 802, Building 2, Northwest Shenjiu Science and Technology Pioneer Park, intersection of Taohua Road and Binglang Road, Fubao Community, Futian District, Shenzhen, Guangdong

Patentee after: Shenzhen Guoweijingrui Technology Co.,Ltd.

Address before: 22A, Guoshi building, 1801 Shahe West Road, high tech Zone community, Yuehai street, Nanshan District, Shenzhen City, Guangdong Province

Patentee before: GUOWEI GROUP (SHENZHEN) Co.,Ltd.