CN114513711A - 一种光纤以太网接口通信方法、fpga模块以及系统 - Google Patents

一种光纤以太网接口通信方法、fpga模块以及系统 Download PDF

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Abstract

本发明公开了一种光纤以太网接口通信方法、FPGA模块以及系统，将光模块输入的LVPECL信号转换成LVDS输入信号；在FPGA中使用高频时钟以及DDIO对LVDS输入信号进行过采样；进行消抖处理；按位滑移并检索得到有效数据；对有效数据进行解码，并缓存到FIFO中，进行跨时钟转换，得到标准的MII接口接收数据；把标准的MII接口发送数据缓存到FIFO中，进行跨时钟转换，得到发送数据，进行编码并把编码后的串行数据作为LVDS输出信号；将LVDS输出信号转换成LVPECL信号发送到光模块上。优点：利用FPGA自身的模块进行信号处理，结构简单，没有反馈回路，节约成本，对逻辑时序压力很小。

Description

一种光纤以太网接口通信方法、FPGA模块以及系统
技术领域
本发明涉及一种光纤以太网接口通信方法、FPGA模块以及系统，属于数据通信技术领域。
背景技术
目前，在百兆以太网通信应用中，使用的接口包括MII、RMII、SMII、SSMII和SSSMII，在实际应用中都需要PHY，在板卡需要使用多个百兆接口时，往往存在板卡布线困难的问题，并且对FPGA的引脚数量有较大的需求，对时钟网络的要求也有极大的挑战，为解决这些问题，已经出现了一些方法，如在FPGA中嵌入LVDS硬编码解码器，但是这种方法的缺点是对FPGA本身要求较高，且现在有些国产FPGA还不具备LVDS编码解码器IP的功能，因此，寻找一种新的有效且可控的方法，是当前急需解决的问题。
发明内容
本发明所要解决的技术问题是克服现有技术的缺陷，提供一种光纤以太网接口通信方法、FPGA模块以及系统。
为解决上述技术问题，本发明提供一种光纤以太网接口通信方法，其特征在于，包括：
将光模块输入的LVPECL信号转换成LVDS输入信号；
在FPGA中对LVDS输入信号进行处理，得到标准的MII接口接收数据，传输给MII控制接口；
在FPGA中对MII控制接口输出的标准的MII接口发送数据进行处理，得到LVDS输出信号；
将LVDS输出信号转换成LVPECL信号发送到光模块上；
所述在FPGA中对LVDS输入信号进行处理，得到标准的MII接口接收数据，包括：
使用高频时钟以及FPGA自身的DDIO对LVDS输入信号进行过采样，并把数据缓存到FIFO中，利用FIFO进行跨时钟域转换，得到中频时钟下的输入LVDS信号的过采样数据；
对过采样数据按位进行消抖处理；
按位滑移并检索消抖处理后的数据中的有效数据；
对有效数据进行解码，并把数据缓存到FIFO中，利用FIFO进行跨时钟域转换，得到标准的MII接口接收数据；
所述在FPGA中对MII控制接口输出的标准的MII接口发送数据进行处理，得到LVDS输出信号，包括：
把标准的MII接口发送数据缓存到FIFO中，利用FIFO进行跨时钟域转换，得到并行发送数据，对并行发送数据进行编码并把编码后的串行数据发送到FPGA的LVDS引脚上。
进一步的，所述将光模块输入的LVPECL信号转换成LVDS输入信号，包括：
通过硬件电路将光模块输入的LVPECL信号转换成LVDS输入信号；
所述将LVDS输出信号转换成LVPECL信号发送到光模块上，包括：
通过硬件电路将LVDS输出信号转换成LVPECL信号发送到光模块上。
进一步的，所述高频时钟仅在DDIO及过采样过程中使用。
进一步的，所使用的高频时钟的频率按公式(1)计算，
fovs＝(fdata×Novs)/2 (1)
其中,fovs表示高频过采样时钟频率，fdata表示数据带宽，Novs表示过采样倍数。
进一步的，所述对过采样数据按位进行消抖处理，包括：
依次位移，并用过采样得到的数据的当前位数值dn与前两位数值dn-1、dn-2进行比较，在dn-2、dn-1、dn当中，如果0的数量较多，则当前位数值dn取0，如果1的数量较多，则当前位数值dn取1，其中，0和1表示数字信号中的两种状态，n为不小于2的整数。
进一步的，所述有效数据为数据跳变之后的第Novs/2个数据，如果本周期数据没有跳变，则提取本周期的第Novs/2个数据为有效数据,一个周期为百兆以太网1bit的周期，共Novs个过采样数据。
进一步的，还包括：
实时监测每Novs个过采样数据间的信号跳变次数，若跳变次数大于预先设置的个数，则判断为误码并及时给出错误信号。
进一步的，所述对有效数据进行解码，并把数据缓存到FIFO中，利用FIFO进行跨时钟域转换，得到标准的MII接口接收数据，包括：
使用内部中频时钟将有效数据写入输入移位寄存器，解码部件读取输入移位寄存器的数据进行NRZI解码和5B/4B解码，然后写入输出FIFO，由输出FIFO提供标准MII接口数据输出；
所述5B/4B解码，包括：使用中频时钟并在信号检测模块数据有效信号data_valid的指示下按IEEE802.3规则解码和帧同步信号恢复，所述帧同步信号包括帧开始信号SSD和帧结束信号ESD；
所述输出FIFO的控制逻辑包括：在遇到帧开始信号SSD时开放输出FIFO写使能，在遇到帧结束信号ESD时关闭写使能，同时输出控制逻辑在遇到帧结束ESD后延时清除输出FIFO；将FIFO的空指示信号fifo_empty延迟后作为输出FIFO的读请求信号rdreq读出输出FIFO的数据，并使用读请求信号rdreq进一步延迟的信号作为MII接口数据有效指示信号MII_RX_DV。
一种用于光纤以太网接口通信的FPGA模块，包括：
锁相环，用于产生需要的时钟；
DDIO硬核，用于对LVDS信号进行过采样；
数据比较器，用于对过采样后的数据进行消抖处理；
串行数据有效数据提取器，用于提取消抖处理后的过采样串行数据中的有效数据；
5B/4B解码器，用于把串行有效数据转换成并行数据；
FIFO，位于FPGA片上RAM资源，用来存储数据并结合锁相环时钟对高频过采样数据和中频过采样数据进行跨时钟域转换，同时对并行数据和标准的MII接口数据进行跨时钟域转换；
4B/5B编码器，用于将标准的MII接口发送数据用4B/5B编码规则，编码为串行数据发送到LVDS引脚上。
进一步的，还包括：
监控模块，用于实时监测消抖处理后的过采样串行数据中每Novs个过采样数据间的数据跳变次数，若跳变次数大于预先设置的个数，则判断为误码并及时给出错误信号，Novs表示过采样倍数。
一种光纤以太网接口通信系统，包括：
光模块，用于接收LVPECL信号和发送LVPECL信号；
硬件转换电路，用于将LVPECL信号转换为LVDS输入信号以及将LVDS输出信号转换为LVPECL信号；
FPGA模块，用于接收LVDS输入信号，并处理得到标准的MII接口接收数据；同时将标准的MII接口发送数据处理并得到LVDS输出信号。
本发明所达到的有益效果：
1.结构简单，没有反馈回路；
2.简化PCB版图，减少PCB布线复杂度；
3.减少PHY的使用，节约成本；
4.利用FPGA的DDIO和单一高频时钟过采样，消除时钟延迟和占空比影响；
5.具有噪声抑制功能，能有效抑制窄脉冲造成的误码；
6.解码模块采用移位寄存器加FIFO双缓冲结构，能有效抑制输入数据时钟和解码时钟漂移影响；
7.接收侧不依赖于发送侧时钟，减少时钟关联性；
8.具有错误提示功能，能及时反馈信号质量。
附图说明
图1是本发明的基于FPGA的光纤以太网接口通信方法的流程图。
图2是本发明的基于FPGA的光纤以太网接口通信方法的系统框图。
图3是本发明的基于FPGA的光纤以太网接口通信方法中的过采样示意图。
图4是本发明的基于FPGA的光纤以太网接口通信方法中的消抖模块框图。
图5是本发明的基于FPGA的光纤以太网接口通信方法中有效数据提取规则的示意图。
图6是本发明的基于FPGA的光纤以太网接口通信方法中的解码模块框图。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
如图1所示，一种光纤以太网接口通信方法，包括：接收过程和发送过程；
接收过程，包括：
将光模块输入的LVPECL信号转换成LVDS输入信号；
在FPGA中进行信号处理，得到标准的MII接口接收数据，传输给MII控制接口；
所述在FPGA中进行信号处理，得到标准的MII接口接收数据，包括：
使用高频时钟以及FPGA自身的DDIO对LVDS输入信号进行过采样，并把数据缓存到FIFO中，利用FIFO进行跨时钟域转换，得到中频时钟下的LVDS采样数据；
对过采样得到的数据按位进行消抖处理；
按位滑移并检索消抖处理后的数据中的有效数据；
对有效数据进行5B/4B解码，并把数据缓存到FIFO中，利用FIFO进行跨时钟域转换，得到标准的MII接口接收数据。
发送过程，包括：
把MII控制接口输出的标准的MII接口缓存到FIFO中，利用FIFO进行跨时钟域转换，得到并行发送数据，对并行发送数据进行4B/5B编码并把编码后的串行数据作为LVDS输出信号发送到FPGA的LVDS引脚上。
所述将光模块输入的LVPECL信号转换成LVDS输入信号，包括：
通过硬件电路将光模块输入的LVPECL信号转换成LVDS输入信号。
所述将LVDS输出信号转换成LVPECL信号发送到光模块上，包括：
通过硬件电路将LVDS输出信号转换成LVPECL信号发送到光模块上。
所述高频时钟频率按公式1计算，
fovs＝(fdata×Novs)/2 (1)
其中,fovs表示高频过采样时钟频率，fdata表示数据带宽，Novs表示过采样倍数。
对于本实施例，应用于100M光纤以太网，取fdata为125Mhz，过采样倍数Novs＝6，即每个比特采样6次，则所需高频过采样时钟为375Mhz。
所述使用高频时钟(本实施例取375MHz)以及FPGA自身的DDIO对LVDS信号进行过采样，并把数据缓存到FIFO中，利用FIFO进行跨时钟域转换，得到中频时钟(本实施例取125MHz)下的LVDS采样数据，包括：
使用375MHz的高频时钟以及FPGA自身的DDIO对LVDS输入信号进行6倍过采样，并把过采样数据缓存到FIFO中，利用FIFO进行跨时钟域转换，得到125MHz中频时钟下的采样数据。375MHz高频时钟仅在DDIO及过采样模块中使用。
所述对采样得到的数据按位进行消抖处理通过消抖模块完成，如附图4所示，包括输入移位寄存器、查找表和输出寄存器及控制逻辑。
附图4中消抖模块的输入移位寄存器在中频时钟的作用下每个时钟从过采样模块接受6位数据从高端写入移位寄存器并控制移位寄存器向下移位，与此同时控制逻辑从移位寄存器的下端取出3位数据利用消抖查找表获得消抖输出，写入输出寄存器的对应位。
进一步的，所述用于对采样得到的数据按位进行消抖处理的方法为依次位移，并用采样得到的数据的当前位数值dn与前两位数值dn-1、dn-2进行比较，在dn-2、dn-1、dn当中，如果0的数量较多，则当前位数值dn取0，如果1的数量较多，则当前位数值dn取1，其中，0和1表示数字信号中的两种状态，n为不小于2的整数，随着n的增长完成所有过采样数据的处理。这样既可以有效避免边沿变化时产生的2.6ns以下毛刺，也可以有效避免稳定信号中1.3ns以下的毛刺。
所述有效数据为消抖处理后数据流中数据跳变之后的第三个(Novs/2，Novs为过采样倍数)数据，如果本周期数据没有跳变，则提取本周期的第三个数据为有效数据。一个周期为百兆以太网1bit的周期，即为8ns，对应Novs个过采样数据。这样可以保证提取的有效数据在当前周期的中间位置上，也就是相对稳定的数据。
还包括：实时监测消抖处理后数据流中每Novs个数据位中高低跳变次数，若跳变次数大于等于预先设置的个数3，则判断为误码并及时给出错误信号。因为在8ns一个周期中，在极限条件下最多只有周期开始和周期结束时的两个信号跳变，如果跳变次数大于等于3，就说明信号质量存在问题。这样就可以实时检测信号质量。
所述解码模块采用移位寄存器加FIFO结构，输入过采样数据流使用内部中频时钟写入输入移位寄存器，解码部件读取输入移位寄存器的数据进行NRZI解码和5B/4B解码，然后写入输出FIFO，由输出FIFO提供标准MII接口数据输出，解码模块如附图6所示，包括：
第一移位寄存器、NRZI解码器、第二移位寄存器、5B/4B解码器和输出FIO及输出控制逻辑，其中来自信号检测模块的码流在data_valid信号的控制下从高端写入移位寄存器并同时控制向低位方向移位，NRZI解码器则在data_valid信号控制下从第一移位寄存器的低端读取数据恢复NRZ格式5B码流，进一步地，NRZI解码器将恢复出的NRZ码流从低端写入第二移位寄存器并同时控制向高位方向移位。
所述解码模块中的5B/4B解码器则在data_valid信号控制下从第二移位寄存器的高端提取5B码流按IEEE802.3规范进行5B/4B的解码和帧同步恢复并产生帧同步信号SSD(对应J/K码对)/ESD(对应T/R码对)信号和写请求信号wreq，输出控制逻辑则在遇到SSD控制码时开放写使能，在遇到ESD控制码后关闭写使能。
进一步的，所述解码部件中输出逻辑使用中频时钟在wreq信号控制下写入解码后的4B码流，在帧结束信号(ESD)有效后延时清除输出FIFO，以此避免因发送方和接收方时钟不同步引发的FIFO溢出。
进一步的，所述解码模块的输出控制逻辑将输出FIFO的fifo_empty信号延迟作为输出FIFO的读请求信号rdreq，并使用rdreq信号读出输出FIFO的数据到MII_RXD，同时使用rdreq信号的延迟版本作为MII接口数据有效指示信号MII_RX_DV。
所述发送过程中对并行发送数据进行4B/5B编码，是对4B/5B编码模块中的发送FIFO输出的4B码流按IEEE802.3规范进行4B/5B编码，并在码流开始时在头部增加帧同步信号SSD(对应J/K码对)，在码流结束时增加ESD(对应T/R码对)，把编码后的串行数据按照NRZI编码规则进行编码，并把经过NRZI编码后的串行数据发送到FPGA的LVDS引脚上。
如图2所示，本发明公开的一种光纤以太网接口通信系统，除LVPECL和LVDS的硬件转换电路以外，全部利用FPGA的片上资源构建，包括PLL锁相环、DDIO、FIFO、数据比较器、有效数据提取器、4B/5B编码器、5B/4B解码器等。
光模块的LVPECL信号与FPGA的LVDS信号之间通过简单电阻电路来实现两者之间的转换。
本实施例中PLL锁相环用于产生所需要的各频率时钟，其中375MHz高频时钟用于对DDIO引脚进行高频采样，125MHz中频时钟用于噪声抑制和有效信号检测以及4B/5B编码解码，25MHz时钟用于标准MII接口的数据收发。
DDIO为FPGA的硬件引脚资源，用来采集引脚信号，可以利用高频时钟对引脚信号进行过采样，本实施例中利用375MHz时钟对125M以太网数据信号进行6倍过采样并缓存到FIFO，后续的消抖模块则是通过125MHz中频时钟从FIFO中提取数据，本实施例的过采样模块的操作时序如附图3所示；
所述消抖模块如附图4所示，包括输入移位寄存器、查找表和输出寄存器及控制逻辑，附图4中消抖模块的输入移位寄存器在中频时钟的作用下每个时钟从过采样模块接受6位数据从高端写入移位寄存器并控制移位寄存器向下移位，与此同时控制逻辑从移位寄存器的下端取出3位数据利用消抖查找表获得消抖输出，写入输出寄存器的对应位。
进一步的，所述消抖模块处理的方法为依次移位，并用当前位与前两位数值进行比较，在{dn-2、dn-1、dn}当中，如果0的数量较多，则当前位取“0”，如果当中1的数量较多，则当前位取“1”，其中，0和1表示数字信号中的两种状态，n为不小于2的整数，随着n的增长完成对全部过采样数据的处理。
如图5所示，所述有效信号检测模块，用于将消抖处理后的过采样信号中的有效信号提取出来。提取的原则是如果相邻数据位有高低跳变，则提取跳变之后的第三次采样值，如果没有跳变，则从前一次有效数据提取的采样值位置提取。另外，在此模块中还有错误检测功能，实时监测消抖处理后数据流中每Novs个数据位中高低跳变次数，若跳变次数大于等于预先设置的个数3，则判断信号存在误码，从而产生错误指示。
如图6所示，5B/4B解码模块，用于将提取的有效信号进行5B/4B解码，并将解码后的数据存储在FIFO中，通过FIFO实现跨时钟域转换，将数据转换为标准的MII接口的网络报文。
4B/5B编码模块，用于将标准的MII接口数据用4B/5B编码规则，再进行NRZI编码成为串行数据发送到LVDS引脚上。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (10)

1.一种光纤以太网接口通信方法，其特征在于，包括：
将光模块输入的LVPECL信号转换成LVDS输入信号；
在FPGA中对LVDS输入信号进行处理，得到标准的MII接口接收数据，传输给MII控制接口；
在FPGA中对MII控制接口输出的标准的MII接口发送数据进行处理，得到LVDS输出信号；
将LVDS输出信号转换成LVPECL信号发送到光模块上；
所述在FPGA中对LVDS输入信号进行处理，得到标准的MII接口接收数据，包括：
使用高频时钟以及FPGA自身的DDIO对LVDS输入信号进行过采样，并把数据缓存到FIFO中，利用FIFO进行跨时钟域转换，得到中频时钟下的输入LVDS信号的过采样数据；
对过采样数据按位进行消抖处理；
按位滑移并检索消抖处理后的数据中的有效数据；
对有效数据进行解码，并把数据缓存到FIFO中，利用FIFO进行跨时钟域转换，得到标准的MII接口接收数据；
所述在FPGA中对MII控制接口输出的标准的MII接口发送数据进行处理，得到LVDS输出信号，包括：
把标准的MII接口发送数据缓存到FIFO中，利用FIFO进行跨时钟域转换，得到并行发送数据，对并行发送数据进行编码并把编码后的串行数据发送到FPGA的LVDS引脚上。
2.根据权利要求1所述的光纤以太网接口通信方法，其特征在于，所述将光模块输入的LVPECL信号转换成LVDS输入信号，包括：
通过硬件电路将光模块输入的LVPECL信号转换成LVDS输入信号；
所述将LVDS输出信号转换成LVPECL信号发送到光模块上，包括：
通过硬件电路将LVDS输出信号转换成LVPECL信号发送到光模块上。
3.根据权利要求1所述的光纤以太网接口通信方法，其特征在于，所述高频时钟仅在DDIO及过采样过程中使用。
4.根据权利要求3所述的光纤以太网接口通信方法，其特征在于，所使用的高频时钟的频率按公式（1）计算，
f ovs =(f data ×N ovs )/2 （1）
其中, f ovs 表示高频过采样时钟频率，f data 表示数据带宽，N ovs 表示过采样倍数。
5.根据权利要求1所述的光纤以太网接口通信方法，其特征在于，所述对过采样数据按位进行消抖处理，包括：
依次位移，并用过采样得到的数据的当前位数值d n 与前两位数值d n-1、d n-2进行比较，在d n-2、d n-1、d n 当中，如果0的数量较多，则当前位数值d n 取 0，如果1的数量较多，则当前位数值d n 取 1，其中，0和1表示数字信号中的两种状态，n为不小于2的整数。
6.根据权利要求5所述的光纤以太网接口通信方法，其特征在于，所述有效数据为数据跳变之后的第N ovs /2个数据，如果本周期数据没有跳变，则提取本周期的第N ovs /2个数据为有效数据,一个周期为百兆以太网1bit的周期，共N ovs 个过采样数据。
7.根据权利要求6所述的光纤以太网接口通信方法，其特征在于，还包括：
实时监测每N ovs 个过采样数据间的信号跳变次数，若跳变次数大于预先设置的个数，则判断为误码并及时给出错误信号。
8.根据权利要求1所述的光纤以太网接口通信方法，其特征在于，所述对有效数据进行解码，并把数据缓存到FIFO中，利用FIFO进行跨时钟域转换，得到标准的MII接口接收数据，包括：
采用移位寄存器加FIFO结构，首先使用内部中频时钟将有效数据写入输入移位寄存器，解码部件读取输入移位寄存器的数据进行NRZI 解码和5B/4B解码，然后写入输出FIFO，由输出FIFO提供标准MII接口数据输出；
所述5B/4B解码，包括：使用中频时钟并在信号检测模块数据有效信号data_valid的指示下按IEEE802.3规则解码和帧同步信号恢复，所述帧同步信号包括帧开始信号SSD和帧结束信号ESD；
所述输出FIFO的控制逻辑包括：在遇到帧开始信号SSD时开放输出FIFO写使能，在遇到帧结束信号ESD时关闭写使能，同时输出控制逻辑在遇到帧结束ESD后延时清除输出FIFO；将FIFO的空指示信号fifo_empty延迟后作为输出FIFO的读请求信号rdreq读出输出FIFO的数据，并使用读请求信号rdreq进一步延迟的信号作为MII接口数据有效指示信号MII_RX_DV。
9.一种用于光纤以太网接口通信的FPGA模块，其特征在于，包括：
锁相环，用于产生需要的时钟；
DDIO硬核，用于对LVDS信号进行过采样；
数据比较器，用于对过采样后的数据进行消抖处理；
串行数据有效数据提取器，用于提取消抖处理后的过采样串行数据中的有效数据；
5B/4B解码器，用于把串行有效数据转换成并行数据；
FIFO，位于FPGA片上RAM资源，用来存储数据并结合锁相环时钟对高频过采样数据和中频过采样数据进行跨时钟域转换，同时对并行数据和标准的MII接口数据进行跨时钟域转换；
4B/5B编码器，用于将标准的MII接口发送数据用4B/5B编码规则，编码为串行数据发送到LVDS引脚上；
监控模块，用于实时监测消抖处理后的过采样串行数据中每N ovs 个过采样数据间的数据跳变次数，若跳变次数大于预先设置的个数，则判断为误码并及时给出错误信号，N ovs 表示过采样倍数。
10.一种光纤以太网接口通信系统，其特征在于，包括：
光模块，用于接收LVPECL信号和发送LVPECL信号；
硬件转换电路，用于将LVPECL信号转换为LVDS输入信号以及将LVDS输出信号转换为LVPECL信号；
权利要求中9所述的FPGA模块，用于接收LVDS输入信号，并处理得到标准的MII接口接收数据；同时将标准的MII接口发送数据处理并得到LVDS输出信号。
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