JP2011511484A - グリッチに備えるセルフタイマ回路の強化 - Google Patents
グリッチに備えるセルフタイマ回路の強化 Download PDFInfo
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Abstract
グリッチに対する自己クロック回路を強化するための複数の技術が開示されている。グリッチフィルタが、デジタル設計の同じ場所に設けられている。ある実施例では、グリッチフィルタが動的に同調可能である。一実施例では、入力が出力によってロックアウトされる。差動信号のための回路のように、コード符号を見積もるための方法が与えられている。
【選択図】なし
【選択図】なし
Description
非同期回路は、多くの場合「クロックレス回路」と称され、又は「セルフタイム」回路が、集積回路といったエレクトロニクス機器を具えるデジタル論理で使用される場合に、非同期回路に対して多くの利点を提供する。非同期回路の顕著な利点は、同期回路設計方法を用いて実施される同じ機能と比較して低電力なことである。歴史的に、同期回路の設計は、一部には小さなダイエリア(die area)しか要しない、より簡単により良好に理解される試験性能、及び設計ツールのより広い利用可能性といった要因により、非同期回路の設計よりも広範囲に使用されている。
同期回路は、回路が入力状態に対して評価(及び応答)するための特定の時間を判断する。例えば、同期回路は多くの場合クロック信号を利用して、同期論理ゲートの入力の中へのデータ信号の受け入れ(「クロックイン」)を有効/無効にする。非クロック周期における入力ラインの誤った信号は論理ゲートに認識されず、これにより、ゲートの挙動に対して影響を及ぼさない。
一方、明らかに、クロックレス回路は入力信号に非同期で応答し、特定の状態では、ゲート入力での信号変化に応答する可能性があり、この信号変化は、(例えば、閾値電圧を超える)十分な信号レベル及び(例えば、ゲート入力段階のオン動作時間)時間部分である。このため、クロックレス回路への入力信号ラインにおける電圧の瞬時の上昇といったグリッチが、望ましくない挙動の原因となる可能性がある。
クロストーク、供給ノイズ、電磁結合及び電気的な乱れの他の原因は全て、信号伝播遅延のバリエーションの原因となる可能性があり、潜在的に回路の信号グリッチの原因となる可能性がある。グリッチがトランジスタの閾値電圧に等しいか又はそれを超えるのにほぼ十分である場合、グリッチは十分長い時間分継続し、トランジスタを含む論理ゲートが、その内部状態及び論理ゲートへの他の入力信号の値との組み合わせのためにその出力値を変えてしまう可能性がある。自己タイミング論理回路では、このようなグリッチが、誤った状態又は値又は不適切な信号の伝送をもたらす可能性がある。
回路のどの部分に障害が影響を及ぼすかによって、障害が、回路のその部分の瞬間的な状態、及び回路のその部分に生じる次の適切なアクションを様々な方法で明らかにし得る。例えば、Muller C要素の入力へのハイの状態のグリッチは、この要素が上流のMuller C要素の論理信号を予想する場合に、この要素が有効な論理HI入力信号としてグリッチを判断する可能性があり、要素がその出力状態を変える原因となり、これにより、そうすべきではない時にHI論理出力を伝送してしまう。別の例では、RTZ(「ゼロ復帰」)論理設計の複数の並列のMuller C要素が、Muller C要素を制御する信号ラインのロー状況のグリッチによって、「待機」状態から不適切に解放される可能性がある。
いくつかの障害が、システムを通って障害の孤立点まで伝播する可能性がある。このような例は、コード符号が変更され又は間違った値として受信される原因となり、又はさらなるコード符号が注入される原因となる。注入される信号は、意図する符号に先立って受信され、意図する符号の代わりに使用され、真のコード符号を押しやり、その後で応答確認を行う。
伝播する障害は、障害の結果としてコード符号が変更又は注入され孤立点に伝播する場合には、障害を引き起こす場合に誤った情報の受信をもたらすであろう。
伝播する障害がオンチップネットワーク(「NoC」)パケットのメッセージヘッダのフィールドに影響を及ぼす場合に、それはパケット又はメッセージに対して誤った経路処理をもたらす可能性がある。例として、間違った受信器にルーティングされるパケット、切断されるパケット、あるいはパケットマーカの最後の部分によって連結した認識されないよう改変された複数のパケットである。
あるケースでは、障害が入力又はセルフタイムの通信プロトコルを扱うことに関する状態マシンへの状態保持素子を混乱させる。これにより、スイッチングが間違った状態になり、状態マシンが最早その隣接部と正しく通信することができなくなるため、不適切な動作の原因となり又はプロトコルがデッドロックする原因となる。
必要とされるのは、グリッチがクロックレス回路で論理障害を引き起こすのを防止するための手段である。
本発明は、
a.グリッチフィルタ;
b.同調可能なグリッチフィルタ;
c.信号ロッキング;
d.完全なコード符号の検証;
e.Muller C要素を有する補完的な信号伝達
を具える自己クロック論理ブロックの強化を改良するための複数の回路を具える。
a.グリッチフィルタ;
b.同調可能なグリッチフィルタ;
c.信号ロッキング;
d.完全なコード符号の検証;
e.Muller C要素を有する補完的な信号伝達
を具える自己クロック論理ブロックの強化を改良するための複数の回路を具える。
全て又はいくつかの強化方法が、1つの設計にわたって又は選択した場所のみに採用される。グリッチフィルタは、信号を搬送するラインと並列な論理要素を終端とする遅延ラインを具えることで、狭パルスを除去する。グリッチフィルタのいくつかの実施例が、遅延ラインの遅延時間を同調するための手段を提供する。信号ロックアウトが、論理ブロックの入力が戻されるラッチ出力を提供し、上流の送信ブロックからゼロに戻るまで状態を変えるのを防ぐ。非アクティブの信号ラインであると仮定することを含め、完全なコード符号を検証することによって、追加の障害を防止し得る。差動信号伝達は、共通コードの拒絶を増やすことによってグリッチに対して長いラインを強固にするための新たな方法のために、信号ライン及びMuller Cゲートの相補対を使用する。
符号100及び当技術分野で既知の「Mullar C」要素の論理式を図1に示す。時として、「Mullar C」要素を交互に「C−cell」又は「C要素」と称することとする。図2は、Mullar C要素200の典型的な実施例を示す。回路図を調べると、各入力端子の入力信号A及びBが、論理式
[1] Q=A・B+Q・(A+B)
についてライン206の出力信号Qの状態に変化させる。
[1] Q=A・B+Q・(A+B)
についてライン206の出力信号Qの状態に変化させる。
式[1]を、信号A及びB双方が同じ状態に変わらない限り出力信号Qが状態を変えないという命令によって、言葉で説明できる。ライン206の信号Qは、ライン208の積層FET217の出力に対応し、反転器202によってバッファーリングされ反転する。信号A及びBが変化するときに(しかしながら信号Qが変化しないように)ライン206の信号Qの出力状態を保存するために、弱いフィードバック反転器204が反転器202の向こうに接続されている。また、フィードバック反転器204は、ライン206のグリッチを軽減又は除去することができる。当業者は、ライン206の信号Qの状態を保存するための他の回路を知っているであろう。
FET積層217は、式[1]の項A・Bを実施する。例えば、A=B=1である場合、FET210及び212がオフになり、FET214及び216がオンになるため、反転器202への入力端子がライン208の接地信号に接続されて引き下げられ、ライン208のFET積層417の出力が弱いフィードバック反転器204よりも強い場合に、反転器202の出力がハイとなる。同様に、A=B=0である場合、FET210及び212がオンになり、FET214及び216がオフになるため、反転器202への入力端子がライン208の高電圧信号に接続されてハイになり、この場合はライン208のFET積層217の出力が弱いフィードバック反転器204よりも強い場合には、反転器202の出力がローになる。このように、A=B=1の状態がセル200のSETに対応し、A=B=0の状態がセル200のRESETに対応する。他の状態はセル200に変化を引き起こさない。例えば、A=1及びB=0の場合、FET積層217の出力がフロートし、弱いフィードバック反転器204がライン208の入力信号を変えないようにするため、反転器202の出力(及びQ)は変わらない。このような状態、すなわち、信号A及びBが異なる場合に信号Qを保存することは、式[1]の項Q・(A+B)を実施することである。
図3は、Mullar C要素300の別の実施例である。Mullar C要素300は、図2のMullar C要素200と論理的に等価であることに留意されたい。セル300の挙動が表1によって記載されている。表の項目は入力信号A及びBに対応し、続いて図3の参照番号に対応する論理ゲートの出力が示されている。「Q’」はゲートの出力を確定できないこと;すなわち、前の出力信号から変化しないことを示す。
そして、図2及び図3のMullar C要素は、信号A及びBが等しくなるときにはいつでも信号A及びBの状態に応答して出力信号Qの状態を変えるものと見なすことができる。それが発生する時間は問題ではない。すなわち、応答する出力信号Qのために特定の時間に信号A=Bをセル入力に与えなくてもよい。このため、いくらかの入力時間を有する様々なバージョンのセルフタイマのセルを使用することによって、及び別のセルフタイマ要素への入力信号としてセルの出力信号Qを与えることによって、各構成要素がその入力が有効になるまで状態を変えないため、所定のタイミングクロック信号から独立した所定の状態の入力に対する正しい出力状態を推定する論理ブロックを設計できる。
グリッチにより、回路に対して有効又は無効の入力をもたらす可能性がある。中間ポイントでチェックを実行することもできるが、例えば、ソフトウェア又はロジックによって、データ符号を最後に使用するポイントにおいて、データの検証を実行し得る。このため、適切な設計により、グリッチによって引き起こされる無効状態は、システムの性能を低下させるがシステムに対して致命的なものではない。無効状態は、その特性のため、検出するのが容易ではない。グリッチによりゲートが意図しない有効な入力状態を受け入れる状態は、検出することがより難しい。このため、有効な符号をもたらすグリッチにより耐え得るよう設計を強固にするのが重要である。このような状況を理解するために、適切に動作する;すなわち、エラーの無い自己クロックの論理的設計の動作を試験する。
当技術分野において多くの自己クロック設計トポロジーが存在する。具体例を挙げることを目的として、ゼロ復帰(RTZ)データ通信プロトコルを使用する「1 of n」又は「one hot」回路設計を論じる。図4は、このような回路の一例を示す。動作を説明するために、1つのゲートの動作を詳細に試験する。図4は、3つのMullar Cベースの回路要素を具えている。送信器402が受信器404にデータを送信する。必須ではないが、図示する例では、パイプライン中継器406が、送信器から受信したデータを受信器に向けて下流側に単に反復する。表2は、パイプライン中継器406の状態表であり、RTZ符号プロトコルがかけられていて、1つのハイ信号が唯一の有効な入力である。入力番号は、ゲート404への入力ラインの信号に関する。
402.nから404.nまでの3つのデータラインを具えるデータ経路の下流へのデータ伝送を、データのリップル(ripple)として考えることができる。データパケットがゲートの入力側から出力側に通過すると、ゲートがその隣の最も上流の回路へのACK信号との動作を認識し、上流側の回路が次のデータパケットを出力できる。
図5は、図4のパイプライン中継器406のゲートに関する論理シーケンスを示す。図6は、パイプライン中継器に関する立ち上がり及び立ち下がり信号エッジの相互作用の遷移図を示す。図5の信号番号は、図4に示す回路の信号ラインに対応する。括弧の文字は図6の遷移図の同じ文字に対応する。文字の後の+は信号が立ち上がっていることを表し、文字の後の−は信号が立ち下がっていることを表す。
ここの例では、送信器402から中継器406を通して受信器404に符号「001」を送信すると考える(ライン402.0が、データワードのLSBであると仮定する)。各Mullar C要素420、422、424へのハイ入力を仮定すると、ライン413の信号はハイである。上述のようにMullar C要素は、双方の入力が同じ値になるまでその出力を変えない。図示する例ではRTZプロトコルが実施されることで、ライン413のハイが、適合するハイレベルの信号を送信器402から受信するよう待機している要素420、422及び424を有効にする。表2によって、ゲート406はアイドル状態にある。データワード{001}が送信器402によって送信されるとき、ライン406.0の信号が(A+)に立ち上がる。ライン413の信号がハイであるため、データワード{001}は、伝搬遅延の後にライン404.0、404.1、404.2(B+)の中継器406の出力に向けて通過する。ライン404.0の信号の立ち上がりエッジは、ライン428(E+)のORゲート418の出力をハイにする。ライン428の信号が送信器402の反転器410に戻されることで、中継器406によってデータワードが伝えられる送信器402に(上流の)ACK信号を出力する。
(反転器414の出力もハイであったため、)ライン404.0(B+)のハイ信号は、隣のMullar C要素426を通って通過することで、ライン419のORゲート438出力信号を(C+)に駆動し、この信号が反転器412によって反転し、ゲート404からゲート406(D−)に(下流の)ACKを出力する。上流のACK(ライン428の信号)は、ゲート402のMullar C要素にロー入力を出力することで、受信器404でデータを受信したことを送信器402に知らせ、ゲート402のMullar C要素がロー入力にするよう準備し、プロトコルのRTZ要求を完了する。そして、送信器402がデータワード{000}をライン406.0、406.1、及び406.2(A−)の中継器406に出力するときに、ライン413の信号が前にローだったためにライン404.0の出力がロー(B−)になることで、Mullar C要素420への双方の入力をローにする。ライン404.0のロー信号はOR418をロー(E−)にすることで、ライン440への信号をハイにするため、ゲート402が別のデータワードの準備をする。同様に、Mullar C要素426のデータ出力が、ライン419のORゲート438(C−)の出力が行うように、ローにする。ライン419のロー信号とともに、中継器406が別のデータワードを受信するよう構成される時点で、ライン413の信号が反転器412(D+)によってハイになる。図5に示すタイミング信号は特定のスケールではないが、信号エッジの相対的な位置を示す。
さらに図4を見ると、適切な動作(すなわち、グリッチなし)の間に、ゲート406への有効なハイ入力により、ゲート406出力がゲート404に対応する符号を与える。ORゲート418は、ライン404.0、404.1、及び404.2から信号を受信する。OR418ゲートの出力は、反転器410に与えられる。反転器410出力は、ゲート406からゲート402に確認(「ACK」)信号を与える。例えば、402.0=1、402.1=402.2=0を考慮すると、このようなデータがゲート402によってゲート406に前に出力されている。ORゲート418は、ライン406.0のゲート406のハイ出力によってハイになる一方、ライン413の反転器412の出力がローになる。ORゲート418のハイ出力が、ゲート402の反転器410に出力されることで、ゲート402に確認(「ACK」)を出力し、ゲート402からの符号がゲート404に伝えられるというゲート406による表示を与える。送信器のゲート402の各Mullar C要素は、上述の2入力Mullar C要素に対応し、表1及び式[1]によれば、(ライン406.0の信号に対応する)出力Qは、(RTZ要求を実行して)今度はゼロに戻る。そして、データが送信器及び受信器の間の任意のゲートを具えたバスに沿って送信器から受信器に向けて通り、各段階において段階の出力がACKを前段階に戻るよう出力する一方で、(もしあれば)次の段階にデータを通す。
上述の議論が示すように、特定の時間及び(回路の)場所における特定の極性及び出力のグリッチによりクロックレスの回路となり、適切な(意図する)段階変化と同じようは方法で振る舞う可能性がある。表3は、グリッチに起因する自己クロック回路のいくつかのエラーを挙げている。当然ながら、表3に挙げられた可能性のある問題は他の状態によって決まる。
本発明は回路設計を具えており、セルフタイムの回路がグリッチの影響に対して強固になっている。ここで与えられる技術は、一般に、互いに独立し補完している。性能の低下及び/又は停止領域の増加につながるが、それらを全て一緒に使用できる。
パルスがCMOS論理ゲートを通過するとパルスが減衰し(幅が狭くなり)、これにより同調可能な遅延ラインを用いてグリッチを除去可能である。遅延ラインは、入力線とC要素の追加の入力ポートとの間に置かれた場合に、ラッチされるレベル維持の変化を単に与える。遅延ラインの同調可能な特性により、グリッチフィルタの感度の設定が可能となる。グリッチフィルタリングのこのような技術を、フォワードパス、リターンパス及び状態マシンの内部動作を含むシステムの信号に適用でき、より複雑なm−of−nコードに適用できる。
図7、図8及び図9は、遅延ラインのグリッチフィルタの3つの例を示す。図7は、ANDゲート712への入力リード710に対して並列な4つの反転器702、704、706、及び708を具えるグリッチフィルタ700を示す。遅延ライングリッチフィルタの反転器の数は、グリッチパルス信号の極性を維持するために偶数であることに留意されたい。フィルタ700は、ハイ状態のグリッチのみに対する耐性を改善する。図8は、同じようなグリッチフィルタ800を示しており、ANDゲート712がORゲート812に置き換わることで、ロー状態のグリッチのみに対する耐性を与える。
一実施例では、フィルタ700及び800が回路の中の場所で使用され、主にハイ状態及びロー状態のグリッチがそれぞれ予測され、又はハイ状態及びロー状態双方のグリッチが予測されるが、一方の極性の影響は他方よりも問題を含んでいる。一方のパルス極性のみに対して保護する利点は、双方の極性に対するフィルタ効果と比較して実装面積(ダイエリア)が小さくこのようなフィルタによる性能に対する悪影響が少ないことである。
図9は、双方の極性の特定のパルス幅を下回るグリッチを減らすのに効果的なグリッチフィルタ900を示す。(偶数の)一連の反転器(902、904、906、908)が、Mullar C要素912への信号リード910に対して並列になっている。上述のように(表1参照)、Mullar C要素は、双方の入力信号が同じ論理値にならない限りその出力を変えない。これは、A=B=0及びA=B=1の双方に当てはまる(「A」は最後の反転器908の出力に相当し;「B」はリード910の信号の値に相当する)。このため、フィルタ900は立ち上がり及び立ち下がりパルス双方をフィルタリングするのに効果的である。
一実施例では、フィルタ700、800、及び900といった遅延ライングリッチフィルタが、一連の反転器のうちのいくつかの(偶数の)一連の反転器を短絡させるための構造を追加することによって、同調可能に作製される。図10は、選択可能なパルス幅フィルタ同調を具えたフィルタ900と同じようなフィルタを示す。ライン1016の信号TUNEが、パストランジスタ1014をオン作動させることで、8に対して4に一連の反転器の数を減らす。当業者は、遅延ラインを同調させるための多くの代替的な方法を知っているであろう。本発明のある実施例では、同調がロジック又はファームウェアによって判断され、特定のレートのデータ送信障害が、より長い又はより短い遅延時間が望ましいと判断する。例えば一実施例では、符号がローパワーモードに入っている場合に遅延時間が増加し、データレートがより低いと予想することで、有効信号のパルス幅がより広くなる。ある実施例では、集中モニタが数及び障害の規則性を追跡し、より適合するグリッチフィルタリング方法を与えて高性能を実現する。各トランスポート層の構成要素についての同調可能な遅延ラインが高性能のために最初に同調され、特定のルートで定期的に障害が発見された場合にこれらの構成要素のみについての遅延が増加する。
図11は、図4のパイプライン中継器406の周囲に採用されるグリッチフィルタの実施例である。遅延ライン1141、1142、及び1143が、データワード信号ラインに対して並列に加えられる。遅延ライン1144が、追加のMullar C要素1122に加えられる。遅延ライン1141、1142、及び1143は、Mullar C要素(それぞれ1120、1122,1124)への追加の入力に接続されており、遅延ラインフィルタの部分として(図9の要素91と同じような)Mullar C要素を必要としないことに留意されたい。すなわち、Mullar C要素1120、1122、1124は、ここでは3入力Mullar C要素であり、C要素の応答の前に同じ値の3入力信号を全て必要とする。例えば、遅延ライン1141の遅延時間が少なくともグリッチのパルス幅と同じくらい長い場合には、ライン1106.0のグリッチが除去されて無視される。
グリッチフィルタは、一般的に使用しなくてもよい。例えば、本発明のある実施例では、非グリッチフィルタのハードウェアブロックが、その入力がフォワードパスグリッチフィルタによってラップされ、その出力がリターンパスグリッチフィルタによってラッピングされている。このようなハードウェアブロックのラッピングを、内部接続が短絡しておりグリッチの影響を受けにくいと仮定する場合に使用できる。ハードウェアブロックの内部がグリッチの影響を受けやすい場合、標的とする線毎に、同じような方法を内部の線に適用できる。
本発明の一実施例では、不適切な/間違った符号を引き起こす瞬時のグリッチの可能性をさらに減らすために、監視されラッチされる有効な符号のために、より多くの線をレベルシフトに要する。例えば、3−of−6構成は、2つの(3−1)信号を要して、グリッチの機会の前又はグリッチの時にレベルを変える。
従来技術では、セルフタイムの回路が、障害が無いであろうという仮定によって設計される。通常は、アイドル/ロー状態が仮定され(例えば、RTZ)、アクティブ/ハイ状態が明確に検出される。例えば、図4に示す回路では、非アクティブの入力がローであるため、完了の検出がORゲート(416、418、438)によって実行される。同様に、m−of−n回路については、(n−m)信号が非アクティブであると仮定すれば、「m」アクティブ信号を検出するのが有用である。換言すれば、論理「don't care」状態が非アクティブと仮定される信号に適用される。図12は、2−of−3回路の完了コードの検出の一例である。ANDゲート1202、1204、1206が、3つの全て可能な有効な符号:AC、AB、及びBCを検出する。このような方法のある実施例は、このような設計のANDゲートの代わりにC要素を使用して、物理的な実装を作製する配置エンジニアが満足するのに要するタイミングの制約の数を最小限にする。図12(及び図13)で、符号A、B、CはMullar C要素の出力ラインの論理レベルに関することに留意されたい。しかしながらこのような構成は、不適切なデータワード{111}、すなわち、A=B=C=1を検出しないであろう。ORゲート1208は、このような不適切な符号が適切な符号となるように、ライン1210のハイ信号を駆動する。本発明の一実施例では、適切なデータワード/符号を検証するための全ての条件が予測される。フル(full)のコード符号の検出が、非アクティブの信号が3つの信号ラインの正確なパターンを探す検出器に含まれる点で、より多くのダイエリア(die area)を要するが、検出される3−of−3パターンを引き起こすためグリッチを検出できる。例えば、図13を視ると、3つの3入力ANDゲートを使用し、2つのハイ信号及び1つのロー信号の全ての組み合わせ(すなわち、2−of−3回路)が評価され、ORゲート1308のみが適切なコード符号に応答する。一実施例では、ゲート1202、1204、及び1206にC要素を用いることによって、さらなる強化が得られる。強化の増大はMullar Cによるものであり、入力ラインのRTZの完了に対してACK信号のみが除去される。
2−of−3コードと比較して「m」が大きな数である3−of−6コードといった「m−of−n」コードは、より高いデータレートを与える。すなわち、それらは、できる限り少ない線を通して遅延に敏感でない方法で所定の数のビットを送信するための小さな数よりもより効果的である。これは、通常望ましい特性であるが、グリッチ強化の理由のために、ある実施例では、効果がわずかに低いコードを使用して、電力(エネルギ)をやりとりする方法及びロバスト性のための領域を適用し得る。本発明の一実施例は、「m−of−n」符号化で「m」アクティブ信号を有する代わりに、(n−m)アクティブ信号、すなわち、m−of−n方式と同じ置換数及び容量を伝えるための同じ情報及び同じ数の線を有する「(n−m)−of−m」符号化を有する。
本発明の別の実施例では、自己クロック論理ブロックが、問題を引き起こすグリッチの機会を狭くすることによって、グリッチ強化されている。これは、出力においてデータ出力完了をもたらす下流のラッチを通って伝播する記憶値を用いることによって実現され、ACKのアサーションを引き起こし、ひいてはグリッチによって攻撃されることから元のラッチを無効にする。このような方法を図12及び図13に示しており;図14を参照してさらに議論する。
ライン1410のハイ信号がCセル1402の出力に伝播する入力ワード{010}を考えることで、ORゲート1404をハイにして、ブロックによるデータワードの受信を知らせる。ライン1406のハイORゲート1404信号は反転器1408に出力される。反転器1408のロー出力が入力Cセルに出力されることで、入力Cセルをさらなる状態変化からロックアウトする。Cセルへの入力がRTZを完了する場合に、ライン1412の下流のACK信号が受信されると仮定すると、OR1404が行うように、全ての出力がローになることでロックアウト状態を解放する。その時まで、反転器1408からのロー出力により入力グリッチがブロックの出力の変化の原因となるのを防ぐ。
ラッチの構成を改良して明確なロックアウト性能の可能性を与えることによって、そして、パイプラインのラッチの中のローカルの完了検出器を使用してこれを活用することによって、ラッチを改善し得る。そのようにすることで、最初から最後までのロバスト性を改善する。
ラッチの記憶データ及びロックアウトハザード−ロックアウト間の遅延を減らすことは、ローカルの完了検出器及び反転器を通して正に伝播を要する非常に素早いものである。
ラッチの出力のデータ線のハザードは、ラッチの中の完了検出器を通して還流する可能性があり、上流の送信器への肯定応答線の誤った(アドバンス)伝送の原因となる。このような状況は、新たなデータがそのラッチに入るのを送信器が阻止する原因となろう。1−of−n符号化では、(又はグリッチがACKに何らかの符号化とともに発生する場合には)、このような状況は単に一時的なものであるが、完了検出器が状態を保持する素子(例えば、C素子又はSRラッチ)を有するm−of−n符号化では、それは完了検出器がさらなる動作をブロックする恒久的なロックアウトとなる。さらなる非対称のC要素又はラッチを挿入し、出力完了と下流肯定応答間の差に基づいて肯定応答線をロックアウトすることによって、各ラッチの感度を減らして期限が来る前に発生するACK事象を除去することによって、このような状況を防止し得る。図12に示す例では、Muller C要素1208が、完了検出ORゲート1212からのライン1210での完了信号を受信するための追加入力を有している。
図15は、本発明の別の実施例を示しており、補完的な信号伝達とともにMuller C要素を使用してグリッチを引き起こすエラーに対する耐性を改善する。このような方法を一般に使用できるが、通常はACK信号を搬送するデータラインといったロングランのデータラインのために使用される。図15を視ると、ライン1504の完了検出ORゲート1502出力信号が、バッファ1506及び反転器1508に対して並列に出力される。ライン1512及び1514はMuller C要素1510に補完信号を搬送し、素子1510への2つの入力のうち一方が反転器を有する。ライン1516の素子1510の出力は、ライン1504のORゲート1502からの出力を返す。2−of−3プロトコルが最小になることで、最も安価になり、m−of−nコードは上述の全ての障害強化方法をともに適用し得る。当然ながら、本開示で与えられたこのような方法を、程度の差はあるが自己クロック設計方法論を採用する任意のコードプロトコルと組み合わせることができる。
Claims (7)
- 自己クロック回路を強化するための回路であって、
電気信号を搬送するためのラインに直列のグリッチフィルタを具えており、
前記ラインが自己クロック回路の入力端子に接続されていることを特徴とする回路。 - 前記グリッチフィルタが、信号ラインに並列な遅延ラインを具えており、
前記遅延ライン及び前記信号ラインが、ゲートの入力端子に接続されていることを特徴とする請求項1に記載の回路。 - 前記ゲートが、Muller C要素であることを特徴とする請求項2に記載の回路。
- 前記遅延ラインが、偶数の直列接続された反転器を有することを特徴とする請求項2に記載の回路。
- さらに、偶数であるが全ての前記反転器よりも少ない前記反転器に接続されたスイッチを具えており、
前記スイッチが、前記スイッチの制御端子に供給される信号に応答し、
前記スイッチが、偶数の前記反転器にわたって電気的短絡を供給することで、前記遅延ラインの時間遅延値を変えることを特徴とする請求項4に記載の回路。 - 複数のMuller C要素を具えた自己クロック回路を強化するための回路であって、
各Muller C要素から出力信号を搬送するためのラインであって、各ラインが異なるMuller C要素の出力端子に接続されるラインと;
複数のANDゲートであって、ANDゲートの数がMuller C要素の数に等しく、各ANDゲートの入力端子の数が前記Muller C要素の数に等しいANDゲートと;
各ANDゲートの入力端子の少なくとも1つの反転器であって、各ANDゲートが同じ数の入力端子の反転器を有しており、2つのANDゲートが少なくとも1つの入力反転器に出力される同じMuller C出力信号を有さない反転器と;
全ての前記ANDゲートから出力信号を受信するためのORゲートと;
ORゲートからの出力信号を反転させるための反転器と;
前記反転器の出力端子からの信号を搬送するためのラインであって、前記各Muller C要素の入力端子に接続されたラインと;
を具えることを特徴とする回路。 - ラインの電気的ノイズの影響を減らすための回路であって、
前記ラインに接続された入力端子を有するバッファと;
前記バッファと並列に前記ラインに接続された入力端子を有する反転器と;
Muller C要素であって、
前記バッファからのラインの信号を受信するための入力端子と;
前記反転器からのラインの信号を受信するための入力端子と;
前記反転器からのラインに対応する前記入力端子の反転器と;
出力端末と;
を具えるMuller C要素と;
を具えることを特徴とする回路。
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