JP2010019662A - テスト方法及び半導体集積回路 - Google Patents

Abstract

【課題】半導体集積回路の通常の動作テストで、競合関係にある経路の出力が共通の後段回路に接続されるタイミング間に十分な時間差があるか否かを確認することは難しい。
【解決手段】テスト方法は、論理回路を含む第１及び第２経路のうち、第１及び第２経路の出力が共通に接続された後段回路に対して時間的により早く出力が接続されるべき経路に対して、通常動作時の遅延よりも大きな遅延を付加した状態で、第１及び第２経路並びに後段回路を含む半導体集積回路の動作をテストする。これによって通常のテスト工程で、競合関係にある経路の出力が後段回路に接続されるタイミング間に十分な時間差があるか否かを確認することができる。
【選択図】図１

Description

本発明は、テスト方法及び半導体集積回路に関する。

近年、半導体集積回路の高性能化の進展が著しい。これに伴って、半導体集積回路の信頼性を保つことが従来よりも重要になってきている。

半導体集積回路内には、レーシング回路が組み込まれる場合がある。レーシング回路を組み込むことで、より少ないクロック数で所望の論理動作を実現することができる場合がある。しかしながら、レーシング回路で遅延故障が生じると、半導体集積回路の機能が損なわれてしまう場合がある。

なお、特許文献１には、データとクロック信号とのレーシングを防止するための技術が開示されている。
特開平１０−２４２３９２号公報

上述のように、レーシング回路で遅延故障が生じると、半導体集積回路の機能が損なわれてしまう場合がある。従って、レーシング回路が組み込まれた半導体集積回路の信頼性を高めるためには、競合関係にある経路の出力が共通の後段回路に接続されるタイミング間に十分な時間差を確保することが要求される。

しかしながら、半導体集積回路の通常の動作テストで、競合関係にある経路の出力が共通の後段回路に接続されるタイミング間に十分な時間差があるか否かを確認することは難しい。

本発明にかかるテスト方法は、論理回路を含む第１及び第２経路のうち、当該第１及び第２経路の出力が共通に接続された後段回路に対して時間的により早く出力が接続されるべき経路に対して、通常動作時の遅延よりも大きな遅延を付加した状態で、前記第１及び第２経路並びに前記後段回路を含む半導体集積回路の動作をテストする。これによって通常のテスト工程で、競合関係にある経路の出力が後段回路に接続されるタイミング間に十分な時間差があるか否かを確認することができる。

本発明にかかる半導体集積回路は、第１論理回路を含む第１経路と、第２論理回路を含む第２経路と、前記第１及び第２経路の出力が接続された後段回路と、を備える半導体集積回路であって、前記第２経路は、通常動作時に伝播経路として選択される第１内部経路、及びテスト動作時に伝播経路として選択される第２内部経路を有し、前記第２内部経路は、前記第１内部経路の遅延量よりも大きな遅延量を有する遅延回路を含む。これによって通常のテスト工程で、競合関係にある経路の出力が後段回路に接続されるタイミング間に十分な時間差があるか否かを確認することができる。

本発明によれば、半導体集積回路の通常の動作テストで、競合関係にある経路の出力が共通の後段回路に接続されるタイミング間に十分な時間差があるか否かを確認することができる。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、各実施の形態は、説明の便宜上、簡略化されている。図面は簡略的なものであるから、図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。図面は、もっぱら技術的事項の説明のためのものであり、図面に示された要素の正確な大きさ等は反映していない。同一の要素には、同一の符号を付し、重複する説明は省略するものとする。

［第１の実施形態］
図１乃至図４を参照して、本発明の第１の実施形態について説明する。図１は、半導体集積回路の概略的な回路図である。図２は、テスト工程を説明するためのフローチャートである。図３は、半導体集積回路の動作を説明するためのチャートである。図４は、本実施形態の効果を説明するための説明図である。

図１に示すように、半導体集積回路１００は、パルス生成回路１０、論理回路１２、論理回路１４、テスト回路１６、及びセレクタ１８を有する。なお、パルス生成回路１０は、Ｆ/Ｆ(Flip/Flop)１０ａ、及びＦ/Ｆ１０ｂを有する。また、テスト回路１６は、スイッチＳＷ１、ＳＷ２、遅延回路２０を有する。

半導体集積回路１００内の各要素の接続関係について説明する。Ｆ/Ｆ１０ａ、１０ｂには、共通のクロックＣＬＫが接続される。Ｆ/Ｆ１０ａの出力は、論理回路１２の入力ａに接続される。Ｆ/Ｆ１０ｂの出力は、論理回路１４の入力ａに接続される。セレクタ１８の入力ａには、論理回路１４の出力ｂが接続される。セレクタ１８の入力ｂには、論理回路１４の出力ｃが接続される。セレクタ１８の入力ｃには、論理回路１２の出力ｂがテスト回路１６を介して接続される。

論理回路１２の出力は、節点Ｎ１を介して、スイッチＳＷ１の一端に接続され、かつ遅延回路２０の入力ａに接続される。遅延回路２０の出力ｂは、スイッチＳＷ２の一端に接続される。スイッチＳＷ１、ＳＷ２の他端は、節点Ｎ２を介して、セレクタ１８の入力ｃに接続される。セレクタ１８の出力ｄは、他の機能回路（不図示）を介して、出力端子Ｔ＿ｏｕｔに接続される。

半導体集積回路１００は、論理回路１４を含むパス（経路）と論理回路１２を含むパスを有する。これらのパスの出力は、共通の後段回路としてのセレクタ１８に接続され、互いに競合関係にある。ここでは、論理回路１２を含むパスの出力が、論理回路１４を含むパスの出力よりも時間的に早くセレクタ１８に到達するように設定されている。従って、誤って、論理回路１４を含むパスの出力が論理回路１２を含むパスの出力よりも時間的に早くセレクタ１８に接続されてしまう場合、セレクタ１８の出力が不定状態になり、結果として半導体集積回路１００の機能が損なわれてしまうおそれがある。

本実施形態では、テスト回路１６を論理回路１２とセレクタ１８との間に接続している。これによって、半導体集積回路１００の通常の動作テストで、競合関係にあるパスの出力がセレクタ１８に接続されるタイミング間に十分な時間差があるか否かを確認することができる。なお、この点は、後述の説明からより明らかになる。

論理回路１２は、Ｆ/Ｆ１０ａから出力されるパルスに基づいて動作する。論理回路１４は、Ｆ/Ｆ１０ｂから出力されるパルスに基づいて動作する。論理回路１２、１４は、通常の論理ゲート（ＮＯＴ、ＯＲ、ＡＮＤ、ＸＯＲ）が多段に接続された機能回路である。なお、ここでは、論理回路１２は、セレクタ１８のセレクト動作を決定付けるセレクト信号（制御信号）を出力する。論理回路１４は、セレクタ１８による選択対象となるデータ１、データ２を出力する。なお、図１に模式的に示すように、論理回路１２の遅延時間（パルス入力とデータ出力間の時間差）は、ｔｄｅｌａｙ２である。論理回路１４の遅延時間（パルス入力とセレクト信号出力間の時間差）は、ｔｄｅｌａｙ１である。

セレクタ１８は、論理回路１２から伝達されるセレクト信号に応じて、データ１又はデータ２を選択し、選択したデータを出力する。セレクタ１８は、例えば、セレクト信号がＨレベルであれば、データ１を選択して出力する。セレクタ１８は、例えば、セレクト信号がＬレベルであれば、データ２を選択して出力する。

テスト回路１６は、論理回路１２とセレクタ１８の間に接続される。テスト回路１６は、並列に接続された２つの内部パスＰａｔｈ１、Ｐａｔｈ２を有する。内部パス（内部経路）Ｐａｔｈ１、Ｐａｔｈ２は、節点Ｎ１、Ｎ２で互いに接続されている。内部パスＰａｔｈ１には、上述のスイッチＳＷ１が設けられている。内部パスＰａｔｈ２には、遅延回路２０、スイッチＳＷ２が設けられている。

遅延回路２０は、例えば、バッファーが多段に接続されて形成される。但し、遅延回路２０の具体的な構成は任意である。図１に模式的に示すように、遅延回路２０の遅延時間（セレクト信号入力とセレクト信号出力間の時間差）は、ｔｄｅｌａｙ３である。スイッチＳＷ１、ＳＷ２は、例えば、ＭＯＳ(Metal Oxide Semiconductor)スイッチで形成されたトランスファースイッチである。スイッチＳＷ１、ＳＷ２の具体的な構成は任意である。

各スイッチＳＷ１、ＳＷ２には、通常動作時とテスト時とで相補的な制御信号（ｓｉｇ＿ｔｅｓｔ，ｓｉｇ＿ｔｅｓｔ＿ｂａｒ）が接続される。これによって、通常動作時とテスト時で所望の内部経路がセレクト信号の伝播経路として選択される。

図２、図３を参照して、テスト工程及び半導体集積回路の動作について説明する。

図２に示すように、まずテストモードをセットする（Ｓ１）。具体的には、図３に示すように、ｓｉｇ＿ｔｅｓｔをハイレベルにセットする。これによって、スイッチＳＷ２がオンになり、スイッチＳＷ１がオフになる。つまり、内部パスＰａｔｈ２がセレクト信号の伝播経路として選択された状態になる。換言すると、内部パスＰａｔｈ１がセレクタ信号の伝播経路として不選択の状態になる。

次に、動作テストする（Ｓ２）。具体的には、図３に示すように、クロックＣＬＫを立ち上げて、パルス生成回路１０から各論理回路１２、１４にパルスを接続させる。なお、ここでは、論理回路１２、１４には、実質的に同時点でパルス生成回路１０からのパルスが接続される。そして、論理回路１２、１４は、所定の動作をする。そして、論理回路１２からは、セレクタ１８に接続されるべきセレクト信号が出力される。また、論理回路１４からは、セレクタ１８に接続されるべきデータ１、２が出力される。

次に、良品であるか否かを確認する（Ｓ３）。具体的には、半導体集積回路１００の動作が正常であるのか否かを確認する。

この場合、セレクタ１８には論理回路１２の出力が論理回路１４の出力よりも時間的に早く接続されていることが半導体集積回路１００の機能を確保するために必要になる。セレクタ１８に論理回路１２の出力が論理回路１４の出力よりも時間的に遅く接続される場合、半導体集積回路１００は意図したように動作しないため、半導体集積回路１００が不良品であるものと判定する。

本実施形態では、テスト時、論理回路１４の出力は、内部パスＰａｔｈ２を介してセレクタ１８に接続される。上述のように、内部パスＰａｔｈ２は遅延回路２０を含む。遅延回路２０の遅延量は、内部パスＰａｔｈ１の遅延量よりも大きい。従って、テスト時に、通常動作時以上の遅延をセレクト信号に与えることができる。

このように意図的にセレクタ１８に対するセレクト信号の到達時間を遅延させることで、競合関係にあるパスの出力がセレクタ１８に接続されるタイミング間に十分な時間差があるか否かをテスト時に確認することができる。比較対象とするタイミング間に十分な時間差がない場合、遅延回路２０による遅延の影響を受けて、セレクト信号は、データ１、２よりも時間的に遅くセレクタ１８に接続されるケースが生じる。この場合、通常の動作テストの結果、半導体集積回路１００は不良品として扱われる。結果的に、比較対象とするタイミング間に十分な時間差がない製品は良品から排除される。これによって、レーシング回路を含む半導体集積回路の信頼性を効果的に高めることができる。

なお、図３に示すように、通常の動作時、制御信号ｓｉｇ＿ｔｅｓｔは、Ｌレベルに設定される。そして、内部パスＰａｔｈ１がセレクト信号の伝播経路として選択される。

最後に、図４を参照して、本実施形態の効果について説明する。

図４（ａ）は、論理回路１２の出力ｂがセレクタ１８の入力ｃにテスト回路１６を介せずに直接的に接続されている構成で、論理回路１２で想定外の遅延（ｔｄｅｌａｙ１０）が生じた場合、動作テストで半導体集積回路１００が良品として判断される場合を示す。

図４（ｂ）は、本実施形態のように、論理回路１２の出力ｂがセレクタ１８の入力ｃにテスト回路１６を介して接続されている構成で、論理回路１２で想定外の遅延（ｔｄｅｌａｙ１０）が生じ、動作テストで半導体集積回路１００が不良品として判断される場合を示す。

図４（ａ）のようにテスト回路１６（特に遅延回路２０）を設けない場合、論理回路１２で予想外の遅延（ｔｄｅｌａｙ１０）が生じた結果、時刻ｔ１と時刻ｔ２間の時間差が小さくなってしまった場合であっても、半導体集積回路１００はテストにより良品として判断される。このような場合には、レーシング回路の機能が不安定になったとき、半導体集積回路１００が機能しなくなるおそれがある。

図４（ｂ）のようにテスト回路１６（遅延回路２０）を設けた場合、論理回路１２で予想外の遅延（ｔｄｅｌａｙ１０）が生じた場合には、遅延回路２０による遅延時間（ｔｄｅｌａｙ３）の加算によって、半導体集積回路１００はテストにより不良品として判断される。これによって、半導体集積回路１００の通常の動作テストで、競合関係にあるパスの出力がセレクタ１８に接続されるタイミング間に十分な時間差がないものを不良品として扱うことができる。そして、レーシング回路を含む半導体集積回路１００の信頼性を高めることができる。

［第２の実施形態］
図５を参照して、本発明の第２の実施形態について説明する。図５は、本実施形態にかかる半導体集積回路の概略的な回路図である。

本実施形態では、第１の実施形態とは異なり、テスト回路１６は、論理回路１２とパルス生成回路１０との間に接続されている。このような場合であっても第１の実施形態と同様の効果を得ることができる。なお、本実施形態にかかる半導体集積回路１００の動作は、上述の説明から明らかである。従って、重複する説明は省略する。

［第３の実施形態］
図６を参照して、本発明の第３の実施形態について説明する。図６は、本実施形態にかかる半導体集積回路の概略的な回路図である。

本実施形態では、第１の実施形態とは異なり、論理回路１２は、論理回路１２ａと論理回路１２ｂに分割されている。また、テスト回路１６は、論理回路１２ａと論理回路１２ｂとの間に接続されている。このような場合であっても第１の実施形態と同様の効果を得ることができる。なお、本実施形態にかかる半導体集積回路１００の動作は、上述の説明から明らかである。従って、重複する説明は省略する。

［参考例］
図７を参照して、参考例について説明する。

図７に示す回路の場合、テスト時に、まずＴＥＳＴ１をハイレベルにセットして、論理回路１の出力信号の出力タイミングをマージンチェック手段でモニターする。次に、ＴＥＳＴ２をハイレベルにセットして、論理回路２の出力信号の出力タイミングをマージンチェック手段でモニターする。そして、マージンチェック手段は、論理回路１の出力の出力時点と論理回路２の出力の出力時点の間に十分な時間差があるか否かを判定する。

比較対象とする両時点の間に十分な時間があると判定した場合には、レーシングによって回路動作が損なわれることはない、と判断できる。比較対象とする両時点の間に十分な時間がないと判定した場合には、レーシングによって回路動作が損なわれることがある、と判断できる。

このようにマージンチック手段を半導体集積回路に組み込むことによって、競合関係にあるパスの出力がセレクタに接続されるタイミング間に十分な時間差があるか否かを確認することができる。そして、レーシング回路を含む半導体集積回路の信頼性を高めることができる。但し、この場合には、マージンチェック工程を通常のテスト工程に組み込む必要がある。これによりテスト工程に要する時間が長くなり、テスト対象となる半導体集積回路の低コスト化を阻害してしまうおそれがある。

上述の実施形態の場合には、通常のテスト工程で、競合関係にあるパスの出力が後段回路に接続されるタイミング間に十分な時間差があるか否かを確認することができる。従って、既存のテスト工程に新たな工程を付加する必要はない。結果としては、信頼性が高く、低コストな半導体集積回路を実現することができる。

本発明の実施形態は上述の実施形態に限定されない。論理回路の具体的な構成は任意である。後段回路の具体的な構成は任意である。経路を流れる情報はどのようなものであっても良い。後段回路に接続される経路の数は任意である。

本発明の第１の実施形態にかかる半導体集積回路の概略的な回路図である。 本発明の第１の実施形態にかかるテスト工程を説明するためのフローチャートである。 本発明の第１の実施形態にかかる半導体集積回路の動作を説明するためのチャートである。 本発明の第１の実施形態にかかる効果を説明するための説明図である。 本発明の第２の実施形態にかかる半導体集積回路の概略的な回路図である。 本発明の第３の実施形態にかかる半導体集積回路の概略的な回路図である。 本発明の参考例の構成を示す概略図である。

符号の説明

１００ 半導体集積回路 データ
１０ パルス生成回路
１２ 論理回路
１４ 論理回路
１６ テスト回路
１８ セレクタ
２０ 遅延回路

Ｐａｔｈ１ 内部パス
Ｐａｔｈ２ 内部パス

ＳＷ１ スイッチ
ＳＷ２ スイッチ

Claims (8)

1. 論理回路を含む第１及び第２経路のうち、当該第１及び第２経路の出力が共通に接続された後段回路に対して時間的により早く出力が接続されるべき経路に対して、通常動作時の遅延よりも大きな遅延を付加した状態で、前記第１及び第２経路並びに前記後段回路を含む半導体集積回路の動作をテストする、テスト方法。
2. 通常動作時の遅延よりも大きな遅延がテスト時に付加されるべき経路として選択された前記第１又は第２経路では、通常動作時に伝播経路として選択される第１内部経路に対して、テスト時に伝播経路として選択される第２内部経路が並列接続されていることを特徴とする請求項１に記載のテスト方法。
3. 前記第１内部経路には第１スイッチが設けられ、
   前記第２内部経路には第２スイッチが設けられ、
   前記第１及び第２スイッチには、通常動作時とテスト時の間で相補的な制御信号が接続されることを特徴とする請求項２に記載のテスト方法。
4. 前記第２内部経路は前記半導体集積回路に組み込まれていることを特徴とする請求項２又は３に記載のテスト方法。
5. 前記第１及び第２経路夫々に含まれる前記論理回路は、実質的に一致するタイミングで入力するクロックに基づいて動作することを特徴とする請求項１乃至４のいずれか一項に記載のテスト方法。
6. 第１論理回路を含む第１経路と、
   第２論理回路を含む第２経路と、
   前記第１及び第２経路の出力が接続された後段回路と、
   を備える半導体集積回路であって、
   前記第２経路は、通常動作時に伝播経路として選択される第１内部経路、及びテスト動作時に伝播経路として選択される第２内部経路を有し、
   前記第２内部経路は、前記第１内部経路の遅延量よりも大きな遅延量を有する遅延回路を含む、半導体集積回路。
7. 前記第１内部経路には第１スイッチが設けられ、
   前記第２内部経路には第２スイッチが設けられ、
   前記第１及び第２スイッチには、通常動作時とテスト時の間で相補的な制御信号が接続されることを特徴とする請求項６に記載の半導体集積回路。
8. 前記第１及び第２論理回路に実質的に一致するタイミングで入力するクロックを生成するクロック生成回路を更に備えることを特徴とする請求項６又は７に記載の半導体集積回路。

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