CN116467232A - 主机与从机之间的通信系统和通信方法 - Google Patents

主机与从机之间的通信系统和通信方法 Download PDF

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CN116467232A CN202310359687.7A CN202310359687A CN116467232A CN 116467232 A CN116467232 A CN 116467232A CN 202310359687 A CN202310359687 A CN 202310359687A CN 116467232 A CN116467232 A CN 116467232A
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Abstract

本申请提供了一种主机与从机之间的通信系统和通信方法；该系统有三根线：SCK、SDA、INT；主机和从机的逻辑电平的绝对值误差小于预设阈值时，三根线直连；主机和从机的逻辑电平的绝对值误差大于预设阈值时，通过两个NMOS管来转换通信电平，实现可靠通信；主机通过对从机内部的中间寄存器write_reg和read_reg[N]与从机数据交互，从机通过检测主机对其有操作的发生，在从机内部进行协议逻辑处理，操作从机所有的真实寄存器，把结果返回给中间寄存器read_reg[N]，主机再通过读取相应数据，完成一整个通信流程，在整个主机和从机通信过程中，有自校验、加密功能、超时功能、唤醒功能。

Description

主机与从机之间的通信系统和通信方法
技术领域
本申请涉及电子技术领域或者芯片技术领域，具体涉及一种主机与从机之间的通信系统和通信方法。
背景技术
现在的I2C(inter－integrated circuit)通信在消费电子产品上越来越普及，在很多电子产品上都有I2C接口。I2C通信应用场景广泛，技术成熟，现在很多芯片之间的交互，数据传输以及读取，就是通过I2C通信来实现的，但有些时候标准模式的I2C通信并不能满足所有的应用场景。
实际应用中，有些时候芯片为了省片内资源，降低成本，并不支持I2C MASTER以标准模式对从机芯片内的所有寄存器读和写，但在一些应用场景下，外界的I2C MASTER又需要与从机进行通信，进而知道从机的寄存器各种数据，因此，如何在芯片不支持I2C MASTER以标准模式对从机芯片内的所有寄存器读和写的情况下，实现主机与从机之间通信的问题亟待解决。
发明内容
本申请实施例提供了一种主机与从机之间的通信系统和通信方法，能够实现在芯片不支持I2C MASTER以标准模式对从机芯片内的所有寄存器读和写的情况下，实现主机与从机之间通信。
第一方面，本申请实施例提供一种主机与从机之间的通信系统，所述通信系统包括主机和从机，所述主机与从机之间通过三根线进行通信，具体为：所述三根线包括：SCK线、SDA线和INT线；
所述主机的SCK_M引脚通过所述SCK线直连所述从机的SCK_S引脚；所述主机的SDA_M引脚通过所述SDA线直连所述从机的SDA_S引脚；所述主机的INT_M引脚通过所述INT线直连所述从机的INT_S引脚；所述SCK_M引脚、所述SCK_S引脚均通过第一电阻R1连接电源VCC；所述SDA_M引脚、所述SDA_S引脚通过第二电阻R2连接所述电源VCC；
在所述主机与所述从机之间的逻辑电平误差的绝对值小于预设阈值时，所述主机通过读取所述INT_M引脚的逻辑电平状态判断所述从机的工作状态，在确定所述从机接收所述主机的一整个通信过程完成后，提醒所述主机以I2C标准模式去可读或写所述从机中的中间寄存器的数据，以通过该数据识别通信结果。
第二方面，本申请实施例提供一种应用于如第一方面所述的通信系统，所述方法包括：
当所述主机进行写操作A，完成一整个通信过程后的i2c_irq_count为6，确定所述从机已经接收到了所述主机写入的6个8BIT数据，其中，该6个8BIT数据包括：一个8BIT数据为write_mode、一个8BIT的ADDR和一个32BIT的DATA；所述i2c_irq_count表示所述主机向所述从机每次写周期进入I2C中断服务函数的次数；所述写操作A包括6个I2C标准写周期和1个I2C标准读周期；
当完整一个写操作A完成后，如果所述主机读取到的read_reg[0]中间寄存器值不是6，则说明通信异常；
当所述主机进行读操作B，完成一整个通信过程后的i2c_irq_count为2，确定所述从机接收到所述主机写入的2个8BIT数据，所述2个8BIT数据包括一个8BIT的read_mode和一个8BIT的ADDR；所述读操作B包括2个I2C标准写周期和5个I2C标准读周期；
当完整一个读操作B完成后，如果所述主机读取到的read_reg[0]中间寄存器值不是2，则说明通信异常。
第三方面，本申请实施例提供一种芯片，该芯片包括如第一方面所述的通信系统。
第四方面，本申请实施例提供一种电子设备，所述电子设备包括第一方面所述的通信系统，或者，所述电子设备包括如第三方面所述的芯片。
实施本申请实施例，具有如下有益效果：
基于本申请实施例所提供的主机与从机之间的通信系统和通信方法，该通信系统包括主机和从机，主机与从机之间通过三根线进行通信，具体为：三根线包括：SCK线、SDA线和INT线，主机的SCK_M引脚通过SCK线直连从机的SCK_S引脚；主机的SDA_M引脚通过SDA线直连从机的SDA_S引脚；主机的INT_M引脚通过INT线直连从机的INT_S引脚；SCK_M引脚、SCK_S引脚均通过第一电阻R1连接电源VCC；SDA_M引脚、SDA_S引脚通过第二电阻R2连接电源VCC，在主机与从机之间的逻辑电平误差的绝对值小于预设阈值时，主机通过读取INT_M引脚的逻辑电平状态判断从机的工作状态，在确定从机接收主机的一整个通信过程完成后，提醒主机以I2C标准模式去可读或写从机中的中间寄存器的数据，以通过该数据识别通信结果，能够实现在芯片不支持I2C MASTER以标准模式对从机芯片内的所有寄存器读和写的情况下，实现主机与从机之间通信，并且具有通信自校验、加密防破解功能、通信超时功能和从机唤醒功能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种I2C MASTER向0x05地址写0x5A数据时序的演示示意图；
图2是本申请实施例提供的一种I2C MASTER向0x05地址读0x5A数据时序的演示示意图；
图3是本申请实施例提供的一种主机与从机之间的通信系统的结构示意图；
图4是本申请实施例提供的另一种主机与从机之间的通信系统的结构示意图；
图5是本申请实施例提供的又一种主机与从机之间的通信系统的结构示意图；
图6是本申请实施例提供的一种从机通信协议的数据流程示意图；
图7是本申请实施例提供的一种I2C MASTER向从机寄存器读数据流程示意图；
图8是本申请实施例提供的一种I2C MASTER向从机寄存器写数据流程示意图；
图9是本申请实施例提供的一种主程序通信流程示意图。
具体实施方式
为了本技术领域人员更好理解本申请的技术方案，下面结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的部分实施例，而并非全部的实施例。基于本申请实施例的描述，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请所保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如，包含了一系列步骤或单元的过程、方法、软件、产品或设备没有限定于已列出的步骤或单元，而是还包括没有列出的步骤或单元，或还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
下面结合附图对本申请实施例进行介绍，附图中相交导线的交叉处有圆点表示导线相接，交叉处无圆点表示导线不相接。
本申请实施例中，为了能实现I2C MASTER以标准模式对从机芯片里面所有寄存器进行读写，就需要在I2C MASTER和从机中间设计一套通信协议方法和系统，以实现I2CMASTER对从机芯片的所有寄存器进行读写访问，并且这种从机通信协议还需要有稳定性以及安全性，可以有校验和加密作用。本申请实现了从机这种通信协议方法和系统。
本申请实施例中，I2C MASTER即为主机。
本申请实施例中，图1、图2是I2C MASTER向从机以标准模式读和写的逻辑流程以及时序流程。
具体实现中，如图1所示，为I2C MASTER向从机的0x05地址写0x5A数据的时序。首先I2C MASTER产生起始信号，接着发送0xEA地址，收到从机的应答后发送地址0x05，接着收到从机的应答后发送数据0x5A，最后在收到从机应答后，I2C MASTER发送停止信号。
进一步的，如图2所示，为I2C MASTER向从机的0x05地址读0x5A数据的时序。首先I2C MASTER产生起始信号，接着发送0xEA地址，收到从机的应答信号后发送地址0x05，接着收到从机的应答信号后产生起始信号，然后发送0xEB地址，收到从机的应答信号后发送数据0x5A，最后在收到从机的非应答信号后，I2C MASTER发送停止信号。
上述图1、图2所描述的从机通信协议，是靠三根线来来完成通信，分别为SCK/SDA/INT,如果两者的VCC逻辑电平误差小于0.3V，则可以通过下面直连的方式。
请参阅图3，图3为本申请实施例提供的一种主机与从机之间的通信系统的结构示意图，所述通信系统包括主机和从机，所述主机与从机之间通过三根线进行通信，具体为：所述三根线包括：SCK线、SDA线和INT线；
所述主机的SCK_M引脚通过所述SCK线直连所述从机的SCK_S引脚；所述主机的SDA_M引脚通过所述SDA线直连所述从机的SDA_S引脚；所述主机的INT_M引脚通过所述INT线直连所述从机的INT_S引脚；所述SCK_M引脚、所述SCK_S引脚均通过第一电阻R1连接电源VCC；所述SDA_M引脚、所述SDA_S引脚通过第二电阻R2连接所述电源VCC；
在所述主机与所述从机之间的逻辑电平误差的绝对值小于预设阈值时，所述主机通过读取所述INT_M引脚的逻辑电平状态判断所述从机的工作状态，在确定所述从机接收所述主机的一整个通信过程完成后，提醒所述主机以I2C标准模式去可读或写所述从机中的中间寄存器的数据，以通过该数据识别通信结果。
其中，通信系统包括主机和从机，主机与从机之间通过三根线进行通信，具体为：三根线包括：SCK线、SDA线和INT线，在主机与从机之间的逻辑电平误差的绝对值小于预设阈值时，主机的SCK_M引脚通过SCK线直连从机的SCK_S引脚；主机的SDA_M引脚通过SDA线直连从机的SDA_S引脚；主机的INT_M引脚通过INT线直连从机的INT_S引脚；SCK_M引脚、SCK_S引脚均通过第一电阻R1连接电源VCC；SDA_M引脚、SDA_S引脚通过第二电阻连接电源VCC，当从机处于通信空闲工作状态时，INT_S引脚输出高电平，当从机处于休眠状态时，INT_S引脚输出低电平，主机通过读取INT_M引脚的逻辑电平状态判断从机的工作状态，具体为：在通信过程中，如果INT_S引脚输出高电平变为低电平的跳变，且低电平持续第一预设时长，则确定从机接收主机的一整个通信过程完成，提醒主机以I2C标准模式去可读从机中的中间寄存器read_reg[N]，以通过该read_reg[N]中的数据识别通信结果，能够实现在芯片不支持I2C MASTER以标准模式对从机芯片内的所有寄存器读和写的情况下，实现主机与从机之间通信。
其中，第一预设阈值可以预先设置或者系统默认。例如，第一预设阈值为20MS。其中，R1、R2可以均为2.2K。预设阈值可以预先设置或者系统默认，例如，预设阈值可以为0.3V。
具体实现中，当从机处于通信空闲工作状态时，INT_S引脚会输出高电平；当从机处于休眠状态时，INT_S引脚会输出低电平。I2C MASTER通过读取INT_M的逻辑电平状态判断从机的工作状态。在通信过程中，如果INT_S引脚输出高电平变为低电平的跳变，并且低电平持续20MS，说明从机接收I2C MASTER的一整个通信过程完成了，提醒I2C MASTER应该以I2C标准模式去可读中间寄存器read_reg[N]，从而知道此次的通信结果。
进一步的，请参与图4，在所述SDA_M引脚、所述SDA_S引脚之间的逻辑电平误差的绝对值大于或等于所述预设阈值时，所述SDA_M引脚通过第三电阻R3连接主机电源MASTER_VCC，该MASTER_VCC通过第四电阻R4连接所述SCK_M引脚；
所述SDA_M引脚连接第一NMOS管Q1的源极，所述第一NMOS管Q1的栅极连接从机电源SLAVE_VCC和第二NMOS管Q2的栅极，以及通过第五电阻R5连接第二NMOS管Q2的漏极和所述SCK_S引脚；所述第一NMOS管Q1的栅极还通过第六电阻R6连接所述第一NMOS管Q1的漏极和所述SDA_S引脚；所述第二NMOS管Q2的源极还通过所述第四电阻所述MASTER_VCC；
所述主机的INT_M引脚通过所述INT线直连所述从机的INT_S引脚。
具体实现中，如I2C MASTER的VCC与SLAVE的VCC压差超过0.3V，需增加电平转换电路，按图4连接。如果MASTER_VCC>SLAVE_VCC，所以NMOS寄生二极管由SDA_S引脚朝向SDA_M引脚和SCL_S引脚，同理，两个NMOS的G级需接在SLAVE_VCC电源；当MASTER_VCC<SLAVE_VCC时，则可以调整NMOS的方向，使其寄生二极管由SDA_M引脚朝向SDA_S引脚和SCL_S引脚，并且两个NMOS的G级可以接在MASTER_VCC，进而，通过电平转换电路能够解决因为主从机逻辑电平差距过大导致的I2C通信质量差甚至通信误判问题，另外，能够保护主从机的系统稳定性，因为主从机逻辑电平差距过大，逻辑电平高的系统会对低电压的系统造成影响。
具体实现中，假设这个从机的寄存器都是32bit的寄存器，如果是8bit/16bit寄存器都可以用这个通信协议，只是每次I2C MASTER通信发送的数据不一样，32bit的寄存器是I2CMASTER每写/读四个数据，然后在从机程序里组合成一个寄存器地址或寄存器数据，而16bit的寄存器是I2C MASTER每写/读两个数据，组合成一个寄存器地址或寄存器数据，而8bit的寄存器是I2C MASTER每写/读一个数据，组合成一个寄存器地址或寄存器数据。
本申请实施例中，为了叙述方便，以32bit的寄存器地址和数据为例。从机有被I2CMASTER以标准模式可直接写的write_reg这个中间寄存器，被I2C MASTER以标准模式可读的中间寄存器read_reg[N]，下面是这两种中间寄存器代表的介绍：write_reg中间寄存器：寄存器位数为8BIT，这是从机里面可以直接被I2C MASTER直接写的寄存器；read_reg[N]中间寄存器：寄存器位数为8BIT，这是从机里面可以直接被I2C MASTER直接读的寄存器。
可选的，如图5所示，在所述INT_M引脚与所述INT_S引脚之间的逻辑电平误差的绝对值大于或等于所述预设阈值时，所述INT_M引脚通过第七电阻R7连接主机电源MASTER_VCC；所述INT_M引脚连接第三NMOS管Q3的源极，所述第三NMOS管Q3的栅极连接从机电源SLAVE_VCC和所述第四NMOS管Q4的栅极，以及通过第九电阻R9连接所述第四NMOS管Q4的漏极；所述第三NMOS管Q3的栅极还通过第十电阻R10连接所述第三NMOS管Q3的漏极和所述INT_S引脚；所述第四NMOS管Q4的源极还通过所述第八电阻R8连接所述MASTER_VCC。
具体实现中，如I2C MASTER的VCC与SLAVE的VCC压差超过0.3V，需增加电平转换电路，按图5连接。进而，通过电平转换电路能够解决因为主从机逻辑电平差距过大导致的I2C通信质量差甚至通信误判问题，另外，能够保护主从机的系统稳定性，因为主从机逻辑电平差距过大，逻辑电平高的系统会对低电压的系统造成影响。
本申请实施例中，从机通信协议大致流程可以如下：即可以包括写操作A和读操作B。
可选的，所述写操作A包括：
如果所述主机要往所述从机某个寄存器地址写入数据，把该操作记为所述写操作A，则一整个所述写操作A通信周期包括6个I2C标准写周期和1个I2C标准读周期；整个通信过程包括7个I2C标准周期；所述主机向所述从机的write_reg中间寄存器做6次写入数据的操作，再做一次读read_reg[N]中间寄存器的操作，以完成所述写操作A。
写操作A：如果是I2C MASTER要往从机某个寄存器地址写入数据，把此操作记为写操作A，则完成一整个写操作A通信周期需要6个I2C标准写周期和1个I2C标准读周期，整个通信过程需要7个I2C标准周期，也就是I2C MASTER要向从机write_reg中间寄存器做6次写入数据的操作，再做一次读read_reg[N]中间寄存器的操作。
可选的，所述读操作B包括：
如果所述主机读取所述从机某个寄存器地址对应的数据，将该操作记为所述读操作B，则一整个读操作B通信周期包括2个I2C标准写周期和5个I2C标准读周期；整个通信过程需要7个I2C标准周期；所述主机先向所述从机的write_reg中间寄存器做2次写入数据的操作，再向所述从机read_reg[N]中间寄存器做5次读取数据的操作，以完成所述读操作B。
读操作B：如果是主机要读取从机某个寄存器地址对应的数据，把此操作记为读操作B，则完成一整个读操作B通信周期需要2个I2C标准写周期和5个I2C标准读周期，整个通信过程需要7个I2C标准周期，也就是I2C MASTER先向从机write_reg中间寄存器做2次写入数据的操作，再向从机read_reg[N]中间寄存器做5次读取数据的操作。
此从机通信协议，如图6所示，从机通信协议的数据流程示意图如下，流程是按照1-5顺序执行的。模块2是直接对I2C MASTER可见以及可操作的，模块3和模块4为I2CMASTER不可见以及不可操作，模块3和模块4根据模块2的数据和状态位进行相应的逻辑操作，具体逻辑操作可以看下面写操作A和读操作B通信的具体实现流程，并且把通信结果值返回到模块2，从而间接实现了I2C MASTER对从机所有寄存器的操作。
具体实现中，从机程序实时判断是否有I2C写中断标志，当有I2C MASTER向从机写一个数据时，从机程序就会判断有I2C中断标志，从而从机程序会进入I2C中断服务函数。
其中，还可以建立从机寄存器寻址地址ADDR1和从机寄存器真实地址ADDR2的映射表，比如I2C MASTER要读取从机寄存器真实地址0x1234的数据，如果把从机真实地址0x1234当做数据来传输，则需要4个I2C标准周期来传输。但把真实地址0x1234映射为寻址地址0x1,则只需要一个I2C标准周期就可以传输这个寻址地址0x1。这个映射表记为addr_info[N]，这个N就是从机寄存器的寻址地址。
具体实现中，可以设一个变量i2c_irq_count，代表I2C MASTER向从机每次写周期进入I2C中断服务函数的次数。每次进入I2C中断服务函数，变量i2c_irq_count数值加1，这个i2c_irq_count数值在后面起到了检验作用。分两种情况：1、如果是写操作A，当i2c_irq_count＝1时，代表I2C MASTER向从机已完整写下一个8bit的数据了，这个8bit的数据记作write_mode；2、如果是读操作B，当i2c_irq_count＝1时，代表I2C MASTER向从机已完整写下一个8bit的数据了，这个8bit的数据记作read_mode。
本申请实施例中，write_mode/read_mode的具体含义如下：这两个数据的最高位BIT7为1代表这次主机是写操作A，最高位BIT7为0代表这次主机是读操作B，从机程序根据最高位BIT7位分辩此次主机是写操作A还是读操作B；write_mode/read_mode剩下的7位BIT的数据代表着这次I2C MASTER操作的秘钥，写操作A和读操作B各自拥有一个7位BIT数据的秘钥，只有I2C MASTER主机向从机写的7位BIT数据和从机的秘钥对得上，才能继续通信下去，如果秘钥不对应，则通信失败，从机对I2C MASTER操作不做应答，而且这套秘钥是按照一定的规则动态变化的。
具体实现中，当I2C MASTER进行读操作B时，需要进行如下的操作逻辑：I2CMASTER需要先向从机write_reg中间寄存器写2次数据。从机软件会在每次I2C写中断进入了I2C中断服务函数，都会把write_reg中间寄存器的数据保存在system_info[N]，第一个数据记作read_mode，第二个数据记作从机寄存器的地址ADDR，从机软件上会根据ADDR对从机片内寄存器寻址，然后把对应寄存器里面的数据取出来，把取出来的数据按照8BIT格式分成四个数据和i2c_irq_count的值放在read_reg[N]中间寄存器,这个i2c_irq_count的值就是做通信校验使用；当i2c_irq_count＝2时，从机程序会把INT_S引脚拉低30MS，再重新拉高INT_S，I2C MASTER捕捉到INT_S的变化，I2C MASTER这时就会连续五次读取从机read_reg[N]中间寄存器的数据，其中read_reg[0]中间寄存器装载着是i2c_irq_count的值，可以通过读取这个值校验此次通信是否有效，read_reg[1]-read_reg[4]合起来的32BIT数据即为I2C MASTER要读的寄存器地址所对应的数据。
具体实现中，当I2C MASTER进行写操作A时，需要进行如下的操作逻辑：I2CMASTER需要向从机write_reg中间寄存器写6次数据。从机程序会在每次I2C写中断进入了I2C中断服务函数，都会把write_reg中间寄存器的数据保存在system_info[N]，第一个数据记作write_mode，第二个数据记作从机寄存器的地址ADDR，第三到第六这四个数据根据格式会合成一个32BIT的数据，记作要写入从机寄存器地址的数据DATA，从机程序先根据ADDR对从机片内寄存器寻址，然后把DATA赋值给从机这个寄存器地址所对应的寄存器，并把此时i2c_irq_count的值放到read_reg[0]中间寄存器；当i2c_irq_count＝6时，从机程序会把INT_S引脚拉低30MS，再重新拉高INT_S，I2C MASTER捕捉到INT_S的变化，I2CMASTER就会读取一次从机read_reg[0]中间寄存器的数据，可以通过读取这个值校验此次通信是否有效。
可选的，所述INT_S引脚，用于在通信空闲时，且不是所述从机待机时，输出高电平；当所述从机进入待机时，输出低电平；
和/或，
所述从机每次写操作A，或者，读操作B完成时，所述从机拉低所述INT_S引脚第二预设时长，以通知所述主机本次通信已经完成；所述写操作A包括6个I2C标准写周期和1个I2C标准读周期；所述读操作B包括2个I2C标准写周期和5个I2C标准读周期；
和/或，
实现所述主机唤醒所述，具体为：当所述INT_S引脚持续低电平的时间超过指定时长时，所述主机给高电平给所述INT_S引脚，以唤醒所述从机。
其中，第二预设时长可以预先设置或者系统默认，例如，第二预设时长为30MS，指定时长也可以预先设置或者系统默认，例如，指定时长为1S。
具体实现中，在通信空闲时，且不是从机待机时，会输出高电平；当从机进入待机时，会输出低电平，从机每次写操作A/读操作B完成时，从机会拉低INT_S引脚30MS，从而通知I2C MASTER这次通信已经完成了，进而执行接下来的操作。另外，可以作为I2C MASTER唤醒从机的作用，当INT_S引脚持续低电平1S时，这个时候I2C MASTER给个高电平给INT_S引脚，从而唤醒从机。
举例说明下，如图7所示，图7是本申请实施例提供的一种I2C MASTER向从机寄存器读数据流程示意图，具体如下：I2C主机读操作B开始，I2C主机先往从机write_reg中间寄存器连续写一次数据，从机判断读操作秘钥是否匹配？若否，则执行I2C主机读操作B开始的步骤，若是，I2C主机继续往从机write_reg中间寄存器写入1次数据，记作ADDR，从机会把寄存器地址为ADDR的数据赋值给read_reg[1]-read_reg[4]，I2C主机再对read_reg[0]-read_reg[4]进行读取，即可得到寄存器地址对应的数据和检验通信过程，结束。
再举例说明下，如图8所示，图8是本申请实施例提供的一种I2C MASTER向从机寄存器写数据流程示意图，具体如下：I2C主机写操作A开始，I2C主机先往从机write_reg中间寄存器连续写一次数据，从机判断写操作秘钥是否匹配？若否，执行I2C主机写操作A开始的步骤，若是，I2C主机继续往从机write_reg中间寄存器写入5次数据，记作ADDR和DATA，从机根据ADDR对寄存器寻址，并把DATA赋给这个寄存器，I2C主机再对寄存器地址为read_reg[0]进行读取，校验通信过程，结束。
再举例说明下，如图9所示，图9是本申请实施例提供的一种主程序通信流程示意图，具体如下：主程序开始，装载addr_info[N]，读写秘钥，系统初始化配置，从机实时判断是否有I2C写中断？若否，执行装载addr_info[N]，读写秘钥，系统初始化配置的步骤，若是，第一次进入I2C中断函数，把主机写入的数据赋给write_reg中间寄存器，判断write_reg寄存器的数据？
进一步，执行写操作A流程，判断通信时间是否超过1S？若是，通信失败，若否，判断此次通信是否完成？若是，I2C各参数初始，返回主程序开始重新等待I2C主机通信，若否，执行写操作A流程。
进一步，执行读操作B流程，判断通信时间是否超过1S？若是，通信失败，若否，判断此次通信是否完成？若是，I2C各参数初始，返回主程序开始重新等待I2C主机通信，若否，执行读操作B流程。
进一步的，本申请实施例中，还提供一种通信方法，应用于上述图3或者图4所述的主机与从机之间的通信系统，该方法可以包括如下步骤：
S1、当所述主机进行写操作A，完成一整个通信过程后的i2c_irq_count为6，确定所述从机已经接收到了所述主机写入的6个8BIT数据，其中，该6个8BIT数据包括：一个8BIT数据为write_mode、一个8BIT的ADDR和一个32BIT的DATA；所述i2c_irq_count表示所述主机向所述从机每次写周期进入I2C中断服务函数的次数；所述写操作A包括6个I2C标准写周期和1个I2C标准读周期；
S2、当完整一个写操作A完成后，如果所述主机读取到的read_reg[0]中间寄存器值不是6，则说明通信异常；
S3、当所述主机进行读操作B，完成一整个通信过程后的i2c_irq_count为2，确定所述从机接收到所述主机写入的2个8BIT数据，所述2个8BIT数据包括一个8BIT的read_mode和一个8BIT的ADDR；所述读操作B包括2个I2C标准写周期和5个I2C标准读周期；
S4、当完整一个读操作B完成后，如果所述主机读取到的read_reg[0]中间寄存器值不是2，则说明通信异常。
本申请实施例中，当I2C MASTER进行写操作A，完成一整个通信过程后的i2c_irq_count应该为6，这时从机已经接受到了主机写入的6个8BIT数据，一个write_mode(8BIT)，一个ADDR(8BIT)，一个DATA(32BIT)。同理当I2C MASTER进行读操作B，完成一整个通信过程后的i2c_irq_count应该为2，这时从机已经接收到了主机写入的2个8BIT数据，一个read_mode(8BIT)，一个ADDR(8BIT)。当完整一个写操作A完成后，如果I2C MASTER这个时候读取到的read_reg[0]中间寄存器值不是6。当完整一个读操作B完成后，如果I2CMASTER这个时候读取到的read_reg[0]中间寄存器值不是2；当出现上面两种情况后，可以知道此次通信出了问题，此时应该重新发起通信，这就是从机协议的通信检验，这可以验证从机程序是否按照预想的逻辑在跑；这可以增加此次通信的可靠性，每次当I2C MASTER操作从机的一个寄存器，从机程序会配合主机验证此次操作是否正常进行下去了。
进一步的，还可以包括如下步骤：
S5、每次所述主机首次通信第一次向从机写入的数据，采用write_mode或者read_mode表示，除了最高位BIT7代表写操作A或读操作B，剩余的7位BIT代表着此次操作的秘钥；
S6、首次所述主机写操作A和所述读操作B的秘钥是所述从机内部固定初始的秘钥，该首次是指所述从机从待机到唤醒时，接收到所述主机的第一个数据，后面通信的秘钥会按照预设规则变化；
S7、若所述write_mode或者所述read_mode不匹配所述预设规则，则确定所述秘钥不匹配，反之，则确定所述秘钥匹配。
具体实现中，每次I2C MASTER首次通信第一次向从机写入的数据，记作write_mode/read_mode，除了最高位BIT7代表写操作A或读操作B，剩余的7位BIT代表着此次操作的秘钥。首次I2C MASTER写操作A和读操作B的秘钥是从机内部固定初始的秘钥，这里首次的意思是从机从待机到唤醒时，接收到I2C MASTER的第一个数据。后面通信的秘钥会按照一定的规则开始变化。
可选的，在所述写操作A固定初始写秘钥为0x7F，二进制为：0111 1111时，所述预设规则为，主机每往从机写入一个数据，会把初始写秘钥0x7F从最低位到第七位叠加逐步取反，第二次写操作A是最低一位取反，第三次写操作A是低二位取反，第八次写操作A是低七位取反，然后记前八次写操作A的密钥数据为KEYS1，KEYS1为0x00，第九次写操作A是把KEYS1最低一位取反，如此类推，第十五次写操作A是把KEYS1低七位全部取反，然后记第十五次写操作A的密钥数据为KEYS2，显而易见，KEYS2就是初始写秘钥0x7F，然后按照上述规则动态周期变化：
首次I2C MASTER写操作A和读操作B的秘钥是从机内部固定初始的秘钥，这里首次的意思是从机从待机到唤醒时，接收到I2C MASTER的第一个数据。后面通信的秘钥会按照一定的规则动态开始变化。
本申请实施例中，假设：从机程序写操作A固定初始写秘钥为0x7F，二进制为：0111111从机程序读操作B固定初始读秘钥为0x00,二进制为：0000 0000，则可得写操作A的秘钥变化规则：
当I2C MASTER第一次写操作A时，write_mode数据应该为：0xFF,对应写秘钥为0x7F；
当I2C MASTER第二次写操作A时，write_mode数据应该为：0xFE,对应写秘钥为0x7E；
当I2C MASTER第八次写操作A时，write_mode数据应该为：0x80,对应写秘钥为0x00；
当I2C MASTER第十次写操作A时，write_mode数据应该为：0x83,对应写秘钥为0x03；
当I2C MASTER第十五次写操作A时，write_mode数据应该为：0xFF,对应写秘钥为0x7F；
可选的，在所述读操作B固定初始读秘钥为0x00，二进制为：0000 0000时，所述预设规则为，主机每往从机读一个数据，会把初始读秘钥0x00从最低位到第七位叠加逐步取反，第二次读操作B是最低一位取反，第三次读操作B是低二位取反，第八次读操作B是低七位取反，然后记前八次读操作B的密钥数据为KEYS3，KEYS3为0x7F，第九次读操作B是把KEYS3最低一位取反，如此类推，第十五次读操作B是把KEYS3低七位全部取反，然后记第十五次读操作B的密钥数据为KEYS4，显而易见，KEYS4就是初始读秘钥0x00，然后按照上述规则动态周期变化：
本申请实施例中，可得读操作B的秘钥变化规则：
当I2C MASTER第一次读操作B时，read_mode数据应该为：0x00，对应写秘钥为0x00；
当I2C MASTER第二次读操作B时，read_mode数据应该为：0x01，对应写秘钥为0x01；
当I2C MASTER第八次读操作B时，read_mode数据应该为：0x7F，对应写秘钥为0x7F；
当I2C MASTER第十二读操作B时，read_mode数据应该为：0x70，对应写秘钥为0x70；
当I2C MASTER第十五读操作B时，read_mode数据应该为：0x00，对应写秘钥为0x00。
实际应用中，如此循环往复，每15个完整写操作A/读操作B为一个秘钥变化周期T，变化规则每次是从第一位BIT到第七位BIT取反变化，变化的位数取决于写操作A/读操作B的次数，到最高位BIT7变化取反后，又重新从开始BIT0开始取反变化。
总之，上述过程中，如果write_mode/read_mode不匹配这个规则，则从机判断为秘钥不匹配，从而结束此次通信。
可选的，还可以包括如下情况：
当所述i2c_irq_count不为0时，所述从机开始计时，如果所述指定时长内没完成一个写操作A或一个读操作B，则确定通信异常，将ERROR1数据放在read_reg[0]中；
和/或，
当所述写操作A秘钥不对应时，则确定通信异常，将ERROR2数据放在read_reg[0]中；
和/或，
当所述读操作B秘钥不对应时，则确定通信异常，将ERROR3数据放在read_reg[0]中；
和/或，
当所述主机进行所述写操作A，正常通信成功的所述i2c_irq_count为6，当所述主机进行所述读操作B，正常通信成功的所述i2c_irq_count为2。
本申请实施例中，当i2c_irq_count不为0时，从机程序会开始计时，如果1S内都没完成整个通信(完成一个写操作A或一个读操作B)，则从机会认为此次通信出现问题了，从机程序会把ERROR1数据放在read_reg[0]中，并且结束此次通信。
其中，当写操作A秘钥不对应时，从机程序会把ERROR2数据放在read_reg[0]中，并且结束此次通信。
其中，当读操作B秘钥不对应时，从机程序会把ERROR3数据放在read_reg[0]中，并且结束此次通信。
其中，当I2C MASTER进行写操作A，正常通信成功的i2c_irq_count应该为6；同理当I2C MASTER进行读操作B，正常通信成功的i2c_irq_count应该为2；当正常通信完成后，如果读取到的read_reg[0]中间寄存器值与这两个常值不一样，可以知道通信出了问题，并且结束此次通信，这就是从机协议的通信检验，这可以验证从机程序是否按照预想的逻辑在跑。
具体实现中，针对异常通信的情况，I2C MASTER可以通过读取read_reg[0]中间寄存器，知道是哪种异常情况发生了。
本申请实施例中，还可以提供一种芯片，其可以包括上述图3或图4或图5所述的通信系统，以及可以执行上述任一通信方法。
本申请实施例中，还可以提供一种电子设备，其可以包括上述图3或图4或图5所述的通信系统，以及可以执行上述任一通信方法，或者，该电子设备可以包括上述芯片，其可以执行上述任一通信方法。
以上是本申请实施例的实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请实施例原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。

Claims (10)

1.一种主机与从机之间的通信系统，其特征在于，所述通信系统包括主机和从机，所述主机与从机之间通过三根线进行通信，具体为：所述三根线包括：SCK线、SDA线和INT线；
所述主机的SCK_M引脚通过所述SCK线直连所述从机的SCK_S引脚；所述主机的SDA_M引脚通过所述SDA线直连所述从机的SDA_S引脚；所述主机的INT_M引脚通过所述INT线直连所述从机的INT_S引脚；所述SCK_M引脚、所述SCK_S引脚均通过第一电阻R1连接电源VCC；所述SDA_M引脚、所述SDA_S引脚通过第二电阻R2连接所述电源VCC；
在所述主机与所述从机之间的逻辑电平误差的绝对值小于预设阈值时，所述主机通过读取所述INT_M引脚的逻辑电平状态判断所述从机的工作状态，在确定所述从机接收所述主机的一整个通信过程完成后，提醒所述主机以I2C标准模式去可读或写所述从机中的中间寄存器的数据，以通过该数据识别通信结果。
2.根据权利要求1所述的通信系统，其特征在于，在所述SDA_M引脚、所述SDA_S引脚之间的逻辑电平误差的绝对值大于或等于所述预设阈值时，所述SDA_M引脚通过第三电阻R3连接主机电源MASTER_VCC，该MASTER_VCC通过第四电阻R4连接所述SCK_M引脚；
所述SDA_M引脚连接第一NMOS管Q1的源极，所述Q1的栅极连接从机电源SLAVE_VCC和第二NMOS管Q2的栅极，以及通过第五电阻R5连接所述第二NMOS管Q2的漏极和所述SCK_S引脚；所述第一NMOS管Q1的栅极还通过第六电阻R6连接所述第一NMOS管Q1的漏极和所述SDA_S引脚；所述第二NMOS管Q2的源极还通过所述第四电阻R4连接所述MASTER_VCC；
所述主机的INT_M引脚通过所述INT线直连所述从机的INT_S引脚。
3.根据权利要求1或2所述的通信系统，其特征在于，在所述INT_M引脚与所述INT_S引脚之间的逻辑电平误差的绝对值大于或等于所述预设阈值时，所述INT_M引脚通过第七电阻R7连接主机电源MASTER_VCC；所述INT_M引脚连接第三NMOS管Q3的源极，所述第三NMOS管Q3的栅极连接从机电源SLAVE_VCC和所述第四NMOS管Q4的栅极，以及通过第九电阻R9连接所述第四NMOS管Q4的漏极；所述第三NMOS管Q3的栅极还通过第十电阻R10连接所述第三NMOS管Q3的漏极和所述INT_S引脚；所述第四NMOS管Q4的源极还通过所述第八电阻R8连接所述MASTER_VCC。
4.根据权利要求1或2所述的通信系统，其特征在于，所述INT_S引脚，用于在通信空闲时，且不是所述从机待机时，输出高电平；当所述从机进入待机时，输出低电平；
和/或，
所述主机每次写操作A，或者，读操作B完成时，所述从机拉低所述INT_S引脚第二预设时长，以通知所述主机本次通信已经完成；所述写操作A包括6个I2C标准写周期和1个I2C标准读周期；所述读操作B包括2个I2C标准写周期和5个I2C标准读周期；
和/或，
实现所述主机唤醒所述，具体为：当所述INT_S引脚持续低电平的时间超过指定时长时，所述主机给高电平给所述INT_S引脚，以唤醒所述从机。
5.根据权利要求4所述的通信系统，其特征在于，所述写操作A包括：
如果所述主机要往所述从机某个寄存器地址写入数据，把该操作记为所述写操作A，则一整个所述写操作A通信周期包括6个I2C标准写周期和1个I2C标准读周期；整个通信过程包括7个I2C标准周期；所述主机向所述从机的write_reg中间寄存器做6次写入数据的操作，再做一次读read_reg[N]中间寄存器的操作，以完成所述写操作A。
6.根据权利要求4所述的通信系统，其特征在于，所述读操作B包括：
如果所述主机读取所述从机某个寄存器地址对应的数据，将该操作记为所述读操作B，则一整个读操作B通信周期包括2个I2C标准写周期和5个I2C标准读周期；整个通信过程需要7个I2C标准周期；所述主机先向所述从机的write_reg中间寄存器做2次写入数据的操作，再向所述从机read_reg[N]中间寄存器做5次读取数据的操作，以完成所述读操作B。
7.一种通信方法，其特征在于，应用如权利要求1-5任一项所述的主机与从机之间的通信系统，所述方法包括：
当所述主机进行写操作A，完成一整个通信过程后的i2c_irq_count为6，确定所述从机已经接收到了所述主机写入的6个8BIT数据，其中，该6个8BIT数据包括：一个8BIT数据为write_mode、一个8BIT的ADDR和一个32BIT的DATA；所述i2c_irq_count表示所述主机向所述从机每次写周期进入I2C中断服务函数的次数；所述写操作A包括6个I2C标准写周期和1个I2C标准读周期；
当完整一个写操作A完成后，如果所述主机读取到的read_reg[0]中间寄存器值不是6，则说明通信异常；
当所述主机进行读操作B，完成一整个通信过程后的i2c_irq_count为2，确定所述从机接收到所述主机写入的2个8BIT数据，所述2个8BIT数据包括一个8BIT的read_mode和一个8BIT的ADDR；所述读操作B包括2个I2C标准写周期和5个I2C标准读周期；
当完整一个读操作B完成后，如果所述主机读取到的read_reg[0]中间寄存器值不是2，则说明通信异常。
8.根据权利要求7所述的方法，其特征在于，所述方法还包括：
每次所述主机首次通信第一次向从机写入的数据，采用write_mode或者read_mode表示，除了最高位BIT7代表写操作A或读操作B，剩余的7位BIT代表着此次操作的秘钥；
首次所述主机写操作A和所述读操作B的秘钥是所述从机内部固定初始的秘钥，该首次是指所述从机从待机到唤醒时，接收到所述主机的第一个数据，后面通信的秘钥会按照预设规则变化；
若所述write_mode或者所述read_mode不匹配所述预设规则，则确定所述秘钥不匹配，反之，则确定所述秘钥匹配。
9.根据权利要求8所述的方法，其特征在于，在所述写操作A固定初始写秘钥为0x7F，二进制为：0111 1111时，所述预设规则为：所述主机每往所述从机写入一个数据，将所述初始写秘钥0x7F从最低位到第七位叠加逐步取反，第二次写操作A是最低一位取反，第三次写操作A是低二位取反，第八次写操作A是低七位取反；记前八次写操作A的密钥数据为KEYS1，该KEYS1为0x00，第九次写操作A将所述KEYS1最低一位取反；第十五次写操作A将所述KEYS1低七位全部取反，记第十五次写操作A的密钥数据为KEYS2；KEYS2就是初始写秘钥0x7F；
当所述主机第一次写操作A时，write_mode数据为：0xFF，对应写秘钥为0x7F；
当所述主机第二次写操作A时，write_mode数据为：0xFE，对应写秘钥为0x7E；
当所述主机第八次写操作A时，write_mode数据为：0x80，对应写秘钥为0x00；
当所述主机第十次写操作A时，write_mode数据为：0x83，对应写秘钥为0x03；
当所述主机第十五次写操作A时，write_mode数据为：0xFF，对应写秘钥为0x7F。
10.根据权利要求9所述的方法，其特征在于，在所述读操作B固定初始读秘钥为0x00，二进制为：0000 0000时，所述预设规则为：所述主机每往所述从机读一个数据，将所述初始读秘钥0x00从最低位到第七位叠加逐步取反，第二次读操作B是最低一位取反，第三次读操作B是低二位取反，第八次读操作B是低七位取反，记前八次读操作B的密钥数据为KEYS3，该KEYS3为0x7F，第九次读操作B是把KEYS3最低一位取反；第十五次读操作B将KEYS3低七位全部取反，记第十五次读操作B的密钥数据为KEYS4，所述KEYS4就是初始读秘钥0x00；
当所述主机第一次读操作B时，read_mode数据为：0x00，对应写秘钥为0x00；
当所述主机第二次读操作B时，read_mode数据为：0x01，对应写秘钥为0x01；
当所述主机第八次读操作B时，read_mode数据为：0x7F，对应写秘钥为0x7F；
当所述主机第十二读操作B时，read_mode数据为：0x70，对应写秘钥为0x70；
当所述主机第十五读操作B时，read_mode数据为：0x00，对应写秘钥为0x00。
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