WO2014132683A1 - デジタルアンプ、３値信号出力方法、及び、スピーカー - Google Patents

デジタルアンプ、３値信号出力方法、及び、スピーカー Download PDF

Info

Publication number
WO2014132683A1
WO2014132683A1 PCT/JP2014/050446 JP2014050446W WO2014132683A1 WO 2014132683 A1 WO2014132683 A1 WO 2014132683A1 JP 2014050446 W JP2014050446 W JP 2014050446W WO 2014132683 A1 WO2014132683 A1 WO 2014132683A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal output
ternary
output
driver
negative electrode
Prior art date
Application number
PCT/JP2014/050446
Other languages
English (en)
French (fr)
Inventor
晋一 黒本
Original Assignee
クラリオン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クラリオン株式会社 filed Critical クラリオン株式会社
Priority to EP14757018.8A priority Critical patent/EP2963813B1/en
Priority to JP2015502797A priority patent/JP5841293B2/ja
Priority to US14/769,640 priority patent/US9641937B2/en
Priority to CN201480010050.6A priority patent/CN105264770B/zh
Publication of WO2014132683A1 publication Critical patent/WO2014132683A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R5/00—Stereophonic arrangements
    • H04R5/04—Circuit arrangements, e.g. for selective connection of amplifier inputs/outputs to loudspeakers, for loudspeaker detection, or for adaptation of settings to personal preferences or hearing impairments
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/181—Low frequency amplifiers, e.g. audio preamplifiers
    • H03F3/183—Low frequency amplifiers, e.g. audio preamplifiers with semiconductor devices only
    • H03F3/185—Low frequency amplifiers, e.g. audio preamplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217—Class D power amplifiers; Switching amplifiers
    • H03F3/2171—Class D power amplifiers; Switching amplifiers with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217—Class D power amplifiers; Switching amplifiers
    • H03F3/2173—Class D power amplifiers; Switching amplifiers of the bridge type
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04S—STEREOPHONIC SYSTEMS 
    • H04S3/00—Systems employing more than two channels, e.g. quadraphonic
    • H04S3/008—Systems employing more than two channels, e.g. quadraphonic in which the audio signals are in digital form, i.e. employing more than two discrete digital channels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/03—Indexing scheme relating to amplifiers the amplifier being designed for audio applications
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R2420/00—Details of connection covered by H04R, not provided for in its groups
    • H04R2420/01—Input selection or mixing for amplifiers or loudspeakers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R3/00—Circuits for transducers, loudspeakers or microphones

Definitions

  • the present invention relates to a digital amplifier for processing a digital signal, a ternary signal output method, and a speaker having the digital amplifier.
  • the present invention has been made in view of the above-described circumstances, and an object thereof is to provide a digital amplifier, a ternary output method, and a speaker in which noise is reduced when ternary output is performed.
  • each of a signal output circuit related to a positive electrode and a signal output circuit related to a negative electrode performs ternary signal output inverted from each other.
  • a ternary output is executed by the differential output.
  • a signal indicating three values is input from the preceding circuit to the signal output circuit related to the positive electrode, and the signal indicating the three values is branched, inverted, and related to the negative electrode.
  • each of the signal output circuit according to the positive electrode and the signal output circuit according to the negative electrode includes a power source having outputs of three kinds of potentials, three switches connected to each power source, And a switch control circuit that drives each of the switches based on an input from a circuit in the preceding stage, and performs ternary signal output by switching the switches by the switch control circuit.
  • the present invention is characterized in that a period during which any one of the switches is turned off is provided when the switch control circuit switches the three switches.
  • each of the signal output circuit related to the positive electrode and the signal output circuit related to the negative electrode performs signal output inverted from each other, A ternary output is executed by a differential output with the negative electrode.
  • a signal indicating three values is input from the preceding circuit to the signal output circuit related to the positive electrode, and the signal indicating the three values is branched, inverted, and related to the negative electrode.
  • each of the signal output circuit according to the positive electrode and the signal output circuit according to the negative electrode includes a power source having outputs of three kinds of potentials, three switches connected to the power sources, A switch control circuit that drives each of the switches based on an input from the preceding circuit, and outputs the ternary signal by driving each of the switches by the switch control circuit. To do.
  • the present invention is characterized in that the switch control circuit executes switching after switching all three switches when switching the three switches.
  • each of the signal output circuit related to the positive electrode and the signal output circuit related to the negative electrode is a ternary signal inverted from each other.
  • a digital amplifier that performs signal output and executes ternary output by differential output between a positive electrode and a negative electrode is provided for each channel.
  • the coil is operated and output to the coil corresponding to the other channel.
  • noise can be reduced when outputting three values.
  • a figure which shows a ternary driver structure It is a figure which shows the relationship between the ON / OFF state of each switch with which a ternary driver is provided, and an output. It is a timing chart which shows operation of each switch in relation to the input to the switch control circuit with which a ternary driver is provided, and the output of a ternary driver. It is a figure which shows the structure of a ternary driver in detail. It is a timing chart which shows operation
  • FIG. 1 is a diagram illustrating an example of a circuit configuration of a speaker SP including a conventional digital amplifier Q1 that outputs three values.
  • the speaker SP corresponds to each driver with an oversampling circuit Q2, a modulation circuit Q3, a digital amplifier Q1 having a D-class driver Q4 associated with a positive electrode and a D-class driver Q5 associated with a negative electrode.
  • the low-pass filters Q6 and Q7 and the speaker main body Q8 are provided.
  • the oversampling circuit Q2 generates an audio signal having a predetermined gradation at a predetermined sampling period based on an audio signal input from an audio device or the like, and outputs the audio signal to the modulation circuit Q3.
  • the modulation circuit Q3 performs signal processing such as ⁇ modulation and quantization based on the input from the oversampling circuit Q2, and outputs a binary signal to each of the class D drivers Q4 and Q5.
  • the modulation circuit Q3 is a signal indicating an appropriate binary value at an appropriate timing to each driver so that a ternary output is realized by the differential output of the class D drivers Q4 and Q5. Is output.
  • Examples of the modulation circuit Q3 include those using PWM or ⁇ modulation (including PDM).
  • FIG. 2A is a diagram illustrating an example of a circuit configuration of the class D driver Q4, and FIG. 2B is a diagram schematically illustrating a circuit configuration of the class D driver Q4.
  • the class D driver Q4 includes a switch Q9 having a pMOS transistor functioning as a voltage control switch, a switch Q10 having an nMOS transistor functioning as a voltage control switch, and the switches Q9 and Q10 based on an input from the modulation circuit Q3.
  • This is a circuit that includes a switch control circuit Q11 (for example, a gate driver) to be driven, and realizes a binary signal output by a combination of on / off of switches Q9 and Q10.
  • a switch control circuit Q11 for example, a gate driver
  • the power supply voltage VH related to the switch Q9 and the power supply voltage VL related to the switch Q10 satisfy VH> VL.
  • the condition of the control voltage applied between the gate and source differs depending on the type of transistor used, but there is no difference in that it functions as a voltage control switch.
  • FIG. 3 is a timing chart showing the operation of the switches Q9 and Q10 in relation to the input to the switch control circuit Q11 and the output of the class D driver Q4.
  • the gate of the pMOS transistor of the switch Q9 is turned off to turn off the switch Q9 and the nMOS of the switch Q10.
  • the switch Q10 is turned on by turning on the gate of the transistor.
  • a low signal (binary signal) is output from the class D driver Q4.
  • the switch Q9 is turned on and the switch Q10 is turned off, whereby a high signal (binary signal) is output from the class D driver Q4.
  • the configuration of the class D driver Q5 is the same as the configuration of the class D driver Q4, and a detailed description thereof using the drawings is omitted.
  • the class D driver Q4 has realized binary output by two transistors, a pMOS transistor and an nMOS transistor, but for example, realized binary output by two nMOS transistors.
  • the digital amplifier Q1 realizes ternary output by the differential output of the class D driver Q4 related to the positive electrode and the class D driver Q5 related to the negative electrode. That is, the ternary output circuit related to the digital amplifier Q1 is realized with a circuit configuration in which two binary D-class drivers are combined as positive and negative as differential outputs.
  • FIG. 4 is a timing chart showing the output state of each of these drivers in relation to the differential outputs of the class D drivers Q4 and Q5.
  • FIG. 4A shows the output of the class D driver Q4, and FIG. The outputs of the class D driver Q5 are shown, and (C) shows the differential outputs of these drivers.
  • (D) shows the common mode related to the differential output.
  • each of the three values realized by the differential outputs of the class D drivers Q4 and Q5 is expressed as a value “1”, a value “0”, and a value “ ⁇ 1”. Then, when the output of the class D driver Q4 related to the positive electrode is High and the output of the class D driver Q5 related to the negative electrode is Low, the output of the value “1” is performed. Further, when the output of the class D driver Q4 / Q5 is Low / High, the value “ ⁇ 1” is output. When the output of the class D driver Q4 / Q5 is Low / Low or High / High, the value “0” is output.
  • the outputs of the class D drivers Q4 and Q5 are differentially output to a coil (not shown) of the speaker body Q8 via low-pass filters Q6 and Q7. With the differential output to the coil, the bobbin around which the coil is wound is driven, the diaphragm supported by the bobbin vibrates, and sound is output.
  • the digital amplifier Q1 that outputs ternary values described above is that it can operate with lower power consumption than the binary digital amplifier.
  • the ternary digital amplifier Q1 has a smaller quantization noise level included in the output than the binary digital amplifier, and a filterless usage method in which a speaker and an amplifier are directly connected may be employed.
  • technological development has progressed to further improve the low power consumption performance, which is a feature of digital amplifiers, and ternary modulation is considered to be one of the effective methods for improving low power consumption performance.
  • the conventional ternary digital amplifier Q1 combined with a binary output circuit has a problem that large common mode noise is generated in the output and noise radiation caused by the common mode increases.
  • the noise countermeasure cost increases with filters and shields to suppress radiation noise when using it in an environment with strict regulations on noise such as in-vehicle environment, and three values that do not emit noise by common mode.
  • Realization of a digital amplifier is required. More specifically, as shown in FIG. 4D, in the conventional technique, a binary driver is combined to realize a ternary output, and each binary driver output has an ideal ternary output. (3 values of balance output) and very large common mode noise is included.
  • FIG. 6 show an example of the waveform and spectrum of signal components in the vicinity of the audio signal band when a 1 kHz sine wave is reproduced by the ternary digital amplifier Q1 of the prior art.
  • FIG. 5 shows a case where an ideal driver is assumed
  • FIG. 6 shows a case where performance variation of each driver is taken into consideration.
  • (A) shows the waveform of the output of the positive class D driver Q4,
  • (B) shows the waveform of the output of the negative class D driver Q5
  • (C) shows each driver alone.
  • D shows the waveform of the differential output of each driver and the waveform related to common mode noise.
  • (E) is a diagram showing a spectrum of the output of a single driver
  • (F) is a diagram showing a spectrum of a differential output of each driver and a spectrum related to common mode noise.
  • FIG. 5 and FIG. 6 when attention is paid to the single driver output of each driver, it can be seen that it has a very large common mode noise component.
  • the common mode noise includes components up to the audio band, and it is difficult to separate the components using a filter. For this reason, it is difficult to apply to high-powered audio or to environments with strict regulations on noise radiation such as in-vehicle, and in this case, shield the connection cable to the speaker and filter to remove common mode noise. This is accompanied by costly noise countermeasures such as inserting In the prior art, the existence of common mode noise is unavoidable in principle, and the improvement of driver performance cannot reduce the common mode noise.
  • the conventional ternary digital amplifier Q1 combined with a binary output circuit has a problem that large common mode noise is generated in the output and noise radiation caused by the common mode is increased.
  • noise countermeasures such as filters and shields to suppress radiation noise are required, which increases costs.
  • the realization of a ternary digital amplifier that does not output is a problem.
  • the digital amplifier 1 operates as follows under the following configuration, and reduces noise radiation due to the common mode.
  • FIG. 7 is a diagram illustrating a circuit configuration of a digital speaker 10 to which the digital amplifier 1 according to the present embodiment is applied.
  • the digital speaker 10 includes a speaker body 11.
  • the speaker body 11 includes a bobbin (not shown) and a diaphragm (not shown) supported by the bobbin, and outputs sound by vibration of the diaphragm based on driving of the bobbin.
  • the digital speaker 10 according to this embodiment is a speaker corresponding to six channels, and a bobbin is provided with six layers of coils C1 to C6 corresponding to each channel.
  • the coils C1 to C6 are provided so as to be multilayered in the circumferential direction of the bobbin, and are provided, for example, at intervals in each layer in the axial direction of the bobbin.
  • the digital speaker 10 includes an oversampling circuit 15, a multi-level modulation circuit 16, a code conversion circuit 17 (an upstream circuit), a digital amplifier 1 provided for each channel, and each digital amplifier. 1 and a low-pass filter 19 provided corresponding to the ternary drivers 18a and 18b of 1.
  • the oversampling circuit 15 generates an audio signal having a predetermined gradation at a predetermined sampling period based on an audio signal input from an audio device or the like, and outputs the audio signal to the multi-level modulation circuit 16.
  • the multi-level modulation circuit 16 performs predetermined signal processing such as ⁇ modulation and quantization based on the input from the oversampling circuit 15 to generate multi-level audio signals for six channels, and a code conversion circuit 17 to output.
  • the code conversion circuit 17 generates a signal indicating ternary values for six channels based on the multi-level audio signals for six channels input from the multi-level modulation circuit 16, and passes through six ports P1 to P6. , And output to each of the six digital amplifiers 1 provided for each channel.
  • the code conversion circuit 17 (the preceding circuit) has a function of distributing multi-valued scalar output to ternary parallel output, and is appropriate to finally drive each of the coils C1 to C6 appropriately.
  • a signal indicating three values for six channels is generated and output from each port P1 to P6 at an appropriate timing.
  • each of the digital amplifiers 1 includes a ternary driver 18a (a signal output circuit related to the positive electrode) related to the positive electrode and a ternary driver 18b (a signal output circuit related to the negative electrode) related to the negative electrode.
  • the signal indicating the ternary value output from the code conversion circuit 17 is input to the ternary driver 18a associated with the positive electrode, branched, inverted by the inverting circuit 20, and input to the ternary driver 18b associated with the negative electrode. Is done. That is, signals indicating ternary values inverted from each other are input to the ternary driver 18a related to the positive electrode and the ternary driver 18b related to the negative electrode at the same timing.
  • FIG. 8 is a diagram conceptually showing the configuration of the ternary driver 18a related to the positive electrode.
  • FIG. 9 is a diagram showing the relationship between the state of each switch (described later) provided in the ternary driver 18a and the output of the driver.
  • FIG. 9A is a circuit diagram showing the relationship, and FIG. Is represented by a table.
  • the ternary driver 18b related to the negative electrode has the same configuration as the ternary driver 18a.
  • the ternary driver 18a includes a power supply having outputs of three kinds of potentials (power supply voltages VH, VM, and VL), and three switches SW1, SW2, and SW3 connected to the power supplies.
  • a switch control circuit 22 (for example, a gate driver) that drives each of the switches SW1, SW2, and SW3 based on an input from the code conversion circuit 17.
  • VL the power supply voltage
  • VL negative power supply
  • VM 0V (GND)
  • VL 0V (GND)
  • VM VH /
  • the ternary driver 18a executes ternary signal output by switching the switches SW1, SW2, and SW3 by the switch control circuit 22. More specifically, as shown in FIGS. 9A and 9B, it is assumed that an input signal indicating three values can take a value “1”, a value “ ⁇ 1”, and a value “0”. When the input is a value “1”, only the switch SW1 is turned on and a high signal is output. When the input is a value “ ⁇ 1”, only the switch SW2 is turned on and a low signal is output. When the input is the value “0”, only the switch SW3 is turned on and a Middle signal is output. When all the switches are turned off, the output is in a high impedance state.
  • FIG. 10 is a timing chart showing the operations of the switches SW1, SW2, and SW3 provided in the ternary driver 18a in relation to the input to the switch control circuit 22 provided in the ternary driver 18a and the output of the ternary driver 18a. It is. Under the circuit configuration shown in FIG. 8, when the input to the switch control circuit 22 indicates the value “1”, only the switch SW1 is turned on to output a High signal from the ternary driver 18a. The When the input to the switch control circuit 22 indicates the value “ ⁇ 1”, only the switch SW2 is turned on, and a Low signal is output. When the input to the switch control circuit 22 indicates the value “0”, only the switch SW3 is turned on and a Middle signal is output.
  • the switch control circuit 22 passes through a dead time DT in which all switches are turned off (the output is in a high impedance state) when the switches SW1, SW2, and SW3 are switched. Then, switch switching is executed. That is, the switch control circuit 22 turns on only one switch corresponding to the input values “1”, “ ⁇ 1”, and “0” and turns off the others, thereby turning off the three values.
  • the driving state is obtained, when changing the state, the switch is controlled so as to move to the next state after passing through a state in which all the switches are turned off.
  • FIG. 11 is a diagram showing the circuit configuration of the ternary driver 18a related to the positive electrode in more detail.
  • the circuit configuration of the ternary driver 18b related to the negative electrode is the same as that of the ternary driver 18a.
  • the switch SW1 is configured by a pMOS transistor (hereinafter referred to as “FET1”).
  • the switch SW2 is configured by an nMOS transistor (hereinafter referred to as “FET2”).
  • the switch SW3 includes a pMOS transistor (hereinafter referred to as “FET3”) connected to the power supply of the power supply voltage VM and an nMOS transistor (hereinafter referred to as “FET4”) connected to the FET3. Yes.
  • the ternary driver 18a has a circuit configuration in which an FET 3 and an FET 4 for driving an intermediate level are added to a binary class D driver. It has become.
  • the output voltage Vout of the ternary driver 18a varies in the range of the power supply voltage VL to VH, and may be VM ⁇ Vout or VM> Vout. Therefore, it is necessary to configure a voltage control switch that can reliably turn on / off the switch SW3 in both cases.
  • the switch SW3 is configured by combining the FET 3 as a pMOS transistor and the FET 4 as an nMOS transistor.
  • the switch SW3 is configured by combining MOS transistors having two different directions (different forward bias directions). .
  • the switch SW3 can be reliably turned on / off regardless of whether VM ⁇ Vout or VM> Vout.
  • FIG. 12 is a timing chart showing the operation of the FETs 1, 2, 3, and 4 in relation to the input to the switch control circuit 22 and the output of the ternary driver 18a.
  • the switch control circuit 22 when the input indicates the value “1”, the switch control circuit 22 turns on only the FET 1 and outputs a High signal. Further, when the input indicates the value “ ⁇ 1”, the switch control circuit 22 turns on only the FET 2, thereby outputting a Low signal. Further, when the input indicates the value “0”, the switch control circuit 22 controls the gate voltage so that the FET 3 and the FET 4 are turned on. As a result, a Middle signal is output.
  • a dead time DT in which all the MOS transistors are turned off (high impedance state) is provided, so that each MOS transistor is turned on simultaneously. Through current is prevented from flowing.
  • 11 and 12 are examples of circuit configurations when the switch SW1 of FIG. 8 is configured by a pMOS transistor, the switch SW2 is configured by an nMOS transistor, and the switch SW3 is configured by a combination of a pMOS transistor and an nMOS transistor.
  • the circuit configuration is not limited to this, and any circuit configuration that can embody the basic configuration of FIG. 8 can be designed arbitrarily.
  • the switches SW1 and SW2 can be configured with an nMOS / nMOS circuit configuration often used in a normal binary driver, and other elements can be used instead of the MOS transistor.
  • the configuration of the switch SW3 is not limited to the example of FIG. 11 as long as the circuit can achieve the purpose as a bidirectional switch.
  • the digital amplifier 1 realizes a ternary output by the differential output of the ternary driver 18a related to the positive electrode and the ternary driver 18b related to the negative electrode.
  • FIG. 13 is a timing chart showing the output state of each of these drivers in relation to the differential outputs of the ternary drivers 18a and 18b.
  • (A) shows the output of the ternary driver 18a
  • (B) The outputs of the ternary driver 18b are shown
  • (C) shows the differential outputs of these drivers.
  • D) shows the common mode related to the differential output.
  • the ternary output by the digital amplifier 1 will be described in detail with reference to FIG. As shown in FIGS.
  • the ternary signals output from the ternary drivers 18a and 18b have an inverted relationship with each other.
  • the ternary driver 18a related to the positive electrode and the ternary driver 18b related to the negative electrode each show the three values inverted from the code conversion circuit 17 at the same timing. This is realized by a configuration in which a signal is input.
  • the output of the ternary driver 18b is performed in synchronization with the output of the ternary driver 18a.
  • the output of the ternary driver 18a is High, the output of the corresponding ternary driver 18b is Low in which High is inverted.
  • the output of the ternary driver 18a is Low
  • the corresponding ternary driver is output.
  • the output of 18b is High in which Low is inverted.
  • the output of the ternary driver 18a is Middle
  • the output of the ternary driver 18b is also Middle.
  • each of the three values realized by the differential outputs of the three-value drivers 18a and 18b is changed to a value “1”, a value “0”, and a value “ ⁇ 1”.
  • the output of the ternary driver 18a related to the positive electrode is High and the output of the ternary driver 18b related to the corresponding negative electrode is Low
  • the output of the value “1” is performed.
  • the output of the ternary driver 18a related to the positive electrode is Low and the output of the corresponding ternary driver 18b related to the negative electrode is High, the output of the value “ ⁇ 1” is performed. In addition, when both outputs of the ternary drivers 18a and 18b are Middle, the value “0” is output.
  • the ternary driver 18a (signal output circuit related to the positive electrode) related to the positive electrode and the ternary driver 18b (signal output circuit related to the negative electrode) related to the negative electrode are inverted from each other. A ternary signal is output, and a ternary output is realized by a differential output between the positive electrode and the negative electrode.
  • the outputs of the ternary drivers 18a and 18b are differentially output to the coil of the speaker body 11 via the low-pass filter 19. With the differential output to the coil, the bobbin around which the coil is wound is driven, the diaphragm supported by the bobbin vibrates, and sound is output.
  • the digital amplifier 1 of ternary output that suppresses and does not output the common mode that causes noise radiation is realized. Yes.
  • the noise countermeasure cost such as shielding is reduced, and a low-consumption ternary output digital amplifier suitable for audio reproduction in a vehicle environment where radiation regulations are severe is realized.
  • a ternary signal is output by the differential output between the output of the ternary driver 18a relating to the positive electrode and the output of the ternary driver 18b relating to the inverted negative electrode.
  • the common mode is 0 in an ideal state as shown in FIG. Thereby, common mode noise is suppressed.
  • FIG. 14 and 15 show an example of the waveform and spectrum of signal components in the vicinity of the audio signal band when a 1 kHz sine wave is reproduced by the digital amplifier 1 according to this embodiment.
  • FIG. 14 shows the case where an ideal ternary driver is assumed
  • FIG. 15 shows the case where the performance variation of each ternary driver is taken into consideration.
  • A) shows the waveform of the output of the positive ternary driver 18a
  • B) shows the waveform of the output of the negative ternary driver 18b
  • C shows each ternary value.
  • the waveform of the output of the driver alone is shown
  • (D) shows the waveform of the differential output of each ternary driver and the waveform related to common mode noise.
  • each of the positive and negative ternary drivers 18a and 18b includes a complete audio signal, and the S / N of the ternary driver output alone is I know it ’s good. It can be seen that the noise component is noise-shaped and has a very low level in the audio band. Furthermore, in the circuit configuration according to the present embodiment, since the positive and negative ternary drivers have outputs that are inverted from each other, in principle, the common mode is “0” (excluding the DC component) in the entire signal band. Become. As described above, common mode noise is suppressed.
  • a difference from an ideal output is caused by a distortion of a ternary driver alone or a performance difference of each ternary driver. It will not be zero.
  • the noise level can be sufficiently reduced as compared with the prior art.
  • the factors that worsen the common mode noise depending on the gate performance of the MOS transistor are the difference between positive and negative pulse amplitudes, rising and falling at the pulse edge. The difference between the characteristics and the noise caused by the dead time DT can be considered.
  • the digital amplifier 1 includes the ternary driver 18a (signal output circuit related to the positive electrode) related to the positive electrode and the ternary driver 18b (signal output circuit related to the negative electrode) related to the negative electrode.
  • Each outputs a ternary signal output inverted from each other, and executes a ternary output by a differential output between a positive electrode and a negative electrode. According to this configuration, as described above, it is possible to reduce the noise related to the common mode as compared with the digital amplifier Q1 that outputs three values.
  • a signal indicating ternary values is input from the code conversion circuit 17 which is a preceding circuit to the ternary driver 18b related to the positive electrode, and a signal indicating the ternary values is received.
  • a signal indicating the ternary values is received.
  • the code conversion circuit 17 which is a preceding circuit
  • a signal indicating the ternary values is received.
  • Each of the ternary drivers 18a and 18b performs ternary signal output inverted from each other based on the respective inputs. According to this configuration, the ternary signals output from the ternary drivers 18a and 18b relating to the positive electrode and the negative electrode can be appropriately reversed from each other.
  • each of the positive and negative ternary drivers 18a and 18b includes a power source having three potential outputs and three switches SW1 and SW2 connected to each power source, And SW3, and a switch control circuit 22 for driving the switches SW1, SW2, and SW3 based on the input.
  • a switch control circuit 22 for driving the switches SW1, SW2, and SW3 based on the input.
  • the above-described embodiment is merely an aspect of the present invention, and can be arbitrarily modified and applied within the scope of the present invention.
  • the digital amplifier 1 according to the present embodiment is widely applicable to digital speakers such as in-vehicle speakers, speakers installed in audio devices, and other general-purpose speakers.
  • Digital amplifier 10 Digital speaker 17 Code conversion circuit (front circuit) 18a Tri-level driver (Signal output circuit related to positive electrode) 18b Tri-level driver (Signal output circuit related to negative electrode) 20 Inversion circuit 22 Switch control circuit SW1, SW2, SW3 switch

Abstract

　３値の出力に際し、３値の出力に際し、ノイズを低減する。　デジタルアンプ１において、正極に係る３値ドライバー１８ａ、及び、３値ドライバー１８ｂのそれぞれは、互いに反転した３値の信号出力を行ない、正極と負極との差動出力により、３値の出力を実行する。

Description

デジタルアンプ、３値信号出力方法、及び、スピーカー
　本発明は、デジタル信号を処理するデジタルアンプ、３値信号出力方法、及び、当該デジタルアンプを有するスピーカーに関する。
　従来、入力に基づいて、２値または３値の信号を出力するデジタルアンプが知られている（例えば、特許文献１参照）。
特開２００５－３０３３７２号公報
　ここで、デジタルアンプにおいて、３値の信号の出力を行うことを想定する。これにより、２値の信号を出力するデジタルアンプと比して、低消費電力動作が期待できる。この場合、できるだけ３値の出力に伴って発生するノイズを低減したいとするニーズがある。
　本発明は、上述した事情に鑑みてなされたものであり、３値の出力に際し、ノイズを低減したデジタルアンプ、３値出力方法、及び、スピーカーを提供することを目的とする。
　上記目的を達成するために、本発明は、デジタルアンプにおいて、正極に係る信号出力回路、及び、負極に係る信号出力回路のそれぞれが、互いに反転した３値の信号出力を行い、正極と負極との差動出力により、３値の出力を実行することを特徴とする。
　また、本発明は、前段の回路から、３値を示す信号が、前記正極に係る信号出力回路に入力されると共に、当該３値を示す信号が、分岐され、反転されて、前記負極に係る信号出力回路に入力され、前記正極に係る信号出力回路、及び、前記負極に係る信号出力回路のそれぞれは、それぞれの入力に基づいて互いに反転した３値の信号出力を行なうことを特徴とする。
　また、本発明は、前記正極に係る信号出力回路、及び、前記負極に係る信号出力回路のそれぞれは、３種の電位の出力を持つ電源と、各電源に接続された３つのスイッチと、前記前段の回路からの入力に基づいて、各前記スイッチを駆動するスイッチ制御回路と、を備え、前記スイッチ制御回路による各前記スイッチの切替えにより、３値の信号出力を実行することを特徴とする。
　また、本発明は、前記スイッチ制御回路による３つの前記スイッチの切替え時に、いずれの前記スイッチもオフとなる期間を設けたことを特徴とする。
　また、上記目的を達成するために、本発明は、３値信号出力方法において、正極に係る信号出力回路、及び、負極に係る信号出力回路のそれぞれは、互いに反転した信号出力を行ない、正極と負極との差動出力により、３値の出力を実行することを特徴とする。
　また、本発明は、前段の回路から、３値を示す信号が、前記正極に係る信号出力回路に入力されると共に、当該３値を示す信号が、分岐され、反転されて、前記負極に係る信号出力回路に入力され、前記正極に係る信号出力回路、及び、前記負極に係る信号出力回路のそれぞれは、それぞれの入力に基づいて互いに反転した３値の信号出力を行なうことを特徴とする。
　また、本発明は、前記正極に係る信号出力回路、及び、前記負極に係る信号出力回路のそれぞれは、３種の電位の出力を持つ電源と、各前記電源に接続された３つのスイッチと、前記前段の回路からの入力に基づいて、各前記スイッチを駆動するスイッチ制御回路と、を備えており、前記スイッチ制御回路による各前記スイッチの駆動により、３値の信号出力を行なうことを特徴とする。
　また、本発明は、前記スイッチ制御回路は、３つの前記スイッチの切替えに際し、いずれの前記スイッチもオフの状態とした後、切替えを実行することを特徴とする。
　また、上記目的を達成するために、本発明は、スピーカーにおいて、多チャンネルに対応したスピーカーにおいて、正極に係る信号出力回路、及び、負極に係る信号出力回路のそれぞれが、互いに反転した３値の信号出力を行い、正極と負極との差動出力により、３値の出力を実行するデジタルアンプを、チャンネルごとに有することを特徴とする。
　また、本発明は、チャンネルごとにコイルを有し、１のチャンネルに対応する前記デジタルアンプが有する前記正極に係る信号出力回路の出力、及び、前記負極に係る信号出力回路の出力は、当該１のチャンネルに対応する前記コイルに作動出力されることを特徴とする。
　本発明によれば、３値の出力に際し、ノイズを低減できる。
従来のデジタルアンプを備えるスピーカーを示す図である。 従来のＤ級ドライバーを示す図である。 従来のＤ級ドライバーにおける入出力と、各スイッチの動作とを表わすタイミングチャートである。 従来の正極、負極のＤ級ドライバーの差動出力との関係で、これらドライバーのそれぞれの出力を示すタイミングチャートである。 従来のデジタルアンプにおいて、理想的なドライバーを仮定した場合における、各種出力の信号成分の波形とスペクトルの１例を示す図である。 従来のデジタルアンプにおいて、性能バラツキを考慮したドライバーにおける、各種出力の信号成分の波形とスペクトルの１例を示す図である。 本実施形態に係るデジタルアンプを備えるデジタルスピーカーを示す図である。 ３値ドライバー構成を示す図である。 ３値ドライバーが備える各スイッチのオン／オフの状態と、出力との関係を示す図である。 ３値ドライバーが備えるスイッチ制御回路に対する入力と、３値ドライバーの出力との関係で、各スイッチの動作を示すタイミングチャートである。 ３値ドライバーの構成をより詳細に示す図である。 ３値ドライバーが備えるスイッチ制御回路に対する入力と、３値ドライバーの出力との関係で、各ＭＯＳトランジスターの動作を示すタイミングチャートである。 正極、負極の３値ドライバーの差動出力との関係で、これらドライバーのそれぞれの出力の状態を示すタイミングチャートである。 デジタルアンプにおいて、理想的なドライバーを仮定した場合における、各種出力の信号成分の波形とスペクトルの１例を示す図である。 デジタルアンプにおいて、性能バラツキを考慮したドライバーにおける、各種出力の信号成分の波形とスペクトルの１例を示す図である。
　以下、図面を参照して本発明の実施形態について説明する。
　まず、従来のデジタルアンプの構成について説明し、従来のデジタルアンプの課題、特に、３値を出力するデジタルアンプの課題について説明する。
　図１は、従来の３値を出力するデジタルアンプＱ１を備えるスピーカーＳＰの回路構成の一例を示す図である。
　図１に示すように、スピーカーＳＰは、オーバーサンプリング回路Ｑ２と、変調回路Ｑ３と、正極に係るＤ級ドライバーＱ４及び負極に係るＤ級ドライバーＱ５を有するデジタルアンプＱ１と、各ドライバーに対応して設けられたローパスフィルターＱ６、Ｑ７と、スピーカー本体Ｑ８と、を含んで構成されている。
　オーバーサンプリング回路Ｑ２は、オーディオ装置等からのオーディオ信号の入力に基づいて、所定のサンプリング周期で所定階調の音声信号を生成し、変調回路Ｑ３に出力する。
　変調回路Ｑ３は、オーバーサンプリング回路Ｑ２からの入力に基づいて、ΔΣ変調や、量子化等の信号処理を行なって、２値を示す信号をＤ級ドライバーＱ４、Ｑ５のそれぞれに出力する。変調回路Ｑ３は、後に示すように、Ｄ級ドライバーＱ４、Ｑ５の差動出力により３値の出力が実現されるように、各ドライバーに対して、適切なタイミングで、適切な２値を示す信号を出力する。変調回路Ｑ３としては、ＰＷＭやΔΣ変調（ＰＤＭを含む）を用いたものなどがある。
　図２（Ａ）は、Ｄ級ドライバーＱ４の回路構成の一例を示す図であり、図２（Ｂ）は、Ｄ級ドライバーＱ４の回路構成を単純化して模式的に示す図である。
　Ｄ級ドライバーＱ４は、電圧制御スイッチとして機能するｐＭＯＳトランジスターを有するスイッチＱ９、及び、電圧制御スイッチとして機能するｎＭＯＳトランジスターを有するスイッチＱ１０と、変調回路Ｑ３からの入力に基づいてこれらスイッチＱ９、Ｑ１０を駆動するスイッチ制御回路Ｑ１１（例えば、ゲートドライバー）を備え、スイッチＱ９、Ｑ１０のオン／オフの組合せで、２値の信号出力を実現した回路である。
　図２において、スイッチＱ９に係る電源電圧ＶＨと、スイッチＱ１０に係る電源電圧ＶＬは、ＶＨ＞ＶＬである。なお、使用するトランジスターの種類によって、ゲート／ソース間に加える制御電圧の条件は異なるが、電圧制御スイッチとして機能している点での差異はない。
　図３は、スイッチ制御回路Ｑ１１に対する入力と、Ｄ級ドライバーＱ４の出力との関係で、スイッチＱ９、及び、スイッチＱ１０の動作を示すタイミングチャートである。
　図２に示す回路構成の下、スイッチ制御回路Ｑ１１への入力がＬｏｗを示しているときは、スイッチＱ９のｐＭＯＳトランジスターのゲートがオフされることによってスイッチＱ９がオフされると共に、スイッチＱ１０のｎＭＯＳトランジスターのゲートがオンされることによってスイッチＱ１０がオンされる。これにより、Ｄ級ドライバーＱ４から、Ｌｏｗの信号（２値の信号）が出力される。一方、スイッチ制御回路Ｑ１１への入力がＨｉｇｈを示しているときは、スイッチＱ９がオンされると共に、スイッチＱ１０がオフされ、これにより、Ｄ級ドライバーＱ４から、Ｈｉｇｈの信号（２値の信号）が出力される。
　なお、スイッチＱ９、Ｑ１０のオン／オフの切替えに関し、スイッチＱ９、Ｑ１０オン／オフを瞬時に切り替えることは不可能である。このことを踏まえ、双方のスイッチＱ９、Ｑ１０が同時にオンになり電源ショートする危険を避けるため、これらスイッチＱ９、Ｑ１０のオン／オフの切替え時に、双方のスイッチＱ９、Ｑ１０がオフになるデッドタイムＤＴ（図３参照）を設けている。
　なお、Ｄ級ドライバーＱ５の構成は、Ｄ級ドライバーＱ４の構成と同様であり、図を用いた詳細な説明を省略する。
　また、図２の例では、Ｄ級ドライバーＱ４は、ｐＭＯＳトランジスターと、ｎＭＯＳトランジスターとの２つのトランジスターにより２値の出力を実現していたが、例えば、２つのｎＭＯＳトランジスターにより２値の出力を実現するもの等、回路構成は様々なものが存在する。
　デジタルアンプＱ１は、正極に係るＤ級ドライバーＱ４、及び、負極に係るＤ級ドライバーＱ５の差動出力により３値の出力を実現している。すなわち、デジタルアンプＱ１に係る３値の出力回路は、２つの２値のＤ級ドライバーを差動出力として正負組み合わせた回路構成で実現される。
　図４は、Ｄ級ドライバーＱ４、Ｑ５の差動出力との関係で、これらドライバーのそれぞれの出力の状態を示すタイミングチャートであり、（Ａ）はＤ級ドライバーＱ４の出力を、（Ｂ）はＤ級ドライバーＱ５の出力を、（Ｃ）はこれらドライバーの差動出力を、それぞれ示している。（Ｄ）は、差動出力に係るコモンモードを示している。
　以下、図４を用いて、デジタルアンプＱ１による３値の出力について詳述する。
　図４（Ｃ）に示すように、Ｄ級ドライバーＱ４、Ｑ５の差動出力によって実現される３値のそれぞれを、値「１」、値「０」、及び、値「－１」と表現するとすると、正極に係るＤ級ドライバーＱ４の出力がＨｉｇｈで、負極に係るＤ級ドライバーＱ５の出力がＬｏｗのとき、値「１」の出力が行なわれる。また、Ｄ級ドライバーＱ４／Ｑ５の出力がＬｏｗ／Ｈｉｇｈのとき、値「－１」の出力が、また、Ｄ級ドライバーＱ４／Ｑ５の出力がＬｏｗ／Ｌｏｗ又はＨｉｇｈ／Ｈｉｇｈのとき、値「０」の出力が行なわれる。なお、０レベルのときは負荷に電流が流れず出力オフの状態が実現できる。
　なお、図４（Ｄ）に示すように、Ｄ級ドライバーＱ４の出力と、Ｄ級ドライバーＱ５の出力の和の１／２に対応するコモンモードノイズが発生する。
　Ｄ級ドライバーＱ４、Ｑ５の出力は、ローパスフィルターＱ６、Ｑ７を介してスピーカー本体Ｑ８のコイル（不図示）に差動出力される。コイルに対する差動出力に伴って、コイルが巻き回されたボビンが駆動し、ボビンに支持された振動板が振動し、音声が出力される。
　以上説明した３値を出力するデジタルアンプＱ１は、２値のデジタルアンプより低消費電力動作が可能となっていることが大きな特徴の１つである。３値のデジタルアンプＱ１は、出力に含まれる量子化ノイズのレベルが２値のデジタルアンプに比較して小さく、スピーカーとアンプを直結したフィルターレスの利用方法が採用される場合もある。近年はデジタルアンプの特徴である低消費電力性能をさらに向上させるべく技術開発が進んでおり、３値の変調は低消費性能向上に有効な方式の１つと考えられる。
　一方で、２値の出力回路を組み合わせた従来技術の３値のデジタルアンプＱ１では、出力に大きなコモンモードノイズを生じ、コモンモードに起因するノイズ輻射が大きくなるという課題がある。
　特に、車載環境などのノイズに対する規制の厳しい環境で使用するためには、輻射ノイズを抑えるためのフィルターやシールドなどでノイズ対策コストが増加する課題があり、コモンモードによるノイズ輻射を出さない３値デジタルアンプを実現することが求められる。
　詳述すると、図４（Ｄ）に示すように、従来技術においては、２値のドライバーを組み合わせて３値出力を実現しており、各々の２値ドライバー出力には、理想的な３値出力（バランス出力の３値）との差異があり、非常に大きなコモンモードノイズが含まれている。
　図５、及び、図６は、従来技術の３値のデジタルアンプＱ１で１ｋＨｚの正弦波を再生時のオーディオ信号帯域近傍の信号成分の波形とスペクトルの１例を図示している。
　図５は、理想的なドライバーを仮定した場合であり、図６は各ドライバーの性能バラツキを考慮した場合である。
　図５、及び、図６において、（Ａ）は正極のＤ級ドライバーＱ４の出力の波形を示し、（Ｂ）は負極のＤ級ドライバーＱ５の出力の波形を示し、（Ｃ）は各ドライバー単体の出力（ローパスフィルター通過後）の波形を示し、（Ｄ）は各ドライバーの差動出力の波形、及び、コモンモードノイズに係る波形を示している。また、（Ｅ）はドライバー単体の出力のスペクトルを示す図であり、（Ｆ）は、各ドライバーの差動出力のスペクトル、及び、コモンモードノイズに係るスペクトルを示す図である。
　図５、及び、図６に示すように、ドライバー各々の単体ドライバー出力に注目すると、非常に大きなコモンモードのノイズ成分を持っていることがわかる。また、コモンモードノイズはオーディオ帯域まで成分を含んでおり、フィルターによる成分分離が難しいことがわかる。このため、特にハイパワーのオーディオへの応用や、車載などのノイズ輻射に対する規制が厳しい環境への応用が難しく、応用する場合にはスピーカーまでの接続ケーブルのシールドや、コモンモードノイズを除去するフィルターを挿入するなどのコストの高いノイズ対策が伴う。従来技術においては、コモンモードノイズの存在は原理的に仕方の無いものであり、ドライバー性能の改善ではコモンモードノイズを下げることはできない。
　以上説明したように、２値の出力回路を組み合わせた従来技術の３値のデジタルアンプＱ１は、出力に大きなコモンモードノイズを生じ、コモンモードに起因するノイズ輻射が大きくなるという課題がある。車載環境などのノイズに対する規制の厳しい環境で使用するためには、輻射ノイズを抑えるためのフィルターやシールドなどによるノイズ対策が必要になりコストが増加してしまう問題があり、コモンモードによるノイズ輻射を出さない３値のデジタルアンプを実現することが課題となっている。
　以上を踏まえ、本実施形態に係るデジタルアンプ１は、以下の構成の下、以下のように動作し、コモンモードによるノイズ輻射を低減している。
　図７は、本実施形態に係るデジタルアンプ１が適用されたデジタルスピーカー１０の回路構成を示す図である。
　デジタルスピーカー１０は、スピーカー本体１１を備えている。スピーカー本体１１は、ボビン（不図示）と、このボビンに支持された振動板（不図示）とを備えており、ボビンの駆動に基づく振動板の振動により音声を出力する。
　本実施形態に係るデジタルスピーカー１０では、６チャンネルに対応したスピーカーであり、ボビンに、各チャンネルに応じた６層のコイルＣ１～Ｃ６が設けられている。コイルＣ１～Ｃ６は、例えば、ボビンの周方向に多層となるように重ねて設けられ、また例えば、ボビンの軸方向に層ごとに間隔を開けて設けられている。
　図７に示すように、デジタルスピーカー１０は、オーバーサンプリング回路１５と、多値変調回路１６と、コード変換回路１７（前段の回路）と、チャンネルごとに設けられたデジタルアンプ１と、各デジタルアンプ１が有する３値ドライバー１８ａ、１８ｂに対応して設けられたローパスフィルター１９と、を含んで構成されている。
　オーバーサンプリング回路１５は、オーディオ装置等からのオーディオ信号の入力に基づいて、所定のサンプリング周期で所定階調の音声信号を生成し、多値変調回路１６に出力する。
　多値変調回路１６は、オーバーサンプリング回路１５からの入力に基づいて、ΔΣ変調や、量子化等の所定の信号処理を行なって、６チャンネル分の多値の音声信号を生成し、コード変換回路１７に出力する。
　コード変換回路１７は、多値変調回路１６から入力された６チャンネル分の多値の音声信号に基づいて、６チャンネル分の３値を示す信号を生成し、６つのポートＰ１～Ｐ６を介して、チャンネルごとに設けられた６つのデジタルアンプ１のそれぞれに出力する。
　コード変換回路１７（前段の回路）は、多値のスカラー出力を、３値のパラレル出力に分配する機能が実装されており、最終的にコイルＣ１～Ｃ６のそれぞれが適切に駆動するよう、適切に６チャンネル分の３値を示す信号を生成し、適切なタイミングで各ポートＰ１～Ｐ６から出力する。
　図７に示すように、デジタルアンプ１のそれぞれは、正極に係る３値ドライバー１８ａ（正極に係る信号出力回路）と、負極に係る３値ドライバー１８ｂ（負極に係る信号出力回路）と、を備えている。
　そして、コード変換回路１７から出力された３値を示す信号は、正極に係る３値ドライバー１８ａに入力されると共に、分岐され、反転回路２０により反転されて、負極に係る３値ドライバー１８ｂに入力される。
　すなわち、正極に係る３値ドライバー１８ａ、及び、負極に係る３値ドライバー１８ｂのそれぞれには、同タイミングで、互いに反転した３値を示す信号が入力される。
　図８は、正極に係る３値ドライバー１８ａの構成を概念的に示す図である。図９は、３値ドライバー１８ａが備える各スイッチ（後述）の状態と、当該ドライバーの出力との関係を示す図であり、（Ａ）は上記関係を回路図によって表わし、（Ｂ）は上記関係を表によって表わしている。
　なお、図示は省略するが、負極に係る３値ドライバー１８ｂは、３値ドライバー１８ａと同様の構成である。
　図８に示すように、３値ドライバー１８ａは、３種の電位（電源電圧ＶＨ、ＶＭ、ＶＬ）の出力をもつ電源と、各電源に接続された３つのスイッチＳＷ１、ＳＷ２、及び、ＳＷ３と、コード変換回路１７からの入力に基づいて各スイッチＳＷ１、ＳＷ２、及び、ＳＷ３を駆動するスイッチ制御回路２２（例えば、ゲートドライバー）と、を備えている。
　ここで、電源電圧ＶＬ＜ＶＭ＜ＶＨであり、理想的にはＶＭは、ＶＬとＶＨとの中間電位であり、ＶＭ＝（ＶＬ＋ＶＨ）／２である。また、具体的な電源電圧としては、ＶＨをプラス、ＶＬをマイナスの電源（ＶＬ＝－ＶＨ）とし、ＶＭを０Ｖ（ＧＮＤ）とすることや、ＶＬを０Ｖ（ＧＮＤ）とし、ＶＭ＝ＶＨ／２としてプラス電源のみ使用することが可能であるが、用途に応じて適切な回路構成を選択可能である。
　３値ドライバー１８ａは、スイッチ制御回路２２による各スイッチＳＷ１、ＳＷ２、及び、ＳＷ３の切替えにより、３値の信号出力を実行する。
　詳述すると、図９（Ａ）、（Ｂ）に示すように、入力される３値を示す信号が、値「１」、値「－１」、及び、値「０」を取り得るとすると、入力が値「１」である場合、スイッチＳＷ１のみがオンされてＨｉｇｈの信号が出力され、入力が値「－１」である場合、スイッチＳＷ２のみがオンされて、Ｌｏｗの信号が出力され、入力が値「０」である場合、スイッチＳＷ３のみがオンされてＭｉｄｄｌｅの信号が出力される。全てのスイッチがオフされると、出力がハイインピーダンスの状態となる。
　図１０は、３値ドライバー１８ａが備えるスイッチ制御回路２２に対する入力と、３値ドライバー１８ａの出力との関係で、３値ドライバー１８ａが備える各スイッチＳＷ１、ＳＷ２、及び、ＳＷ３の動作を示すタイミングチャートである。
　図８に示す回路構成の下、スイッチ制御回路２２への入力が値「１」を示しているときは、スイッチＳＷ１のみがオンされることによって、３値ドライバー１８ａから、Ｈｉｇｈの信号が出力される。また、スイッチ制御回路２２への入力が値「－１」を示しているときは、スイッチＳＷ２のみがオンされて、Ｌｏｗの信号が出力される。また、スイッチ制御回路２２への入力が値「０」を示しているときは、スイッチＳＷ３のみがオンされて、Ｍｉｄｄｌｅの信号が出力される。
　ここで、実際の回路では、実現できるスイッチの応答時間は有限である。このため、２つのスイッチが同時にオンになりショートすることを避けるため、各スイッチＳＷ１、ＳＷ２、及び、ＳＷ３の切替え時に時間的なマージンが必要となる。そのため、図１０に示すように、スイッチ制御回路２２は、各スイッチＳＷ１、ＳＷ２、及び、ＳＷ３の切替え時に、全てのスイッチがオフの状態（出力がハイインピーダンスの状態）となるデッドタイムＤＴを経由して、スイッチの切替えを実行する。すなわち、スイッチ制御回路２２は、入力の値「１」「－１」、及び、「０」に対して、対応する１箇所のスイッチのみをオンにし、他はオフとすることで、３値の駆動状態を得るが、状態を変化させるときには、一旦、全てのスイッチをオフにする状態を経てから、次の状態に移るようにスイッチを制御する。
　図１１は、正極に係る３値ドライバー１８ａの回路構成をより詳細に示す図である。なお、負極に係る３値ドライバー１８ｂの回路構成は、３値ドライバー１８ａと同様である。
　図１１に示すように、スイッチＳＷ１は、ｐＭＯＳトランジスター（以下、「ＦＥＴ１」という。）により構成されている。また、スイッチＳＷ２は、ｎＭＯＳトランジスター（以下、「ＦＥＴ２」という。）により構成されている。
　また、スイッチＳＷ３は、電源電圧ＶＭの電源に接続されたｐＭＯＳトランジスター（以下、「ＦＥＴ３」という。）、及び、このＦＥＴ３に接続されたｎＭＯＳトランジスター（以下、「ＦＥＴ４」という。）により構成されている。すなわち、図２（Ａ）と図１１との比較により明らかなとおり、３値ドライバー１８ａは、２値のＤ級ドライバーに、中間レベルを駆動するためのＦＥＴ３、及び、ＦＥＴ４を追加した回路構成となっている。
　ここで、３値ドライバー１８ａの出力電圧Ｖｏｕｔは、電源電圧ＶＬからＶＨの範囲で変化し、ＶＭ＜Ｖｏｕｔとなる場合も、ＶＭ＞Ｖｏｕｔとなる場合もある。このため、両方の場合に確実に、スイッチＳＷ３をオン／オフできる電圧制御スイッチを構成する必要がある。これを踏まえ、スイッチＳＷ３については、ｐＭＯＳトランジスターたるＦＥＴ３と、ｎＭＯＳトランジスターたるＦＥＴ４とを組み合わせて構成している。すなわち、１つのＭＯＳトランジスターでは、片方のバイアス条件でしかオフ状態を実現できないことを踏まえ、スイッチＳＷ３を、２つの向きの違う（順方向バイアスの向きの違う）ＭＯＳトランジスターを組み合わせて構成している。これにより、ＶＭ＜Ｖｏｕｔであっても、ＶＭ＞Ｖｏｕｔであっても、スイッチＳＷ３のオン／オフを確実に実行可能である。
　図１２は、スイッチ制御回路２２に対する入力と、３値ドライバー１８ａの出力との関係で、ＦＥＴ１、２、３、及び、４の動作を示すタイミングチャートである。
　図１２に示すように、スイッチ制御回路２２は、入力が値「１」を示している場合、ＦＥＴ１のみをオン状態にし、これにより、Ｈｉｇｈの信号が出力される。また、スイッチ制御回路２２は、入力が値「－１」を示している場合、ＦＥＴ２のみをオン状態にし、これにより、Ｌｏｗの信号が出力される。また、スイッチ制御回路２２は、入力が値「０」を示している場合、ＦＥＴ３及びＦＥＴ４をオン状態にするようにゲート電圧を制御する。これにより、Ｍｉｄｄｌｅの信号が出力される。
　また、図１２に示すように、各ＭＯＳトランジスターの切替え時に、全てのＭＯＳトランジスターがオフされた状態（ハイインピーダンス状態）のデッドタイムＤＴが設けられており、これにより、各ＭＯＳトランジスターが同時にオンとなり貫通電流が流れることが防止されている。
　なお、図１１、１２は、図８のスイッチＳＷ１をｐＭＯＳトランジスターで構成し、スイッチＳＷ２をｎＭＯＳトランジスターで構成し、スイッチＳＷ３をｐＭＯＳトランジスターとｎＭＯＳトランジスターの組合せで構成した場合の回路構成の１例を示している。しかしながら、回路構成は、これに限る必要はなく、図８の基本構成を具体化できる回路構成であれば任意に設計することが可能である。
　例えば、通常の２値ドライバーでよく使用される、ｎＭＯＳ／ｎＭＯＳの回路構成でスイッチＳＷ１、２を構成することも可能であり、ＭＯＳトランジスターの代わりに他の素子を利用したものも可能である。スイッチＳＷ３の構成も双方向のスイッチとしての目的を達成できる回路であるならば、図１１の例に限る必要はない。
　さて、デジタルアンプ１は、正極に係る３値ドライバー１８ａと、負極に係る３値ドライバー１８ｂの差動出力により３値の出力を実現している。
　図１３は、３値ドライバー１８ａ、１８ｂの差動出力との関係で、これらドライバーのそれぞれの出力の状態を示すタイミングチャートであり、（Ａ）は３値ドライバー１８ａの出力を、（Ｂ）は３値ドライバー１８ｂの出力を、（Ｃ）はこれらドライバーの差動出力を、それぞれ示している。（Ｄ）は、差動出力に係るコモンモードを示している。
　以下、図１３を用いて、デジタルアンプ１による３値の出力について詳述する。
　図１３（Ａ）、及び、図１３（Ｂ）に示すように、３値ドライバー１８ａ、１８ｂから出力される３値の信号は、互いに反転した関係となっている。これは、図７を用いて説明したように、正極に係る３値ドライバー１８ａ、及び、負極に係る３値ドライバー１８ｂのそれぞれに、同じタイミングで、コード変換回路１７から互いに反転した３値を示す信号が入力される構成により実現されるものである。
　図１３（Ａ）、（Ｂ）に示すように、３値ドライバー１８ａの出力に同期して、３値ドライバー１８ｂの出力が行なわれる。そして、３値ドライバー１８ａの出力がＨｉｇｈの場合、対応する３値ドライバー１８ｂの出力は、Ｈｉｇｈが反転したＬｏｗであり、逆に、３値ドライバー１８ａの出力がＬｏｗの場合、対応する３値ドライバー１８ｂの出力は、Ｌｏｗが反転したＨｉｇｈである。また、３値ドライバー１８ａの出力がＭｉｄｄｌｅの場合は、３値ドライバー１８ｂの出力もＭｉｄｄｌｅである。
　そして、図１３（Ｃ）に示すように、３値ドライバー１８ａ、１８ｂの差動出力によって実現される３値のそれぞれを、値「１」、値「０」、及び、値「－１」と表現するとすると、正極に係る３値ドライバー１８ａの出力がＨｉｇｈであり、対応する負極に係る３値ドライバー１８ｂの出力がＬｏｗの場合、値「１」の出力が行なわれる。また、正極に係る３値ドライバー１８ａの出力がＬｏｗであり、対応する負極に係る３値ドライバー１８ｂの出力がＨｉｇｈの場合、値「－１」の出力が行なわれる。また、３値ドライバー１８ａ、１８ｂの双方の出力がＭｉｄｄｌｅの場合、値「０」の出力が行なわれる。
　以上のように、本実施形態では、正極に係る３値ドライバー１８ａ（正極に係る信号出力回路）、及び、負極に係る３値ドライバー１８ｂ（負極に係る信号出力回路）のそれぞれが、互いに反転した３値の信号出力を行い、正極と負極との差動出力により、３値の出力を実現している。
　３値ドライバー１８ａ、１８ｂの出力は、ローパスフィルター１９を介してスピーカー本体１１のコイルに差動出力される。コイルに対する差動出力に伴って、コイルが巻き回されたボビンが駆動し、ボビンに支持された振動板が振動し、音声が出力される。
　さて、本実施形態では、単体で３値の出力が可能な３値ドライバー１８ａ、１８ｂを備えることでノイズ輻射の原因となるコモンモードを抑圧し出力させない３値出力のデジタルアンプ１を実現している。すなわち、ノイズの発生要因自体を抑えることでシールド等のノイズ対策コストを軽減し、輻射に対する規制の厳しい車載環境でのオーディオ再生に適した、低消費の３値出力のデジタルアンプを実現している。
　詳述すると、本実施形態に係るデジタルアンプ１のように、正極に係る３値ドライバー１８ａの出力と、当該出力と反転した負極に係る３値ドライバー１８ｂの出力との差動出力により、３値の出力を実現する構成の場合、図１１（Ｄ）に示すように、理想的な状態では、コモンモードは０となる。これにより、コモンモードノイズが抑制されている。
　図１４、及び、図１５は、本実施形態に係るデジタルアンプ１で１ｋＨｚの正弦波を再生時のオーディオ信号帯域近傍の信号成分の波形とスペクトルの１例を図示している。
　図１４は、理想的な３値ドライバーを仮定した場合であり、図１５は各３値ドライバーの性能バラツキを考慮した場合である。
　図１４、及び、図１５において、（Ａ）は正極の３値ドライバー１８ａの出力の波形を示し、（Ｂ）は負極の３値ドライバー１８ｂの出力の波形を示し、（Ｃ）は各３値ドライバー単体の出力（ローパスフィルター通過後）の波形を示し、（Ｄ）は各３値ドライバーの差動出力の波形、及び、コモンモードノイズに係る波形を示している。また、（Ｅ）は３値ドライバー単体の出力のスペクトルを示す図であり、（Ｆ）は、各３値ドライバーの差動出力のスペクトル、及び、コモンモードノイズに係るスペクトルを示す図である。
　図１４に示すように、本実施形態によれば、原理上、各々の正極、負極の３値ドライバー１８ａ、１８ｂは完全なオーディオ信号を含んでおり、３値ドライバー出力単体でのＳ／Ｎがよいことがわかる。ノイズ成分はノイズシェーピングされておりオーディオ帯域ではレベルが非常に小さいことがわかる。さらに、本実施形態に係る回路構成では、正極、負極の３値ドライバーは互いに反転した出力となっているため、原理的には全信号帯域においてコモンモードは「０」（直流成分は除く）となる。以上により、コモンモードノイズが抑制されている。
　また、図１５に示すように、現実的には、３値ドライバー単体の歪みや、各３値ドライバーの性能差異などによって理想的な出力との差異が生じてしまうため、コモンモードノイズが完全に０にはならない。しかしながら中間電位を出力し、バランス動作ができるようにすることで、従来技術に比較してノイズレベルを十分に小さくできる。
　例えば、３値の駆動回路にＭＯＳトランジスターを採用した場合に、ＭＯＳトランジスターのゲートの性能に依存してコモンモードノイズを悪化させる要因としては、正負のパルス振幅の差異、パルスエッジにおける立ち上がりと立下りの特性差異、デッドタイムＤＴに起因するノイズなどが考えられるが、いずれも３値ドライバー性能の改善により、理想的な３駆動の波形に近づけることで、コモンモードの発生を抑える改善が可能である。電源電圧ＶＬ、ＶＭ、及び、ＶＨを正確に供給し、ハイサイドとローサイドのＭＯＳトランジスター（ＦＥＴ１とＦＥＴ２）のオン抵抗の差異の最小化、及びＭＯＳトランジスターや配線等を含めたオン抵抗を小さくすることで、中間レベルを中心とした正と負の信号振幅の差異を小さくとどめた設計が可能である。パルスエッジにおける立ち上がりと立下りの特性差異やデッドタイムＤＴの影響については、高速なデバイスを使用することなどで、パルス波形に対する相対的な影響度を小さくすることが可能である。
　以上説明したように、本実施形態に係るデジタルアンプ１は、正極に係る３値ドライバー１８ａ（正極に係る信号出力回路）、及び、負極に係る３値ドライバー１８ｂ（負極に係る信号出力回路）のそれぞれが、互いに反転した３値の信号出力を行い、正極と負極との差動出力により、３値の出力を実行する。
　この構成によれば、上述したように、３値を出力するデジタルアンプＱ１と比較し、コモンモードに係るノイズの低減を実現可能である。
　また、本実施形態に係るデジタルアンプ１は、前段の回路であるコード変換回路１７から、３値を示す信号が、正極に係る３値ドライバー１８ｂに入力されると共に、当該３値を示す信号が、分岐され、反転されて、負極に係る３値ドライバー１８ｂに入力される。そして、３値ドライバー１８ａ、１８ｂのそれぞれは、それぞれの入力に基づいて互いに反転した３値の信号出力を行なう。
　この構成によれば、正極、負極に係る３値ドライバー１８ａ、１８ｂから出力される３値の信号について、適切に互いに反転した関係とすることができる。
　また、本実施形態に係るデジタルアンプ１では、正極、負極の３値ドライバー１８ａ、１８ｂのそれぞれは、３種の電位の出力を持つ電源と、各電源に接続された３つのスイッチＳＷ１、ＳＷ２、及び、ＳＷ３と、入力に基づいて、各スイッチＳＷ１、ＳＷ２、及び、ＳＷ３を駆動するスイッチ制御回路２２と、を備え、スイッチ制御回路２２による各スイッチＳＷ１、ＳＷ２、及び、ＳＷ３の切替えにより、３値の信号出力を実行する。
　これによれば、各電源の電位の差を利用して、３値ドライバー１８ａ、１８ｂによる３値の信号出力を適切に実現できる。
　なお、上述した実施の形態は、あくまでも本発明の一態様を示すものであり、本発明の範囲内で任意に変形および応用が可能である。
　本実施形態に係るデジタルアンプ１は、車載スピーカーや、オーディオ装置に搭載されるスピーカー、その他の汎用のスピーカー等、デジタルスピーカーに広く適用可能である。
　１　デジタルアンプ
　１０　デジタルスピーカー
　１７　コード変換回路（前段の回路）
　１８ａ　３値ドライバー（正極に係る信号出力回路）
　１８ｂ　３値ドライバー（負極に係る信号出力回路）
　２０　　反転回路
　２２　　スイッチ制御回路
　ＳＷ１、ＳＷ２、ＳＷ３　スイッチ

Claims (10)

  1. 　正極に係る信号出力回路、及び、負極に係る信号出力回路のそれぞれが、互いに反転した３値の信号出力を行い、
    　正極と負極との差動出力により、３値の出力を実行することを特徴とするデジタルアンプ。
  2. 　前段の回路から、３値を示す信号が、前記正極に係る信号出力回路に入力されると共に、当該３値を示す信号が、分岐され、反転されて、前記負極に係る信号出力回路に入力され、
    　前記正極に係る信号出力回路、及び、前記負極に係る信号出力回路のそれぞれは、それぞれの入力に基づいて互いに反転した３値の信号出力を行なうことを特徴とする請求項１に記載のデジタルアンプ。
  3. 　前記正極に係る信号出力回路、及び、前記負極に係る信号出力回路のそれぞれは、
    　３種の電位の出力を持つ電源と、各電源に接続された３つのスイッチと、前記前段の回路からの入力に基づいて、各前記スイッチを駆動するスイッチ制御回路と、を備え、前記スイッチ制御回路による各前記スイッチの切替えにより、３値の信号出力を実行することを特徴とする請求項２に記載のデジタルアンプ。
  4. 　前記スイッチ制御回路による３つの前記スイッチの切替え時に、いずれの前記スイッチもオフとなる期間を設けたことを特徴とする請求項３に記載のデジタルアンプ。
  5. 　正極に係る信号出力回路、及び、負極に係る信号出力回路のそれぞれは、互いに反転した信号出力を行ない、正極と負極との差動出力により、３値の出力を実行することを特徴とする３値信号出力方法。
  6. 　前段の回路から、３値を示す信号が、前記正極に係る信号出力回路に入力されると共に、当該３値を示す信号が、分岐され、反転されて、前記負極に係る信号出力回路に入力され、
    　前記正極に係る信号出力回路、及び、前記負極に係る信号出力回路のそれぞれは、それぞれの入力に基づいて互いに反転した３値の信号出力を行なうことを特徴とする請求項５に記載の３値信号出力方法。
  7. 　前記正極に係る信号出力回路、及び、前記負極に係る信号出力回路のそれぞれは、
    　３種の電位の出力を持つ電源と、各前記電源に接続された３つのスイッチと、前記前段の回路からの入力に基づいて、各前記スイッチを駆動するスイッチ制御回路と、を備えており、前記スイッチ制御回路による各前記スイッチの駆動により、３値の信号出力を行なうことを特徴とする請求項６に記載の３値信号出力方法。
  8. 　前記スイッチ制御回路は、３つの前記スイッチの切替えに際し、いずれの前記スイッチもオフの状態とした後、切替えを実行することを特徴とする請求項７に記載の３値信号出力方法。
  9. 　多チャンネルに対応したスピーカーにおいて、
    　正極に係る信号出力回路、及び、負極に係る信号出力回路のそれぞれが、互いに反転した３値の信号出力を行い、正極と負極との差動出力により、３値の出力を実行するデジタルアンプを、チャンネルごとに有することを特徴とするスピーカー。
  10. 　チャンネルごとにコイルを有し、
    　１のチャンネルに対応する前記デジタルアンプが有する前記正極に係る信号出力回路の出力、及び、前記負極に係る信号出力回路の出力は、当該１のチャンネルに対応する前記コイルに作動出力されることを特徴とする請求項９に記載のスピーカー。
PCT/JP2014/050446 2013-02-28 2014-01-14 デジタルアンプ、３値信号出力方法、及び、スピーカー WO2014132683A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
EP14757018.8A EP2963813B1 (en) 2013-02-28 2014-01-14 Digital amplifier, three-value signal output method, and speaker
JP2015502797A JP5841293B2 (ja) 2013-02-28 2014-01-14 デジタルアンプ、３値信号出力方法、及び、スピーカー
US14/769,640 US9641937B2 (en) 2013-02-28 2014-01-14 Digital amplifier, three-value signal output method and speaker
CN201480010050.6A CN105264770B (zh) 2013-02-28 2014-01-14 音频装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-038694 2013-02-28
JP2013038694 2013-02-28

Publications (1)

Publication Number Publication Date
WO2014132683A1 true WO2014132683A1 (ja) 2014-09-04

Family

ID=51427957

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/050446 WO2014132683A1 (ja) 2013-02-28 2014-01-14 デジタルアンプ、３値信号出力方法、及び、スピーカー

Country Status (5)

Country Link
US (1) US9641937B2 (ja)
EP (1) EP2963813B1 (ja)
JP (1) JP5841293B2 (ja)
CN (1) CN105264770B (ja)
WO (1) WO2014132683A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107911779A (zh) * 2017-11-10 2018-04-13 佛山市柯博明珠数码电子有限公司 一种数字信号驱动的扬声器系统
US10686417B2 (en) 2014-10-20 2020-06-16 Cambridge Consultants Limited Radio frequency amplifier

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10638234B2 (en) * 2016-04-15 2020-04-28 Dai-Ichi Seiko Co., Ltd. Speaker system
KR102534861B1 (ko) 2016-12-23 2023-05-22 삼성전자주식회사 앰프 모듈 및 그 제어 방법
NL2023245B1 (en) * 2019-06-01 2020-12-11 Semiconductor Ideas To The Market Itom Bv Three level PWM Class D amplifier

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11112245A (ja) * 1997-09-29 1999-04-23 Sharp Corp ディジタルスイッチングアンプ
JP2000295049A (ja) * 1998-03-10 2000-10-20 Sharp Corp ディジタルスイッチングアンプ
JP2005303372A (ja) 2004-04-06 2005-10-27 Sharp Corp デジタルアンプ
JP2007036736A (ja) * 2005-07-27 2007-02-08 Sharp Corp デジタルスイッチングアンプ
WO2011074341A1 (ja) * 2009-12-16 2011-06-23 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ 音響システム

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4894621A (en) * 1988-06-13 1990-01-16 Westinghouse Electric Corp. Circuit for five level waveform synthesis
US5930370A (en) * 1995-09-07 1999-07-27 Rep Investment Limited Liability In-home theater surround sound speaker system
US6791404B1 (en) * 1999-07-01 2004-09-14 Broadcom Corporation Method and apparatus for efficient mixed signal processing in a digital amplifier
US20050078848A1 (en) 2003-10-09 2005-04-14 Audio Products International Corp. Power amplifier and method for split voice coil transducer or speaker
GB2409389B (en) * 2003-12-09 2005-10-05 Wolfson Ltd Signal processors and associated methods
CN2915032Y (zh) * 2006-05-20 2007-06-27 曹阳 记录人体以及非人体微小信号的直流数字放大器
US7605653B2 (en) * 2006-08-16 2009-10-20 Intrinsix Corporation Sigma-delta based class D audio power amplifier with high power efficiency
US7403069B2 (en) * 2006-09-20 2008-07-22 Analog Devices, Inc. Trifferential amplifier and trifferential amplifier system
JP2009049671A (ja) * 2007-08-20 2009-03-05 Rohm Co Ltd 出力制限回路、ｄ級パワーアンプ、音響機器
EP2309638A1 (en) * 2009-10-09 2011-04-13 Nxp B.V. Multi-level switching converter
SG171491A1 (en) * 2009-12-01 2011-06-29 Creative Tech Ltd Apparatus and method for amplification of audio content
US8466743B2 (en) 2010-04-27 2013-06-18 Broadcom Corporation Ground-referenced common-mode amplifier circuit and related method
CN103329431B (zh) 2010-10-27 2016-09-14 梅鲁斯音频有限公司 使用多电平脉冲宽度调制的音频放大器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11112245A (ja) * 1997-09-29 1999-04-23 Sharp Corp ディジタルスイッチングアンプ
JP2000295049A (ja) * 1998-03-10 2000-10-20 Sharp Corp ディジタルスイッチングアンプ
JP2005303372A (ja) 2004-04-06 2005-10-27 Sharp Corp デジタルアンプ
JP2007036736A (ja) * 2005-07-27 2007-02-08 Sharp Corp デジタルスイッチングアンプ
WO2011074341A1 (ja) * 2009-12-16 2011-06-23 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ 音響システム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10686417B2 (en) 2014-10-20 2020-06-16 Cambridge Consultants Limited Radio frequency amplifier
CN107911779A (zh) * 2017-11-10 2018-04-13 佛山市柯博明珠数码电子有限公司 一种数字信号驱动的扬声器系统

Also Published As

Publication number Publication date
EP2963813A4 (en) 2017-03-08
US9641937B2 (en) 2017-05-02
CN105264770A (zh) 2016-01-20
CN105264770B (zh) 2017-12-05
US20150382109A1 (en) 2015-12-31
JP5841293B2 (ja) 2016-01-13
JPWO2014132683A1 (ja) 2017-02-02
EP2963813A1 (en) 2016-01-06
EP2963813B1 (en) 2019-06-19

Similar Documents

Publication Publication Date Title
JP5841293B2 (ja) デジタルアンプ、３値信号出力方法、及び、スピーカー
JP4793294B2 (ja) デジタル入力型ｄ級増幅器
EP1716723B1 (en) Output stage for a hearing aid and method of driving output stage
KR100757714B1 (ko) 디급 증폭기
US20070132509A1 (en) Class d amplifier
US10063251B2 (en) Low-noise current-in class D amplifier with slew rate control mechanism
JP2005510107A (ja) 時分割多重ｐｗｍ増幅器
KR20130126528A (ko) 오디오 시스템 및 그 안에 클래스 ｄ 증폭기를 가지는 집적 회로 칩
US20170149403A1 (en) Class-d amplifier, audio processing apparatus and method of driving class-d amplifier
JP2006211523A (ja) デジタルスイッチング回路
US20160254793A1 (en) Clock and data drivers with enhanced transconductance and suppressed output common-mode
US11418153B2 (en) Amplifier circuits
JP7387391B2 (ja) オーディオ回路、それを用いた電子機器および車載オーディオシステム
US10367458B2 (en) Signal amplifier
JP2013093666A (ja) オーディオ信号処理回路およびそれを用いた電子機器
US8525716B2 (en) Isolation circuit for a digital-to-analog converter
US10938359B1 (en) Power amplifier and method of operating the power amplifier
JP4623286B2 (ja) デューティ調整回路
JP2005142983A (ja) 電力増幅回路
JP4835665B2 (ja) リンギング低減回路および該リンギング低減回路を備えた半導体集積回路
JP4222389B2 (ja) リンギング低減回路および該リンギング低減回路を備えた半導体集積回路
US11309853B1 (en) Common mode output voltage biasing in class-D audio amplifiers having selectable differential or dual single-ended operation
JP2004135016A (ja) オーディオ機器の出力ミュート回路
WO2023281791A1 (ja) 増幅回路
JP4865667B2 (ja) スピーカ用駆動装置及びスイッチングアンプ

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201480010050.6

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14757018

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2015502797

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14769640

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2014757018

Country of ref document: EP