JP2005303372A

JP2005303372A - デジタルアンプ

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Publication number: JP2005303372A
Application number: JP2004112430A
Authority: JP
Inventors: Hiroyuki Ishizaki; 宏幸石崎
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-04-06
Filing date: 2004-04-06
Publication date: 2005-10-27
Anticipated expiration: 2024-04-06
Also published as: JP4343011B2

Abstract

【課題】要求される信号品質および消費電力に対応して、最適な忠実度および消費電力を設定することができるデジタルアンプを実現する。
【解決手段】スイッチング増幅器１は、高い信号品質が要求される場合、出力トランジスタ５１〜５４を駆動するのにマルチプレクサ４１〜４４の切り替えによってＤフリップフロップ回路３５・３６を選択して使用する。これにより、出力トランジスタ５１〜５４のスイッチングタイミングを厳密に一致させ、忠実度の高い振幅増幅を行う。消費電力の抑制が要求される場合、出力トランジスタ５１〜５４を駆動するのにマルチプレクサ４１〜４４の切り替えによってバッファ３１・３３およびインバータ３２・３４を選択して使用する。これにより、１ビットラッチ用クロック信号出力端子１３の動作を停止させて、消費電力が少なくなる振幅増幅を行う。
【選択図】図１

Description

本発明は、ＰＤＭ（pulse Density Modulation）信号またはＰＷＭ（pulse Width Modulation）信号を用いて、音声信号などのデジタル信号のスイッチング増幅を行うデジタルアンプ（Ｄ級増幅器）に関するものである。

前記スイッチング増幅を行うデジタルアンプは、前記音声信号の再現が可能な高速なスイッチング素子が比較的容易に入手できるようになり、元来の電力効率の高さから、急速に使用されるようになってきている。

図６は、典型的な従来技術のデジタルアンプであるスイッチング増幅器１５０の電気的構成例を示すブロック図である。このスイッチング増幅器１５０では、ΔΣ変調ブロック１０１は、図示しないΔΣ変換回路を備えており、アナログ入力信号、マルチビットデジタル入力信号、または１ビット入力信号から、１系列の２値信号である１ビット正相信号ｂを作成して、１ビット正相出力端子１０２から出力する例を示しているけれども、スイッチング素子の駆動用のデジタル信号は、ＰＷＭ信号であってもよいことは、言うまでもない。

電源端子５１２に接続される高電位側の電源ラインとＧＮＤラインとの間には、Ｎチャネルの出力トランジスタ５０１・５０３からなる直列回路と、Ｎチャネルの出力トランジスタ５０２・５０４からなる直列回路とからなるＨ型ブリッジ回路であるフルブリッジ回路が接続される。前記ΔΣ変調ブロック１０１の１ビット正相出力端子１０２から出力される正相の１ビット信号は、バッファ３０１を介して前記出力トランジスタ５０１のゲートに与えられるとともに、バッファ３０３を介して前記出力トランジスタ５０４のゲートに与えられる。バッファ３０１は上側バッファ、バッファ３０３は下側バッファである。またインバータ３０２を介して前記出力トランジスタ５０２のゲートに与えられるとともに、インバータ３０４を介して前記出力トランジスタ５０３のゲートに与えられる。インバータ３０２は上側バッファ、インバータ３０４は下側バッファである。こうして、出力トランジスタ５０１・５０３と出力トランジスタ５０２・５０４とが相反動作でスイッチングを行うことになる。

前記出力トランジスタ５０１・５０３の接続点は逆相の出力端となり、コイル５０６およびコンデンサ５０８からなるローパスフィルタを介して逆相出力端子５１０に接続され、前記出力トランジスタ５０２・５０４の接続点は正相の出力端となり、コイル５０５およびコンデンサ５０７からなるローパスフィルタを介して正相出力端子５０９に接続される。前記出力端子５０９・５１０間には、スピ−カなどの負荷５１１が接続される。前記ΔΣ変調ブロック１０１や図示しない電源回路などの該スイッチング増幅器１５０内の各回路は、制御マイコン２０１によって制御信号線１０４を介して制御されている。

図７は、上述のように構成されるスイッチング増幅器１５０の動作を説明するための波形図である。図７のＡに示す１ビット正相信号ｂは、バッファ３０１・３０３において、図７のＢ、Ｃに示すようにそれぞれの立ち上がりおよび立ち下がりタイミングが僅かに異なるように、ある時間だけ遅延され、出力トランジスタ５０１・５０４のゲートに与えられる。同様に、１ビット正相信号ｂは、インバータ３０２・３０４において、図７のＤ、Ｅに示すようにそれぞれの立ち上がりおよび立ち下がりタイミングが僅かに異なるように、ある時間だけ遅延され、出力トランジスタ５０２・５０３のゲートに与えられる。

従って、出力トランジスタ５０１・５０３は図７のＦ、Ｉで示すスイッチング動作を行い、出力トランジスタ５０２・５０４は図７のＨ、Ｇで示すスイッチング動作を行い、相互に僅かに異なったタイミングで相反動作を行い、正相出力と逆相出力とにより、負荷５１１をプッシュプル駆動する。このスイッチング増幅器１５０を用いれば、１ビット信号の再生にあたって、デジタル／アナログ変換を行うことなく、コイル５０５・５０６とコンデンサ５０７・５０８とからなるローパスフィルタによって高周波信号を除去するだけの単純なプロセスで、元のアナログ信号を再現することができる。

しかしながら、このスイッチング増幅器１５０では、フルブリッジ回路の出力トランジスタ５０１〜５０４を駆動する信号は１ビット正相信号ｂにのみ依存し、図７のＢ〜Ｅで説明したように立ち上がりおよび立ち下がりのタイミングが互いにずれることにより１ビット信号が微妙に時間的に揺らぐと、
1)Ｓ／Ｎ比、歪率、セパレーション、周波数特性といったオーディオ性能、すなわち信号品質も変動する。
2)電源ライン間に直列に接続されるハイ側の出力トランジスタ５０１・５０２とロー側の出力トランジスタ５０３・５０４とのスイッチタイミングも揺らぐので前記電源ライン間を短絡する貫通電流が流れ、消費電力が大きくかつ変動する
という問題がある。

そこで、このような不具合を解消するための他の従来技術は、図８のスイッチング増幅器２５０で示される。このスイッチング増幅器２５０において、前述のスイッチング増幅器１５０に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このスイッチング増幅器２５０では、ΔΣ変調ブロック１０１にクロック出力端子１０３を備え、これから出力されるクロック信号を用いるＤフリップフロップ回路３０５・３０６が設けられていることである。Ｄフリップフロップ回路はＤ（ディレイ）端子、ＣＫ（クロック入力）端子、Ｑ（正相出力）端子、ＱＢ（逆相出力）端子を備え、クロック信号の立ち上がりエッジでＤ（データ入力）端子の信号をＱ（正相出力）端子は正転出力、ＱＢ（逆相出力）端子は反転出力する。これによりスイッチタイミングはより正確になる。
特開２００２−２４６８５２号公報（公開日：平成１４年８月３０日公開）

しかしながら、上述のような不具合を解消するための図８の従来技術では、Ｄフリップフロップ回路を動作させるための上記クロック信号が必要となる。低消費電力化が要望される携帯機器でクロック信号を発生させると、その回路自体での貫通電流の増加により、消費電力が増加してしまうという問題が生じる。

本発明の目的は、上記従来の問題に鑑みなされたものであり、その目的は、要求される信号品質および消費電力に対応して、最適な忠実度および消費電力を設定することができるデジタルアンプを実現することにある。

本発明のデジタルアンプは、上記課題を解決するために、信号を２値によって表現する２値信号を出力する２値信号出力手段と、前記２値信号をスイッチング増幅するスイッチング増幅手段と、前記スイッチング増幅手段の各プッシュプル動作回路に対して、前記２値信号出力手段から出力され高電位側または低電位側のスイッチング素子に入力される前記２値信号を正相信号として、また、前記正相信号が入力されるスイッチング素子と逆極性電位側のスイッチング素子に入力される前記２値信号を逆相信号として、前記スイッチング増幅手段に入力する正相信号逆相信号生成手段と、を備えるデジタルアンプにおいて、前記正相信号逆相信号生成手段は少なくとも第１の正相信号逆相信号生成手段および第２の正相信号逆相信号生成手段を備え、前記２値信号を前記第１の正相信号逆相信号生成手段によって前記正相信号または前記逆相信号として前記スイッチング増幅手段に入力するか、前記第２の正相信号逆相信号生成手段によって前記正相信号または前記逆相信号として前記スイッチング増幅手段に入力するかを切り替える切替手段を備え、前記第１の正相信号逆相信号生成手段は、前記２値信号出力手段から出力される前記２値信号を入力信号とするＤフリップフロップ回路を含み、前記第２の正相信号逆相信号生成手段は、前記２値信号出力手段から出力される前記２値信号を入力信号とするバッファおよびインバータの対を含むことを特徴としている。

上記の発明によれば、正相信号逆相信号生成手段は第１の正相信号逆相信号生成手段および第２の正相信号逆相信号生成手段を備えているので、所望とする信号品質および消費電力に対応して、第１の正相信号逆相信号生成手段を選択してＤフリップフロップ回路を使用することによりスイッチング増幅手段を駆動するか、第２の正相信号逆相信号生成手段を選択してバッファおよびインバータを使用することによりスイッチング増幅手段を駆動するかを切り替える。

高い信号品質が要求される場合、第１の正相信号逆相信号生成手段を選択し、Ｄフリップフロップ回路にクロック信号を入力する。クロック信号を発生させるために消費電力が増加するけれども、各スイッチング素子のスイッチングタイミングを厳密に一致させ、忠実度の高い振幅増幅を行う。

これに対して、消費電力の抑制が要求される場合、第２の正相信号逆相信号生成手段を選択し、Ｄフリップフロップ回路にクロック信号を入力する動作を停止させる。これにより消費電力の削減をはかり、各スイッチング素子のスイッチングタイミングの一致に対して多少の厳密さを犠牲にし、消費電力が少なくなる振幅増幅を行う。

以上により、要求される信号品質および消費電力に対応して、最適な忠実度および消費電力を設定することができるデジタルアンプを実現することができるという効果を奏する。

本発明のデジタルアンプは、上記課題を解決するために、前記スイッチング増幅手段は、前記２値信号をスイッチング増幅して平衡出力するフルブリッジ回路を備えていることを特徴としている。

上記の発明によれば、正相出力端子の電位と逆相出力端子の電位との差の電圧を負荷に印加するデジタルアンプにおいて、要求される信号品質および消費電力に対応して、最適な忠実度および消費電力を設定することができるという効果を奏する。

本発明のデジタルアンプは、上記課題を解決するために、前記切替手段は、前記スイッチング手段の各スイッチング素子の入力に対して、前記第１の正相信号逆相信号生成手段から出力される前記２値信号と、前記第２の正相信号逆相信号生成手段から出力される前記２値信号とのいずれかを制御信号に従って選択して出力するマルチプレクサを含んでいることを特徴としている。

上記の発明によれば、マルチプレクサを各スイッチング素子の入力に対して設けることにより、第１の正相信号逆相信号生成手段と第２の正相信号逆相信号生成手段とのいずれによって２値信号を各スイッチング素子に入力するかを容易に切り替えることができるという効果を奏する。

本発明のデジタルアンプは、以上のように、前記正相信号逆相信号生成手段は少なくとも第１の正相信号逆相信号生成手段および第２の正相信号逆相信号生成手段を備え、前記２値信号を前記第１の正相信号逆相信号生成手段によって前記正相信号または前記逆相信号として前記スイッチング増幅手段に入力するか、前記第２の正相信号逆相信号生成手段によって前記正相信号または前記逆相信号として前記スイッチング増幅手段に入力するかを切り替える切替手段を備え、前記第１の正相信号逆相信号生成手段は、前記２値信号出力手段から出力される前記２値信号を入力信号とするＤフリップフロップ回路を含み、前記第２の正相信号逆相信号生成手段は、前記２値信号出力手段から出力される前記２値信号を入力信号とするバッファおよびインバータの対を含む。

それゆえ、要求される信号品質および消費電力に対応して、最適な忠実度および消費電力を設定することができるデジタルアンプを実現することができるという効果を奏する。

本発明の実施の一形態について、図１ないし図５に基づいて説明すれば、以下のとおりである。

図１は、本発明の実施の一形態のデジタルアンプであるスイッチング増幅器１の電気的構成例を示すブロック図である。

スイッチング増幅器１は、ΔΣ変調ブロック１１、マイコン２１、バッファ３１・３３、インバータ３２・３４、Ｄフリップフロップ回路３５・３６、マルチプレクサ４１・４２・４３・４４、出力トランジスタ５１・５２・５３・５４、コイル５５・５６、コンデンサ５７・５８、正相出力端子５９、逆相出力端子６０、および電源端子６１を備えている。

ΔΣ変調ブロック（２値信号出力手段）１１は、図示しないΔΣ変換回路を備えており、オーディオ信号としてのアナログ入力信号、マルチビットデジタル入力信号、または１ビット入力信号から、信号を２値によって表現する１系列の２値信号である１ビット正相信号ｂを作成して１ビット正相出力端子１２から出力する。この１ビット正相信号ｂは、出力トランジスタ５１〜５４の駆動用のデジタル信号となる。また、ΔΣ変調ブロック１１は、１ビットラッチ用クロック信号出力端子１３からクロック信号ｃを出力する。なお、出力トランジスタ５１〜５４の駆動用のデジタル信号がＰＷＭ信号であってもよいことは、言うまでもない。

マイコン２１は、制御信号線１４を介してΔΣ変調ブロック１１や図示しない電源回路などの該スイッチング増幅器１内の各回路を制御する。その１つとして、ΔΣ変調ブロック１１の１ビットラッチ用クロック信号出力端子１３からクロック信号ｃを出力させたり、出力停止させたりする切り替え制御を行う。また、マイコン２１は、同期／非同期切替端子２２から、マルチプレクサ４１〜４４の制御信号となる同期／非同期切替信号ｅを出力する。

バッファ３１・３３は、１ビット正相信号ｂを入力信号とし、論理的にその非反転信号となる正相信号を出力する。バッファ３１は上側バッファ、バッファ３３は下側バッファである。インバータ３２・３４は、１ビット正相信号ｂを入力信号とし、論理的にその反転信号となる逆相信号を出力する。インバータ３２は上側インバータ、インバータ３４は下側インバータである。バッファ３１とインバータ３４とは対をなし、プッシュプル動作を行う出力トランジスタ５１・５３に対して設けられている。バッファ３３とインバータ３２とは対をなし、プッシュプル動作を行う出力トランジスタ５２・５４に対して設けられている。

Ｄフリップフロップ回路３５・３６は、１ビット正相信号ｂを入力信号とし、Ｑ端子から論理的にその非反転信号となる正相信号を、ＱＢ端子から論理的にその反転信号となる逆相信号をそれぞれ出力する。Ｄフリップフロップ回路３５・３６のクロック端子には、ΔΣ変調ブロック１１の１ビットラッチ用クロック信号出力端子１３から出力されるクロック信号ｃが入力される。

バッファ３１・３３、インバータ３２・３４、およびＤフリップフロップ回路３５・３６は正相信号逆相信号生成手段を構成している。また、Ｄフリップフロップ回路３５・３６は第１の正相信号逆相信号生成手段を、バッファ３１・３３およびインバータ３２・３４は第２の正相信号逆相信号生成手段を、それぞれ構成している。

マルチプレクサ４１〜４４は、入力端子Ａ・Ｂ、出力端子Ｙ、および制御端子Ｓを有する２入力のマルチプレクサである。マルチプレクサ４１〜４４のそれぞれの制御端子Ｓには、マイコン２１の同期／非同期切替え端子２２から出力される制御信号である同期／非同期切替信号ｅが入力される。マルチプレクサ４１〜４４はこの同期／非同期切替信号ｅに従って、出力する信号を選択する。同期／非同期切替信号ｅがＬであるときには入力端子Ａに入力される信号を選択して出力端子Ｙから出力し、同期／非同期切替信号ｅがＨであるときには入力端子Ｂに入力される信号を選択して出力端子Ｙから出力する。

マルチプレクサ４１は出力トランジスタ５１に対して設けられており、入力端子Ａにバッファ３１の出力信号が入力され、入力端子ＢにＤフリップフロップ回路３５のＱ出力が入力される。マルチプレクサ４２は出力トランジスタ５２に対して設けられており、入力端子Ａにインバータ３２の出力信号が入力され、入力端子ＢにＤフリップフロップ回路３５のＱＢ出力が入力される。マルチプレクサ４３は出力トランジスタ５４に対して設けられており、入力端子Ａにバッファ３３の出力信号が入力され、入力端子ＢにＤフリップフロップ回路３６のＱ出力が入力される。マルチプレクサ４４は出力トランジスタ５３に対して設けられており、入力端子Ａにインバータ３４の出力信号が入力され、入力端子ＢにＤフリップフロップ回路３６のＱＢ出力が入力される。

従って、同期／非同期切替信号ｅがＬであるときには、２値信号がバッファ３１・３３およびインバータ３２・３４によって出力トランジスタ５１〜５４に入力され、同期／非同期切替信号ｅがＨであるときには、２値信号がＤフリップフロップ回路３５・３６によって出力トランジスタ５１〜５４に入力されるように入力経路の切り替えが行われる。このように、マイコン２１およびマルチプレクサ４１〜４４は切替手段を構成している。また、マイコン２１が制御する、ΔΣ変調ブロック１１の１ビットラッチ用クロック信号出力端子１３からクロック信号ｃを出力するタイミングを、Ｈの同期／非同期切替信号ｅに合わせ、クロック信号ｃを出力停止するタイミングを、Ｌの同期／非同期切替信号ｅに合わせる。

４つの出力トランジスタ（スイッチング素子）５１〜５４は全てＮチャネル型ＭＯＳＦＥＴである。出力トランジスタ５１と出力トランジスタ５３とは、出力トランジスタ５１が高電位側、出力トランジスタ５３が低電位側となるように直列に接続されてプッシュプル動作回路を構成している。出力トランジスタ５２と出力トランジスタ５４とは、出力トランジスタ５２が高電位側、出力トランジスタ５４が低電位側となるように直列に接続されてプッシュプル動作回路を構成している。

出力トランジスタ５１のゲートにはマルチプレクサ４１の出力信号が入力され、出力トランジスタ５２のゲートにはマルチプレクサ４２の出力信号が入力され、出力トランジスタ５３のゲートにはマルチプレクサ４４の出力信号が入力され、出力トランジスタ５４のゲートにはマルチプレクサ４３の出力信号が入力される。マルチプレクサ４１〜４４の出力信号は、出力トランジスタ５１〜５４の駆動信号であり、スイッチング増幅の対象となる信号である。出力トランジスタ５１・５４のゲートには前記正相信号が入力され、これらの逆極性電位側の出力トランジスタ５３・５２のゲートには前記逆相信号が入力されることになる。このように、マルチプレクサを各出力トランジスタの入力に対して設けることにより、Ｄフリップフロップ回路３５・３６とバッファ３１・３３およびインバータ３２・３４とのいずれによって２値信号を各出力トランジスタに入力するかを容易に切り替えることができる。

出力トランジスタ５１と出力トランジスタ５３とで構成されるプッシュプル動作回路と、出力トランジスタ５２と出力トランジスタ５４とで構成されるプッシュプル動作回路とは、Ｈ型ブリッジ回路であるフルブリッジ回路を構成している。このフルブリッジ回路の高電位側は電源端子６１に接続され、低電位側はＧＮＤに接続されている。出力トランジスタ５１と出力トランジスタ５２とのＯＮ／ＯＦＦ状態が逆になるように、また、出力トランジスタ５３と出力トランジスタ５４とのＯＮ／ＯＦＦ状態が逆になるように、相反動作を行う。そして、出力トランジスタ５２と出力トランジスタ５４との接続点Ｍと、出力トランジスタ５１と出力トランジスタ５３との接続点Ｎとから平衡出力を行う。接続点Ｍからは電源端子６１の電位とＧＮＤの電位とからなる正相出力信号が、接続点Ｎからは電源端子６１の電位とＧＮＤの電位とからなる逆相出力信号が、それぞれ出力される。各出力信号は、出力トランジスタ５１〜５４のゲートに入力される信号が、電源端子６１の電位とＧＮＤの電位とでスイッチング増幅された信号となる。このように、出力トランジスタ５１〜５４はスイッチング増幅手段を構成している。

コイル５５とコンデンサ５７とはローパスフィルタを構成しており、上記接続点Ｍから出力される正相出力信号をアナログ信号に変換する。コイル５５の一端は接続点Ｍに接続され、他端は正相出力端子５９に接続されている。コンデンサ５７の一端はコイル５５の上記他端に接続され、他端はＧＮＤに接続されている。コイル５６とコンデンサ５８とはローパスフィルタを構成しており、上記接続点Ｎから出力される逆相出力信号をアナログ信号に変換する。コイル５６の一端は接続点Ｎに接続され、他端は逆相出力端子６０に接続されている。コンデンサ５８の一端はコイル５６の上記他端に接続され、他端はＧＮＤに接続されている。

正相出力端子５９と逆相出力端子６０との間には、スピーカやヘッドホンなどのような電気音響変換器からなる負荷７１が接続される。正相出力端子５９の電位と逆相出力端子６０の電位との差の電圧が負荷７１に印加されて負荷７１に電流が流れ、オーディオ信号の再生が行われる。このようにして負荷７１は、正相出力端子５９および逆相出力端子６０から出力される正負両極性の信号によってプッシュプル駆動される。

以上の構成のスイッチング増幅器１において、まず同期／非同期切替信号ｅがＬのときの動作について説明する。このときマルチプレクサ４１〜４４の制御端子Ｓへの入力はＬであり、各マルチプレクサは入力端子Ａに入力される信号を選択して出力端子Ｙに出力する。図２はこのとき選択された側の回路だけを抜き出した回路図であり、図３はこのときの各部の状態を示したタイミングチャートである。つまり、１ビット正相信号ｂはバッファ３１・３３およびインバータ３２・３４に入力され、それぞれの出力がトランジスタ５１〜５４のゲートに出力される。このときクロック信号ｃは不必要であるため、マイコン２１からの制御信号により停止させている。このため、各バッファおよびインバータの伝播遅延時間の多少の差により出力トランジスタ５１〜５４のスイッチングタイミングが多少ばらつくが、クロック信号ｃが必要でないため、クロック信号ｃを発生させる回路で貫通電流などの動作電流のために消費される電力が不要となる。従って、少なくとも１ビットラッチ用クロック信号出力端子１３の動作を停止させる。

次に、同期／非同期切替信号ｅがＨのときの動作について説明する。このときマルチプレクサ４１〜４４の制御端子Ｓへの入力はＨであり、各マルチプレクサは入力端子Ｂに入力される信号を選択して出力端子Ｙに出力する。図４はこのとき選択された側の回路だけ抜き出した回路図であり、図５はこのときの各部の状態を示したタイミングチャートである。つまり、１ビット正相信号ｂはＤフリップフロップ回路３５・３６のＤ端子に入力され、それぞれの出力がトランジスタ５１〜５４のゲートに出力される。このときクロック信号ｃが必要であるため、マイコン２１が制御信号により１ビットラッチ用クロック信号出力端子１３にクロック信号ｃの出力動作を行わせている。このため、Ｄフリップフロップ回路３５・３６のＱ端子およびＱＢ端子からはクロック信号ｃに同期して正確なタイミングで信号が出力され、出力トランジスタ５１〜５４のスイッチングタイミングは厳密に一致する。１ビットラッチ用クロック信号出力端子１３にクロック信号ｃの出力動作を行わせるので、クロック信号ｃを発生させる回路で貫通電流などの動作電流のために消費される電力が多少必要となる。

このような動作に基づき、スイッチング増幅器１では、所望とする信号品質および消費電力に対応して、Ｄフリップフロップ回路３５・３６を選択して使用することによりフルブリッジ回路を駆動するか、バッファ３１・３３およびインバータ３２・３４を選択して使用することによりフルブリッジ回路を駆動するかを切り替える。具体的には、高い信号品質が要求される場合、Ｄフリップフロップ回路３５・３６を選択し、１ビットラッチ用クロック信号出力端子１３からクロック信号ｃを出力する。クロック信号ｃを発生させるために消費電力が増加するけれども、出力トランジスタ５１〜５４のスイッチングタイミングを厳密に一致させ、忠実度の高い振幅増幅を行う。

これに対して、消費電力の抑制が要求される場合、バッファ３１・３３およびインバータ３２・３４を選択して使用し、１ビットラッチ用クロック信号出力端子１３の動作を停止させる。これにより、出力トランジスタ５１〜５４のスイッチングタイミングの一致に対して多少の厳密さを犠牲にし、消費電力が少なくなる振幅増幅を行う。

こうして、要求される信号品質および消費電力に対応して、最適な忠実度および消費電力を設定することができる。このスイッチング増幅器１は、たとえば携帯型のミニディスクプレーヤなどに使用されることを想定している。従って、前記マイコン２１は、高音質モードと低消費電力モードとのユーザ設定に対応して、すなわちユーザが高音質を希望するか、または電池や２次電池の長寿命化を希望するかによって、前記マルチプレクサ４１〜４４を切り替えるようにしてもよい。また、商用電源での使用時には高音質モードを選択し、前記電池駆動時には低消費電力モードを自動的に選択するようにしてもよい。また、デジタル信号の圧縮の程度に応答して、たとえば圧縮が、浅い標準モードの場合にはスイッチングタイミングのばらつきをゼロとする高音質モードに、深い長時間モードの場合にはある程度のスイッチングタイミングのばらつきを許容する低消費電力モードに切り替えるというように、自動設定するようにしてもよい。

このようにして、所望とする音質および消費電力に対応してマルチプレクサ４１〜４４を切り替えることにより、要求される音質および消費電力に対応することができる。

なお、本実施の形態ではスイッチング増幅手段をフルブリッジ回路で構成したが、これに限らず、ハーフブリッジ回路で構成することもできる。

本発明は、携帯型のオーディオ信号再生装置などに好適に適用することができる。

本発明の実施形態を示すものであり、デジタルアンプの構成を示す回路ブロック図である。図１に示すデジタルアンプにおいてバッファおよびインバータを選択したときに有効となる部分の回路図である。図１に示すデジタルアンプの低消費電力モード時の動作を説明するタイミングチャートである。図１に示すデジタルアンプにおいてＤフリップフロップ回路を選択したときに有効となる部分の回路図である。図１に示すデジタルアンプの高音質モード時の動作を説明するタイミングチャートである。第１の従来技術を示すものであり、デジタルアンプの構成を示す回路ブロック図である。図６に示すデジタルアンプの動作を説明するタイミングチャートである。第２の従来技術を示すものであり、デジタルアンプの構成を示す回路ブロック図である。

符号の説明

１スイッチング増幅器（デジタルアンプ）
１１ ΔΣ変調ブロック（２値信号出力手段）
１２１ビット正相出力端子
１３１ビットラッチ用クロック信号出力端子
２１マイコン
２２同期／非同期切替出力端子
３１、３３バッファ
３２、３４インバータ
３５、３６Ｄフリップフロップ回路
４１〜４４マルチプレクサ
５１〜５４出力トランジスタ（スイッチング素子）
５５、５６コイル
５７、５８コンデンサ
５９正相出力端子
６０逆相出力端子
７１負荷
６１電源端子
ｂ１ビット正相信号（２値信号）
ｃクロック信号
ｅ同期／非同期切替信号（制御信号）

Claims

信号を２値によって表現する２値信号を出力する２値信号出力手段と、
前記２値信号をスイッチング増幅するスイッチング増幅手段と、
前記スイッチング増幅手段の各プッシュプル動作回路に対して、前記２値信号出力手段から出力され高電位側または低電位側のスイッチング素子に入力される前記２値信号を正相信号として、また、前記正相信号が入力されるスイッチング素子と逆極性電位側のスイッチング素子に入力される前記２値信号を逆相信号として、前記スイッチング増幅手段に入力する正相信号逆相信号生成手段と、
を備えるデジタルアンプにおいて、
前記正相信号逆相信号生成手段は少なくとも第１の正相信号逆相信号生成手段および第２の正相信号逆相信号生成手段を備え、
前記２値信号を前記第１の正相信号逆相信号生成手段によって前記正相信号または前記逆相信号として前記スイッチング増幅手段に入力するか、前記第２の正相信号逆相信号生成手段によって前記正相信号または前記逆相信号として前記スイッチング増幅手段に入力するかを切り替える切替手段を備え、
前記第１の正相信号逆相信号生成手段は、前記２値信号出力手段から出力される前記２値信号を入力信号とするＤフリップフロップ回路を含み、
前記第２の正相信号逆相信号生成手段は、前記２値信号出力手段から出力される前記２値信号を入力信号とするバッファおよびインバータの対を含むことを特徴とするデジタルアンプ。
前記スイッチング増幅手段は、前記２値信号をスイッチング増幅して平衡出力するフルブリッジ回路を備えていることを特徴とする請求項１に記載のデジタルアンプ。
前記切替手段は、前記スイッチング手段の各スイッチング素子の入力に対して、前記第１の正相信号逆相信号生成手段から出力される前記２値信号と、前記第２の正相信号逆相信号生成手段から出力される前記２値信号とのいずれかを制御信号に従って選択して出力するマルチプレクサを含んでいることを特徴とする請求項１または２に記載のデジタルアンプ。