JP2004363699A - デジタルアンプおよび音声信号再生装置ならびにデジタルアンプの駆動方法 - Google Patents
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Abstract
【解決手段】1ビット信号の経路に遅延回路T1,T2およびマルチプレクサM1,M2を設け、制御マイコン4は、前記マルチプレクサM1,M2を制御し、高音質モードではΔΣ変調ブロック12からの1ビット信号を直接出力させて上側の出力トランジスタQ1,Q3と下側の出力トランジスタQ2,Q4とのスイッチングタイミングを厳密に一致させ、低消費電力モードでは前記遅延回路T1,T2を介して出力させ、デッドタイムを設ける。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、PDM(pulse Density Modulation)信号またはPWM(pulse Width Modulation)信号を用いて、音声信号などのデジタル信号のスイッチング増幅を行うデジタルアンプ(D級増幅器)およびそれを搭載する音声信号再生装置ならびにデジタルアンプの駆動方法に関する。
【0002】
【従来の技術】
前記スイッチング増幅を行うデジタルアンプは、前記音声信号の再現が可能な高速なスイッチング素子が比較的容易に入手できるようになり、元来の電力効率の高さから、急速に使用されるようになってきている。
【0003】
図2は、典型的な従来技術のデジタルアンプであるスイッチング増幅器1の電気的構成例を示すブロック図である。このスイッチング増幅器1では、ΔΣ変調ブロック2は、図示しないΔΣ変換回路を備えており、アナログ入力、マルチビットデジタル入力または1ビット信号から、先ず1系列の2値信号を作成し、さらに発生した2値信号を基に2系列の1ビット信号(正相信号と逆相信号)を生成して、それぞれを1ビット出力端子p11,p12から出力する例を示しているけれども、スイッチング素子の駆動用のデジタル信号は、PWM信号であってもよいことは、言うまでもない。
【0004】
電源端子e1に接続される高電圧V1の電源ラインとGNDラインとの間には、Nチャネルの出力トランジスタq1,q2から成る直列回路と、Nチャネルの出力トランジスタq3,q4から成る直列回路とから成るHブリッジ回路が接続される。前記ΔΣ変調ブロック2の正相出力端子p11から出力される正相の1ビット信号は、バッファb11を介して前記出力トランジスタq1のゲートに与えられるとともに、バッファb12を介して前記出力トランジスタq4のゲートに与えられる。これに対して、前記ΔΣ変調ブロック2の逆相出力端子p12から出力される逆相の1ビット信号は、バッファb21を介して前記出力トランジスタq3のゲートに与えられるとともに、バッファb22を介して前記出力トランジスタq2のゲートに与えられる。こうして、出力トランジスタq1,q4と出力トランジスタq3,q2とが相反動作でスイッチングを行うことになる。
【0005】
前記出力トランジスタq1,q2の接続点は逆相の出力端となり、コイルl2およびコンデンサc2から成るローパスフィルタf2を介して逆相の出力端子p22に接続され、前記出力トランジスタq3,q4の接続点は正相の出力端となり、コイルl1およびコンデンサc1から成るローパスフィルタf1を介して正相の出力端子p21に接続される。前記出力端子p21,p22間には、スピ−カなどの負荷3が接続される。前記ΔΣ変調ブロック2や図示しない電源回路などの該スイッチング増幅器1内の各回路は、制御マイコン4によって制御されている。
【0006】
図3は、上述のように構成されるスイッチング増幅器1の動作を説明するための波形図である。図3(a)で示す1ビット信号の正相出力は、バッファb11,b12において、図3(b)で示すように、立ち上がりおよび立ち下がりタイミングが略同じ時間だけ遅延され、出力トランジスタq1,q4のゲートに与えられる。同様に、図3(c)で示す1ビット信号の逆相出力は、バッファb21,b22において、図3(d)で示すように、立ち上がりおよび立ち下がりタイミングが略同じ時間だけ遅延され、出力トランジスタq2,q3のゲートに与えられる。
【0007】
したがって、出力トランジスタq1,q4は図3(e)で示すスイッチング動作を行い、出力トランジスタq2,q3は図3(f)で示すスイッチング動作を行い、相互に等しいタイミングで、相反動作を行い、正相出力と逆相出力との間で、負荷3をプッシュプル駆動する。このスイッチング増幅器1を用いれば、1ビット信号の再生にあたって、デジタル/アナログ変換を行うことなく、コイルl1,l2とコンデンサc1,c2とから成るローパスフィルタf1,f2によって高周波信号を除去するだけの単純なプロセスで、元のアナログ信号を再現することができる。
【0008】
しかしながら、このスイッチング増幅器1では、電源ライン間に直列に接続されるハイ側の出力トランジスタq1,q3とロー側の出力トランジスタq2,q4とのスイッチタイミングが略一致しているので、一方がオンからオフに遷移する期間に、他方はオフからオンに遷移し、その遷移期間に、両者が共にオンしている期間が生じ、前記電源ライン間を短絡する貫通電流が流れ、消費電力が大きいという問題がある。
【0009】
そこで、このような不具合を解消するための他の従来技術は、図4のスイッチング増幅器11で示される。このスイッチング増幅器11において、前述のスイッチング増幅器1に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このスイッチング増幅器11では、正相出力および逆相出力のラインに、それぞれ遅延回路t1,t2が設けられていることである。遅延回路t1は、前記ラインに直列に介在される抵抗r1と、積分コンデンサc11と、立ち下がり用のスルーダイオードd1とを備えて構成される。同様に、遅延回路t2も、抵抗r2と、積分コンデンサc12と、スルーダイオードd2とを備えて構成される。
【0010】
したがって、このスイッチング増幅器11の動作は、図5のようになる。前記図3(a)と同様の図5(a)で示す1ビット信号の正相出力は、前記遅延回路t1において、図5(b)で示すように、スルーダイオードd1によって速やかに立ち下がるけれども、立ち上がりは抵抗r1および積分コンデンサc11の積分動作によって緩やかになる。この正相出力をバッファb11,b12で波形整形すると、図5(c)で示すように、立ち下がりタイミングは前記図3(b)と同じであるけれども、立ち上がりタイミングが大きく遅延された波形となり、出力トランジスタq1,q4のゲートに与えられる。
【0011】
同様に、前記図3(c)と同様の図5(d)で示す1ビット信号の逆相出力は、前記遅延回路t2において、図5(e)で示すように、スルーダイオードd2によって速やかに立ち下がるけれども、立ち上がりは抵抗r2および積分コンデンサc12の積分動作によって緩やかになる。この正相出力をバッファb21,b22で波形整形すると、図5(f)で示すように、立ち下がりタイミングは前記図3(d)と同じであるけれども、立ち上がりタイミングが大きく遅延された波形となり、出力トランジスタq2,q3のゲートに与えられる。
【0012】
したがって、出力トランジスタq1,q4は図5(g)で示すスイッチング動作を行い、出力トランジスタq2,q3は図5(h)で示すスイッチング動作を行い、オンしている側の出力トランジスタのオフ動作が完了した後、オフしていた側の出力トランジスタのオン動作が開始される。これによって、前記電源ライン間に直列に接続される出力トランジスタq1とq2および出力トランジスタq3とq4において、共にオフしている期間が設定され、前記貫通電流が抑制され、消費電力が低減される。
【0013】
なお、本発明に関連する他の先行技術として、特開平11−177408号公報が存在するが、説明の都合上、後述する。
【0014】
【特許文献1】
特開平11−177408号公報(公開日:平成11年7月2日)
【0015】
【発明が解決しようとする課題】
しかしながら、上述の従来技術では、前記貫通電流の抑制による消費電力の低減効果は期待できるものの、所望とする再生音響を目指してΔΣ変調ブロック2にて作成された1ビット信号に対して、スイッチングに時間差が生じることになり、音質が劣化するという問題がある。
【0016】
本発明の目的は、要求される信号品質および消費電力に対応して、最適な忠実度および貫通電流に設定することができるデジタルアンプおよび音声信号再生装置ならびにデジタルアンプの駆動方法を提供することである。
【0017】
【課題を解決するための手段】
本発明のデジタルアンプは、直列に接続された2つのスイッチング素子が電源ライン間に接続されて成るブリッジ回路を備え、増幅すべきデジタル信号の正相成分および逆相成分によって前記2つのスイッチング素子を相反駆動することで、スイッチング素子間の2つの接続点から振幅増幅されたデジタル信号を出力するようにしたデジタルアンプにおいて、前記増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方の信号ラインに設けられ、スイッチタイミングを遅延することで、貫通電流を抑制するタイミング調整回路と、前記タイミング調整回路の遅延時間を制御する遅延制御回路とを含むことを特徴とする。
【0018】
上記の構成によれば、音声信号等のデジタル信号の振幅増幅を行うにあたって、たとえば4つのスイッチング素子から成るフルブリッジ構成のブリッジ回路を用い、正負両極性の信号によって負荷をプッシュプル駆動するようにしたデジタルアンプにおいて、タイミング調整回路を設けて、増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方の信号によるスイッチタイミングを遅延することで、直列に接続された2つのスイッチング素子間にデッドタイムを設定し、それらを流れる貫通電流を抑制可能にする。
【0019】
そして、さらに遅延制御回路を設け、所望とする信号品質および消費電力に対応して、前記タイミング調整回路の遅延時間を制御する。具体的には、高い信号品質が要求される程、前記遅延時間を小さくし、たとえば最も高い信号品質が要求される場合には、前記遅延時間をゼロとして、前記貫通電流が発生するけれども、正相成分で駆動されるスイッチング素子と逆相成分で駆動されるスイッチング素子との切換わりタイミングを厳密に一致させ、忠実度の高い振幅増幅を行う。これに対して、消費電力の抑制が要求される程、前記遅延時間を大きくし、前記忠実度は損なわれるけれども、前記貫通電流を抑える。
【0020】
こうして、要求される信号品質および消費電力に対応して、最適な忠実度および貫通電流に設定することができる。なお、前記遅延時間の設定には、前記信号品質および消費電力以外にも、他のパラメータがさらに追加されてもよい。
【0021】
また、本発明のデジタルアンプでは、前記デジタル信号は1ビット音声信号であり、前記遅延制御回路は、高音質モードと低消費電力モードとで前記遅延時間を切換えることを特徴とする。
【0022】
上記の構成によれば、前記所望とする音質および消費電力に対応して、遅延制御回路は、遅延時間を、高音質モードではゼロに、低消費電力モードでは予め定める時間に切換える。その切換えは、ユーザが使用状況(前記モード)を判断して行ってもよい。または、前記デジタル信号の圧縮の程度に応答して、たとえば前記圧縮が、浅い標準モードの場合にはゼロに、深い長時間モードの場合には予め定める時間に切換えるというように、遅延制御回路が自動設定するようにしてもよい。
【0023】
さらにまた、本発明の音声信号再生装置は、前記のデジタルアンプを搭載することを特徴とする。
【0024】
上記の構成によれば、音声信号を増幅するデジタルアンプには高い忠実度が要求され、また電池や2次電池で駆動されるポータブル型の音声信号再生装置には低消費電力(電池の長寿命)化が要求されるので、たとえば商用交流で駆動されるときには前記遅延時間がゼロの高音質モードとし、電池や2次電池で駆動されるときには前記遅延時間を設定する低消費電力モードとするように、前記遅延時間の切換えを好適に実施することができる。
【0025】
また、本発明のデジタルアンプの駆動方法は、直列に接続された2つのスイッチング素子が電源ライン間に接続されて成るブリッジ回路を備え、増幅すべきデジタル信号の正相成分および逆相成分によって前記2つのスイッチング素子を相反駆動することで、スイッチング素子間の2つの接続点から振幅増幅されたデジタル信号を出力するようにしたデジタルアンプの駆動方法において、前記増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方のスイッチタイミングを、所望とする信号品質および消費電力に対応した時間だけ遅延することを特徴とする。
【0026】
上記の構成によれば、音声信号等のデジタル信号の振幅増幅を行うにあたって、たとえば4つのスイッチング素子から成るフルブリッジ構成のブリッジ回路を用い、正負両極性の信号によって負荷をプッシュプル駆動するようにしたデジタルアンプを駆動するにあたって、増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方の信号によるスイッチタイミングを遅延することで、直列に接続された2つのスイッチング素子間にデッドタイムを設定し、それらを流れる貫通電流を抑制可能にする。
【0027】
そして、さらに所望とする信号品質および消費電力に対応して、遅延時間を制御する。具体的には、高い信号品質が要求される程、前記遅延時間を小さくし、たとえば最も高い信号品質が要求される場合には、前記遅延時間をゼロとして、前記貫通電流が発生するけれども、正相成分で駆動されるスイッチング素子と逆相成分で駆動されるスイッチング素子との切換わりタイミングを厳密に一致させ、忠実度の高い振幅増幅を行う。これに対して、消費電力の抑制が要求される程、前記遅延時間を大きくし、前記忠実度は損なわれるけれども、前記貫通電流を抑える。
【0028】
こうして、要求される信号品質および消費電力に対応して、最適な忠実度および貫通電流に設定することができる。なお、前記遅延時間の設定には、前記信号品質および消費電力以外にも、他のパラメータがさらに追加されてもよい。
【0029】
【発明の実施の形態】
本発明の実施の一形態について、図1ならびに前記図3および図5に基づいて説明すれば、以下のとおりである。
【0030】
図1は、本発明の実施の一形態のデジタルアンプであるスイッチング増幅器21の電気的構成例を示すブロック図である。このスイッチング増幅器21では、ΔΣ変調ブロック22は、図示しないΔΣ変換回路を備えており、アナログ入力、マルチビットデジタル入力または1ビット信号から、先ず1系列の2値信号を作成し、さらに発生した2値信号を基に2系列の1ビット信号(正相信号と逆相信号)を生成して、それぞれを1ビット出力端子P11,P12から出力する例を示しているけれども、スイッチング素子の駆動用のデジタル信号は、PWM信号であってもよいことは、言うまでもない。
【0031】
電源端子E1に接続される高電圧V1の電源ラインとGNDラインとの間には、Nチャネルの出力トランジスタQ1,Q2から成る直列回路と、Nチャネルの出力トランジスタQ3,Q4から成る直列回路とから成るHブリッジ回路が接続される。前記出力トランジスタQ1,Q4は、前記ΔΣ変調ブロック22の正相出力端子P11から出力される正相の1ビット信号に応答して、バッファB11,B12によって、それぞれのゲートが駆動される。また、前記出力トランジスタQ3,Q2は、前記ΔΣ変調ブロック22の逆相出力端子P12から出力される逆相の1ビット信号に応答して、バッファB21,B22によって、それぞれのゲートが駆動される。こうして、出力トランジスタQ1,Q4と出力トランジスタQ3,Q2とが相反動作でスイッチングを行うことになる。
【0032】
前記出力トランジスタQ1,Q2の接続点は逆相の出力端となり、コイルL2およびコンデンサC2から成るローパスフィルタF2を介して逆相の出力端子P22に接続され、前記出力トランジスタQ3,Q4の接続点は正相の出力端となり、コイルL1およびコンデンサC1から成るローパスフィルタF1を介して正相の出力端子P21に接続される。前記出力端子P21,P22間には、スピーカやヘッドホンのような電気音響変換器から成る負荷23が接続される。前記ΔΣ変調ブロック22や図示しない電源回路などの該スイッチング増幅器21内の各回路は、制御マイコン24によって制御されている。
【0033】
以上の構成は、前述の図2で示すスイッチング増幅器1と同様である。注目すべきは、このスイッチング増幅器21では、前記図4で示すスイッチング増幅器11と同様に、正相出力および逆相出力のラインに、それぞれ遅延回路T1,T2が設けられているとともに、その出力を波形整形するバッファB31,B32と、前記ΔΣ変調ブロック22からの直接の出力と、前記バッファB21,B22からの出力とを切換えて、前記バッファB11,B12;B21,B22に与えるマルチプレクサM1,M2が設けられていることである。マルチプレクサM1,M2は、前記制御マイコン24の制御出力端子P3からの遅延切換え信号に応答して、後述するように前記バッファB11,B12;B21,B22に与える入力を切換え、スイッチタイミングを切換える。
【0034】
前記遅延回路T1は、前記ΔΣ変調ブロック22の正相信号の出力端子P11からのラインに直列に介在される抵抗R1と、積分コンデンサC11と、立ち下がり用のスルーダイオードD1とを備えて構成される。同様に、遅延回路T2も、抵抗R2と、積分コンデンサC12と、スルーダイオードD2とを備えて構成される。
【0035】
次に、前述の図3および図5を用いて、このスイッチング増幅器21の動作を説明する。このスイッチング増幅器21では、マルチプレクサM1,M2は、出力Yから、前記遅延切換え信号が、ハイレベルである場合には入力端BへのΔΣ変調ブロック22からの直接の出力を出力し、ローレベルである場合には入力端Aへの前記遅延回路T1,T2およびバッファB31,B32を介する出力を出力する。
【0036】
したがって、前記遅延切換え信号がハイレベルである場合には、前記図3で示す動作となり、ハイ側の出力トランジスタQ1,Q3とロー側の出力トランジスタQ2,Q4との切換わりタイミングが厳密に一致する。これに対して、前記遅延切換え信号がローレベルである場合には、前記図5で示す動作となり、オフする側の出力トランジスタが確実にオフした後に、オンする側の出力トランジスタのオン動作が開始され、共にオフしているデッドタイムが形成される。
【0037】
すなわち、前記遅延切換え信号がハイレベルである場合には、図3(a)で示す1ビット信号の正相出力は、バッファB11,B12において、図3(b)で示すように、立ち上がりおよび立ち下がりタイミングが略同じ時間だけ遅延され、出力トランジスタQ1,Q4のゲートに与えられる。同様に、図3(c)で示す1ビット信号の逆相出力は、バッファB21,B22において、図3(d)で示すように、立ち上がりおよび立ち下がりタイミングが略同じ時間だけ遅延され、出力トランジスタQ2,Q3のゲートに与えられる。
【0038】
したがって、出力トランジスタQ1,Q4は図3(e)で示すスイッチング動作を行い、出力トランジスタQ2,Q3は図3(f)で示すスイッチング動作を行い、相互に等しいタイミングで、相反動作を行い、正相出力と逆相出力との間で、負荷23をプッシュプル駆動する。これによって、スイッチング素子との切換わりタイミングを厳密に一致させ、忠実度の高い高音質な振幅増幅を行うことができる。
【0039】
一方、前記遅延切換え信号がローレベルである場合には、前記図3(a)と同様の図5(a)で示す1ビット信号の正相出力は、前記遅延回路T1において、図5(b)で示すように、スルーダイオードD1によって速やかに立ち下がるけれども、立ち上がりは抵抗R1および積分コンデンサC11の積分動作によって緩やかになる。この正相出力をバッファB31で波形整形し、バッファB11,B12を介して出力すると、図5(c)で示すように、立ち下がりタイミングは前記図3(b)と同じであるけれども、立ち上がりタイミングが大きく遅延された波形となり、出力トランジスタQ1,Q4のゲートに与えられる。
【0040】
同様に、前記図3(c)と同様の図5(d)で示す1ビット信号の逆相出力は、前記遅延回路T2において、図5(e)で示すように、スルーダイオードD2によって速やかに立ち下がるけれども、立ち上がりは抵抗R2および積分コンデンサC12の積分動作によって緩やかになる。この正相出力をバッファB32で波形整形し、バッファB11,B12を介して出力すると、図5(f)で示すように、立ち下がりタイミングは前記図3(d)と同じであるけれども、立ち上がりタイミングが大きく遅延された波形となり、出力トランジスタQ2,Q3のゲートに与えられる。
【0041】
したがって、出力トランジスタQ1,Q4は図5(g)で示すスイッチング動作を行い、出力トランジスタQ2,Q3は図5(h)で示すスイッチング動作を行い、上述のようにオンしている側の出力トランジスタのオフ動作が完了した後、オフしていた側の出力トランジスタのオン動作が開始される。これによって、前記電源ライン間に直列に接続される出力トランジスタQ1とQ2および出力トランジスタQ3とQ4において、共にオフしている前記デッドタイムが設定され、前記貫通電流が抑制され、消費電力が低減される。
【0042】
このスイッチング増幅器21は、たとえば携帯型のミニディスクプレーヤなどを想定している。したがって、前記制御マイコン24は、高音質モードと低消費電力モードとのユーザ設定に対応して、すなわちユーザが高音質を希望するか、または電池や2次電池の長寿命化を希望するかによって、前記マルチプレクサM1,M2を切換えるようにしてもよい。または、商用電源での使用時には高音質モードを選択し、前記電池駆動時には低消費電力モードを自動的に選択するようにしてもよい。
【0043】
さらにまた、前記デジタル信号の圧縮の程度に応答して、自動的にモード切換えを行うようにしてもよい。具体的には、前記ΔΣ変調ブロック22に入力されるデジタル信号がミニディスクからの信号である場合、ATRACによる圧縮が浅い標準モードの場合には前記高音質モードに、ATRAC−3による圧縮が深い長時間モードの場合には前記低消費電力モードに切換えるようにすればよい。また、遅延時間も、前記抵抗R1,R2と、積分コンデンサC1,C2との少なくとも一方を可変とすることで、任意の段階に調整可能とされてもよい。
【0044】
このようにして、所望とする音質および消費電力に対応してマルチプレクサM1,M2を切換えることで、要求される音質および消費電力に対応することができる。なお、前記遅延時間の設定には、前記音質および消費電力以外にも、他のパラメータ、たとえば前記商用電源に接続されているか否かや、音量などのパラメータがさらに追加されてもよい。
【0045】
なお、前記特開平11−177408号公報には、CMOSインバータを構成する2つのトランジスタにそれぞれ直列にもう1つのトランジスタを接続する、いわゆるクロックトインバータのような構成を複数段シリーズ接続し、2段前または後の出力によって前記もう1つのトランジスタを制御することによって前記貫通電流を抑えることが示されている。しかしながら、本発明のようなスイッチング増幅器では、そのようなもう1つのトランジスタでの消費電力が問題になり、好ましくない。
【0046】
【発明の効果】
本発明のデジタルアンプは、以上のように、音声信号等のデジタル信号の振幅増幅を行うにあたって、たとえば4つのスイッチング素子から成るフルブリッジ構成のブリッジ回路を用い、正負両極性の信号によって負荷をプッシュプル駆動するようにしたデジタルアンプにおいて、タイミング調整回路を設けて、増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方の信号によるスイッチタイミングを遅延することで、直列に接続された2つのスイッチング素子間にデッドタイムを設定し、それらを流れる貫通電流を抑制可能にするとともに、さらに遅延制御回路を設け、所望とする信号品質および消費電力に対応して、前記タイミング調整回路の遅延時間を制御する。
【0047】
それゆえ、高い信号品質が要求される程、前記遅延時間を小さくし、たとえば最も高い信号品質が要求される場合には、前記遅延時間をゼロとして、前記貫通電流が発生するけれども、正相成分で駆動されるスイッチング素子と逆相成分で駆動されるスイッチング素子との切換わりタイミングを厳密に一致させ、忠実度の高い振幅増幅を行うことができ、これに対して消費電力の抑制が要求される程、前記遅延時間を大きくし、前記忠実度は損なわれるけれども、前記貫通電流を抑える。こうして、要求される信号品質および消費電力に対応して、最適な忠実度および貫通電流に設定することができる。
【0048】
また、本発明のデジタルアンプは、以上のように、前記デジタル信号を1ビット音声信号とし、前記遅延制御回路は、高音質モードと低消費電力モードとで前記遅延時間を切換える。
【0049】
それゆえ、前記所望とする音質および消費電力に対応して、遅延時間を切換えることができる。
【0050】
さらにまた、本発明の音声信号再生装置は、以上のように、前記のデジタルアンプを搭載する。
【0051】
それゆえ、たとえば商用交流で駆動されるときには前記遅延時間がゼロの高音質モードとし、電池や2次電池で駆動されるときには前記遅延時間を設定する低消費電力モードとするように、前記遅延時間の切換えを好適に実施することができる。
【0052】
また、本発明のデジタルアンプの駆動方法は、以上のように、音声信号等のデジタル信号の振幅増幅を行うにあたって、たとえば4つのスイッチング素子から成るフルブリッジ構成のブリッジ回路を用い、正負両極性の信号によって負荷をプッシュプル駆動するようにしたデジタルアンプを駆動するにあたって、増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方の信号によるスイッチタイミングを遅延することで、直列に接続された2つのスイッチング素子間にデッドタイムを設定し、それらを流れる貫通電流を抑制可能にするとともに所望とする信号品質および消費電力に対応して、遅延時間を制御する。
【0053】
それゆえ、高い信号品質が要求される程、前記遅延時間を小さくし、たとえば最も高い信号品質が要求される場合には、前記遅延時間をゼロとして、前記貫通電流が発生するけれども、正相成分で駆動されるスイッチング素子と逆相成分で駆動されるスイッチング素子との切換わりタイミングを厳密に一致させ、忠実度の高い振幅増幅を行うことができ、これに対して消費電力の抑制が要求される程、前記遅延時間を大きくし、前記忠実度は損なわれるけれども、前記貫通電流を抑える。こうして、要求される信号品質および消費電力に対応して、最適な忠実度および貫通電流に設定することができる。
【図面の簡単な説明】
【図1】本発明の実施の一形態のデジタルアンプであるスイッチング増幅器の電気的構成例を示すブロック図である。
【図2】典型的な従来技術のデジタルアンプであるスイッチング増幅器の電気的構成例を示すブロック図である。
【図3】図1で示すスイッチング増幅器における遅延時間を設定しない場合の動作および図2で示すスイッチング増幅器の動作を説明するための波形図である。
【図4】他の従来技術のデジタルアンプであるスイッチング増幅器の電気的構成例を示すブロック図である。
【図5】図1で示すスイッチング増幅器における遅延時間を設定した場合の動作および図4で示すスイッチング増幅器の動作を説明するための波形図である。
【符号の説明】
21 スイッチング増幅器(デジタルアンプ)
22 ΔΣ変調ブロック
23 負荷
24 制御マイコン(遅延制御回路)
B11,B12;B21,B22 バッファ
B31,B32 バッファ
C1,C2 コンデンサ
C11,C12 積分コンデンサ
D1,D2 スルーダイオード
F1,F2 ローパスフィルタ
L1,L2 コイル
M1,M2 マルチプレクサ(遅延制御回路)
Q1〜Q4 出力トランジスタ(スイッチング素子)
R1,R2 抵抗
T1,T2 遅延回路(タイミング調整回路)
Claims (4)
- 直列に接続された2つのスイッチング素子が電源ライン間に接続されて成るブリッジ回路を備え、増幅すべきデジタル信号の正相成分および逆相成分によって前記2つのスイッチング素子を相反駆動することで、スイッチング素子間の2つの接続点から振幅増幅されたデジタル信号を出力するようにしたデジタルアンプにおいて、
前記増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方の信号ラインに設けられ、スイッチタイミングを遅延することで、貫通電流を抑制するタイミング調整回路と、
前記タイミング調整回路の遅延時間を制御する遅延制御回路とを含むことを特徴とするデジタルアンプ。 - 前記デジタル信号は1ビット音声信号であり、前記遅延制御回路は、高音質モードと低消費電力モードとで前記遅延時間を切換えることを特徴とする請求項1記載のデジタルアンプ。
- 前記請求項1または2記載のデジタルアンプを搭載することを特徴とする音声信号再生装置。
- 直列に接続された2つのスイッチング素子が電源ライン間に接続されて成るブリッジ回路を備え、増幅すべきデジタル信号の正相成分および逆相成分によって前記2つのスイッチング素子を相反駆動することで、スイッチング素子間の2つの接続点から振幅増幅されたデジタル信号を出力するようにしたデジタルアンプの駆動方法において、
前記増幅すべきデジタル信号の正相成分または逆相成分の少なくとも一方のスイッチタイミングを、所望とする信号品質および消費電力に対応した時間だけ遅延することを特徴とするデジタルアンプの駆動方法。
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JP2003156781A JP2004363699A (ja) | 2003-06-02 | 2003-06-02 | デジタルアンプおよび音声信号再生装置ならびにデジタルアンプの駆動方法 |
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JP2009212902A (ja) * | 2008-03-05 | 2009-09-17 | Toyo Univ | 増幅器 |
US7957489B2 (en) | 2006-02-17 | 2011-06-07 | Canon Kabushiki Kaisha | Digital amplifier and television receiving apparatus |
WO2017154051A1 (ja) * | 2016-03-08 | 2017-09-14 | パナソニックIpマネジメント株式会社 | D級増幅器および音声再生装置 |
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2003
- 2003-06-02 JP JP2003156781A patent/JP2004363699A/ja active Pending
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