JPH1132488A - 電力制御回路及び電力制御方法 - Google Patents
電力制御回路及び電力制御方法Info
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- JPH1132488A JPH1132488A JP10113179A JP11317998A JPH1132488A JP H1132488 A JPH1132488 A JP H1132488A JP 10113179 A JP10113179 A JP 10113179A JP 11317998 A JP11317998 A JP 11317998A JP H1132488 A JPH1132488 A JP H1132488A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/326—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors
- H03M3/328—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither
- H03M3/3283—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither the dither being in the time domain
-
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
- H03M3/506—Details of the final digital/analogue conversion following the digital delta-sigma modulation the final digital/analogue converter being constituted by a pulse width modulator
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dc-Dc Converters (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【課題】 負荷への供給電力を制御する制御回路におい
て、高調波ノイズの発生を低減させる。 【解決手段】 本発明によるパルス幅変調器は、疑似乱
数発生器を備えており、疑似ランダムオフセット遅延６
０５をアクティブハイ・パルス６０７に導入する。ま
た、前段のデルタ・シグマ変調回路からのディジタル・
パルスをパルスカウンタによって累算し、各変調期間に
おけるデューティサイクルを求める。これが５０％を超
える場合（期間２）はこれをパルス・プロトコル・イン
バータによってプロトコルを反転させる。図６において
期間２におけるプロトコルがローアクティブ（６０９）
になるが、この例のように直前の期間（期間１：ハイア
クティブ）と現在の期間（期間２）でプロトコルが異な
る場合、オフセット遅延（６１１）をゼロ化する。これ
によって、波形６１５のように直前の期間の信号レベル
と整列するので、遷移数が減少する。
て、高調波ノイズの発生を低減させる。 【解決手段】 本発明によるパルス幅変調器は、疑似乱
数発生器を備えており、疑似ランダムオフセット遅延６
０５をアクティブハイ・パルス６０７に導入する。ま
た、前段のデルタ・シグマ変調回路からのディジタル・
パルスをパルスカウンタによって累算し、各変調期間に
おけるデューティサイクルを求める。これが５０％を超
える場合（期間２）はこれをパルス・プロトコル・イン
バータによってプロトコルを反転させる。図６において
期間２におけるプロトコルがローアクティブ（６０９）
になるが、この例のように直前の期間（期間１：ハイア
クティブ）と現在の期間（期間２）でプロトコルが異な
る場合、オフセット遅延（６１１）をゼロ化する。これ
によって、波形６１５のように直前の期間の信号レベル
と整列するので、遷移数が減少する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、負荷に結
合される信号を制御する電子回路に関するものであり、
とりわけ、入力段としてデルタ・シグマ変調器を用い
て、負荷に対する駆動信号を制御するデジタル・パルス
幅変調器に関するものである。
合される信号を制御する電子回路に関するものであり、
とりわけ、入力段としてデルタ・シグマ変調器を用い
て、負荷に対する駆動信号を制御するデジタル・パルス
幅変調器に関するものである。
【０００２】
【従来の技術】産業界では、長年にわたり、モータ、直
流／交流変換器、及び、他の多くの電力負荷に対する駆
動信号の供給及び制御に、パルス幅変調器（以下、「Ｐ
ＷＭ」と称する）を用いてきた。周知のように、方形波
のデューティ・サイクルを変化させるか、または、積分
することによって、所望の振幅の交流出力信号を発生す
ることが可能である。電力スイッチング素子における非
ゼロ・スイッチング時間のため、一般に、単位時間当た
りのデジタル遷移数によって、これらの素子を利用する
システムの熱電力消費が決まる。ＰＷＭ回路は一般に、
単位時間当たりの遷移数が固定されている。
流／交流変換器、及び、他の多くの電力負荷に対する駆
動信号の供給及び制御に、パルス幅変調器（以下、「Ｐ
ＷＭ」と称する）を用いてきた。周知のように、方形波
のデューティ・サイクルを変化させるか、または、積分
することによって、所望の振幅の交流出力信号を発生す
ることが可能である。電力スイッチング素子における非
ゼロ・スイッチング時間のため、一般に、単位時間当た
りのデジタル遷移数によって、これらの素子を利用する
システムの熱電力消費が決まる。ＰＷＭ回路は一般に、
単位時間当たりの遷移数が固定されている。
【０００３】従来からのＰＷＭ応用例では、三角または
鋸歯基準波形を用いて、入力アナログ信号（とりわけ、
調整信号かフィードバック信号か、またはそれら両方で
ある可能性がある）との比較を行う。この比較のディジ
タル結果がＰＷＭ出力である。一般に、こうしたアナロ
グ三角または鋸歯基準波形は、充電／放電ランプ・アッ
プ／ダウン回路として精密コンデンサ、抵抗器、及び、
電流源を利用することによって得られた。この回路を個
別に実現する分には問題ではないが、集積回路にこうし
た構成部品を備えようとすると、特にその集積回路がデ
ジタル動作に合わせて最適化されている場合、結果とし
て、制御が困難なものとなり、非線形挙動を示す可能性
のある部品となってしまう。
鋸歯基準波形を用いて、入力アナログ信号（とりわけ、
調整信号かフィードバック信号か、またはそれら両方で
ある可能性がある）との比較を行う。この比較のディジ
タル結果がＰＷＭ出力である。一般に、こうしたアナロ
グ三角または鋸歯基準波形は、充電／放電ランプ・アッ
プ／ダウン回路として精密コンデンサ、抵抗器、及び、
電流源を利用することによって得られた。この回路を個
別に実現する分には問題ではないが、集積回路にこうし
た構成部品を備えようとすると、特にその集積回路がデ
ジタル動作に合わせて最適化されている場合、結果とし
て、制御が困難なものとなり、非線形挙動を示す可能性
のある部品となってしまう。
【０００４】ＰＷＭ技術は比較的単純であり、問題とな
る周波数帯域内において入力信号とほぼ近似したＰＷＭ
出力信号を生成し、固定された単位時間当たりのデジタ
ル遷移数を有する。あいにく、従来のＰＷＭ技術の固定
された周波数という特性のために、かなりの量のスプリ
アス高調波ノイズ信号が生じ、この結果、他の電子回路
に対してかなりの電磁妨害をもたらす可能性が生じる。
る周波数帯域内において入力信号とほぼ近似したＰＷＭ
出力信号を生成し、固定された単位時間当たりのデジタ
ル遷移数を有する。あいにく、従来のＰＷＭ技術の固定
された周波数という特性のために、かなりの量のスプリ
アス高調波ノイズ信号が生じ、この結果、他の電子回路
に対してかなりの電磁妨害をもたらす可能性が生じる。
【０００５】高調波ノイズ問題の克服は以前から取り組
まれているが、ほとんどの方法は、ＰＷＭ基本周波数に
ディザを施すか、または、ＰＷＭ波形に余分な遷移を導
入して、スペクトルを調整することにより、高調波ノイ
ズを拡散するものである。しかし、このスペクトル調整
では、単位時間当たりのデジタル遷移数が固定されてい
るというＰＷＭの特徴が維持されない。
まれているが、ほとんどの方法は、ＰＷＭ基本周波数に
ディザを施すか、または、ＰＷＭ波形に余分な遷移を導
入して、スペクトルを調整することにより、高調波ノイ
ズを拡散するものである。しかし、このスペクトル調整
では、単位時間当たりのデジタル遷移数が固定されてい
るというＰＷＭの特徴が維持されない。
【０００６】デルタ・シグマ変調（ＤＳＭ）は、アナロ
グ・デジタル変換及びデジタル・アナログ変換において
広く利用されており、一般に、入力信号周波数より数倍
高い周波数でサンプリングされる。（デルタ・シグマ変
調は、シグマ・デルタ変調と呼ばれる場合もある。これ
らの用語は本明細書では同義であるものとする。）ＤＳ
Ｍには、スイッチング・クロックの周波数と比べて低い
周波数における量子化ノイズを大幅に低減させるように
して、量子化ノイズに整形を施すことができるという利
点がある。ＤＳＭ回路からの出力は、デジタル・パルス
・ストリームである。選択された有限期間が入力信号の
周期の少なくとも１／２である場合、前記有限期間にお
けるこれらのデジタル出力パルスの平均値を利用して入
力信号を表すことが可能である。ＤＳＭ技術のもう１つ
の利点は、集積回路の標準的なＣＭＯＳプロセスを利用
して、ＤＳＭ回路を形成することができるという点であ
る。これは、ＤＳＭ回路が通常コンデンサの絶対容量値
ではなく、正確な容量整合に依存するスイッチ・コンデ
ンサ回路として実施されるためである。ＤＳＭ回路の欠
点は、用いられるクロック周波数が、少なくとも入力信
号の周波数の１００倍にもなってしまうという点であ
る。この高周波数のＤＳＭクロックは、ＰＷＭよりも１
秒当たりの遷移数が多くなる。ＤＳＭ回路をより低いク
ロック周波数で動作させると、問題となる周波数帯域に
おける量子化ノイズがはるかに増大する。この量子化ノ
イズの増大及び１秒当たりの遷移数の増大のため、ＰＷ
Ｍ技術が利用可能な場合には、ＤＳＭの利用は促進され
なかった。
グ・デジタル変換及びデジタル・アナログ変換において
広く利用されており、一般に、入力信号周波数より数倍
高い周波数でサンプリングされる。（デルタ・シグマ変
調は、シグマ・デルタ変調と呼ばれる場合もある。これ
らの用語は本明細書では同義であるものとする。）ＤＳ
Ｍには、スイッチング・クロックの周波数と比べて低い
周波数における量子化ノイズを大幅に低減させるように
して、量子化ノイズに整形を施すことができるという利
点がある。ＤＳＭ回路からの出力は、デジタル・パルス
・ストリームである。選択された有限期間が入力信号の
周期の少なくとも１／２である場合、前記有限期間にお
けるこれらのデジタル出力パルスの平均値を利用して入
力信号を表すことが可能である。ＤＳＭ技術のもう１つ
の利点は、集積回路の標準的なＣＭＯＳプロセスを利用
して、ＤＳＭ回路を形成することができるという点であ
る。これは、ＤＳＭ回路が通常コンデンサの絶対容量値
ではなく、正確な容量整合に依存するスイッチ・コンデ
ンサ回路として実施されるためである。ＤＳＭ回路の欠
点は、用いられるクロック周波数が、少なくとも入力信
号の周波数の１００倍にもなってしまうという点であ
る。この高周波数のＤＳＭクロックは、ＰＷＭよりも１
秒当たりの遷移数が多くなる。ＤＳＭ回路をより低いク
ロック周波数で動作させると、問題となる周波数帯域に
おける量子化ノイズがはるかに増大する。この量子化ノ
イズの増大及び１秒当たりの遷移数の増大のため、ＰＷ
Ｍ技術が利用可能な場合には、ＤＳＭの利用は促進され
なかった。
【０００７】
【発明が解決しようとする課題】従って本発明は、高調
波ノイズの発生に関連した問題、及び、三角波または鋸
歯波アナログ信号を発生させなければならないという問
題を克服するために、ＰＷＭ及びＤＳＭ技術の独自の組
み合わせを実現することを目的とする。
波ノイズの発生に関連した問題、及び、三角波または鋸
歯波アナログ信号を発生させなければならないという問
題を克服するために、ＰＷＭ及びＤＳＭ技術の独自の組
み合わせを実現することを目的とする。
【０００８】
【課題を解決するための手段】負荷への供給電力を制御
する制御回路においてスプリアス電磁エネルギの発生を
低減させるための本発明による回路には、第１の信号を
受信して、その第１の信号を複数のデジタル・パルスで
表した第２の信号を発生するデルタ・シグマ変調器が用
いられる。デルタ・シグマ変調器にはパルス幅変調器が
結合され、該パルス幅変調器は第１の時間期間にわたっ
て前記第２の信号を累算してこれを第３の信号として負
荷へ出力する。第３の信号は第１のパルス振幅を備えて
おり、この第１のパルス振幅は第２の時間期間にわたっ
て持続する。
する制御回路においてスプリアス電磁エネルギの発生を
低減させるための本発明による回路には、第１の信号を
受信して、その第１の信号を複数のデジタル・パルスで
表した第２の信号を発生するデルタ・シグマ変調器が用
いられる。デルタ・シグマ変調器にはパルス幅変調器が
結合され、該パルス幅変調器は第１の時間期間にわたっ
て前記第２の信号を累算してこれを第３の信号として負
荷へ出力する。第３の信号は第１のパルス振幅を備えて
おり、この第１のパルス振幅は第２の時間期間にわたっ
て持続する。
【０００９】
【実施例】本明細書に開示の本発明は、高調波ノイズを
低減させるデルタ・シグマ・パルス幅変調器（ＤＳＰＷ
Ｍ）であり、デジタル集積回路技術において実施するの
に適している。
低減させるデルタ・シグマ・パルス幅変調器（ＤＳＰＷ
Ｍ）であり、デジタル集積回路技術において実施するの
に適している。
【００１０】まず図１を参照すると明らかなように、本
発明の最も単純な応用例は、制御回路１０３によって負
荷１０１に供給される電力の制御である。動作パラメー
タは、フィードバック・センサ１０４によって負荷１０
１からサンプリングされ、さらなる動作パラメータの制
御のために、制御回路１０３を介してフィードバックさ
れる。こうしたフィードバック信号は、組み合わせ回路
１０５において、外部調整で負荷の動作パラメータを修
正することのできる調整信号と組み合わせることが可能
である。望ましい実施態様の場合、負荷１０１は、制御
回路１０３によって動作パラメータを制御し調整しなけ
ればならない、従来からのＤＣモータである。このよう
な装置はサーボモータとみなすことができる。
発明の最も単純な応用例は、制御回路１０３によって負
荷１０１に供給される電力の制御である。動作パラメー
タは、フィードバック・センサ１０４によって負荷１０
１からサンプリングされ、さらなる動作パラメータの制
御のために、制御回路１０３を介してフィードバックさ
れる。こうしたフィードバック信号は、組み合わせ回路
１０５において、外部調整で負荷の動作パラメータを修
正することのできる調整信号と組み合わせることが可能
である。望ましい実施態様の場合、負荷１０１は、制御
回路１０３によって動作パラメータを制御し調整しなけ
ればならない、従来からのＤＣモータである。このよう
な装置はサーボモータとみなすことができる。
【００１１】図２には、デルタ・シグマ・パルス幅変調
器（ＤＳＰＷＭ）が示されている。制御回路１０３に対
する信号入力は、望ましい実施態様の場合、50KHzのカ
ットオフ周波数を備えている低域フィルタ２０３によっ
てデルタ・シグマ変調器２０１に結合される。このカッ
ト・オフ周波数に近いかまたはこれを超える信号は、Ｄ
ＳＭの動作を劣化させる可能性があるため、ＤＳＭ２０
１に結合することが許されない。ＤＳＭ２０１に続い
て、既定の時間期間にわたってＤＳＭ２０１の出力信号
を構成する複数のパルスを累算し、これを、負荷１０１
に供給するために有効なパルス幅に変調された出力パル
スに変換するパルス幅変調器２０５が接続されている。
集積回路で実施する場合、低域フィルタ２０３は、集積
回路チップの外部に配置される。回路の適正な同期をと
るために、デルタ・シグマ変調器２０１とパルス幅変調
器２０５の両方にクロック信号が加えられる。望ましい
実施態様の場合、クロック周波数は20MHzであり、これ
は所望のＰＷＭ周波数よりはるかに高い。ＰＷＭ周期調
整回路２０９が４ビット・バスによってパルス幅変調器
２０５に結合され、パルス幅変調器に４ビット２進コー
ドを入力することによってＰＷＭ周波数を選択する。ク
ロック周波数が20MHzの望ましい実施態様の場合、ＰＷ
Ｍ周波数は、156.25KHz〜9.7656KHzに調整することが可
能である。図２のブロック図では明らかではないが、パ
ルス幅変調器２０５は、パルスのディザリング及び組み
合わせによってスプリアス高調波ノイズの発生を低減さ
せる。
器（ＤＳＰＷＭ）が示されている。制御回路１０３に対
する信号入力は、望ましい実施態様の場合、50KHzのカ
ットオフ周波数を備えている低域フィルタ２０３によっ
てデルタ・シグマ変調器２０１に結合される。このカッ
ト・オフ周波数に近いかまたはこれを超える信号は、Ｄ
ＳＭの動作を劣化させる可能性があるため、ＤＳＭ２０
１に結合することが許されない。ＤＳＭ２０１に続い
て、既定の時間期間にわたってＤＳＭ２０１の出力信号
を構成する複数のパルスを累算し、これを、負荷１０１
に供給するために有効なパルス幅に変調された出力パル
スに変換するパルス幅変調器２０５が接続されている。
集積回路で実施する場合、低域フィルタ２０３は、集積
回路チップの外部に配置される。回路の適正な同期をと
るために、デルタ・シグマ変調器２０１とパルス幅変調
器２０５の両方にクロック信号が加えられる。望ましい
実施態様の場合、クロック周波数は20MHzであり、これ
は所望のＰＷＭ周波数よりはるかに高い。ＰＷＭ周期調
整回路２０９が４ビット・バスによってパルス幅変調器
２０５に結合され、パルス幅変調器に４ビット２進コー
ドを入力することによってＰＷＭ周波数を選択する。ク
ロック周波数が20MHzの望ましい実施態様の場合、ＰＷ
Ｍ周波数は、156.25KHz〜9.7656KHzに調整することが可
能である。図２のブロック図では明らかではないが、パ
ルス幅変調器２０５は、パルスのディザリング及び組み
合わせによってスプリアス高調波ノイズの発生を低減さ
せる。
【００１２】デルタ・シグマ変調器２０１は、図３の概
略ブロック図に示したものを利用する。入力信号が、加
算器３０１においてフィードバック信号と組み合わせら
れて、積分器３０２に加えられ、さらに、コンパレータ
３０３に加えられて、遅延装置（レジスタ）３０５によ
って加算器３０１にフィードバックされ、デルタ・シグ
マ変調器２０１から出力される。
略ブロック図に示したものを利用する。入力信号が、加
算器３０１においてフィードバック信号と組み合わせら
れて、積分器３０２に加えられ、さらに、コンパレータ
３０３に加えられて、遅延装置（レジスタ）３０５によ
って加算器３０１にフィードバックされ、デルタ・シグ
マ変調器２０１から出力される。
【００１３】望ましい実施態様において用いられるデル
タ・シグマ変調器２０１の詳細図が図４に示されてい
る。望ましい実施態様において、アナログ供給電圧ＶＤ
Ｄとアースの間の電圧がＶＤＤ／２に等しくなるよう
に、従来からのやり方でＶＤＤとアースの間に接続され
た分圧器４０１からアナログ接地基準ＡＲＥＦが生成さ
れる。分圧器４０１からの出力は、従来のやり方で接続
された演算増幅器４０３を介して、出力駆動トランジス
タ４０５及び４０７に結合される。望ましい実施態様の
場合、アナログ電圧ＶＤＤが3.3Vに等しい場合、1.65V
のアナログ接地基準ＡＲＥＦが生じるように、トランジ
スタ４０７のゲートにバイアス電圧が印加される。
タ・シグマ変調器２０１の詳細図が図４に示されてい
る。望ましい実施態様において、アナログ供給電圧ＶＤ
Ｄとアースの間の電圧がＶＤＤ／２に等しくなるよう
に、従来からのやり方でＶＤＤとアースの間に接続され
た分圧器４０１からアナログ接地基準ＡＲＥＦが生成さ
れる。分圧器４０１からの出力は、従来のやり方で接続
された演算増幅器４０３を介して、出力駆動トランジス
タ４０５及び４０７に結合される。望ましい実施態様の
場合、アナログ電圧ＶＤＤが3.3Vに等しい場合、1.65V
のアナログ接地基準ＡＲＥＦが生じるように、トランジ
スタ４０７のゲートにバイアス電圧が印加される。
【００１４】望ましい実施態様の場合、入力信号は図４
に示すように、コンデンサＣ１と、20MHzの２つの非オ
ーバラップ・シフト・クロック信号φ1及びφ2によって
駆動される４つの半導体スイッチから構成される、従来
のスイッチ・コンデンサ・フィルタ構造４１１に接続さ
れる。スイッチ・コンデンサ・フィルタ構造からの出力
は、演算増幅器４１３の反転入力に接続されている。演
算増幅器４１３の反転入力と出力の間には、積分コンデ
ンサＣ２が接続されている。演算増幅器４１３の出力
は、ラッチ・コンパレータ４１５の非反転入力に接続さ
れ、ＭＲＥＦと比較される。ラッチされた比較結果はデ
ジタル出力信号である。このデジタル出力信号は、増幅
器４１７から構成される１ビット・デジタル／アナログ
変換器によって入力にもフィードバックされ、スイッチ
・コンデンサ構造４１１のスイッチの１つの脚に接続さ
れる（図４参照）。
に示すように、コンデンサＣ１と、20MHzの２つの非オ
ーバラップ・シフト・クロック信号φ1及びφ2によって
駆動される４つの半導体スイッチから構成される、従来
のスイッチ・コンデンサ・フィルタ構造４１１に接続さ
れる。スイッチ・コンデンサ・フィルタ構造からの出力
は、演算増幅器４１３の反転入力に接続されている。演
算増幅器４１３の反転入力と出力の間には、積分コンデ
ンサＣ２が接続されている。演算増幅器４１３の出力
は、ラッチ・コンパレータ４１５の非反転入力に接続さ
れ、ＭＲＥＦと比較される。ラッチされた比較結果はデ
ジタル出力信号である。このデジタル出力信号は、増幅
器４１７から構成される１ビット・デジタル／アナログ
変換器によって入力にもフィードバックされ、スイッチ
・コンデンサ構造４１１のスイッチの１つの脚に接続さ
れる（図４参照）。
【００１５】デルタ・シグマ変調器２０１からの出力
は、パルス幅変調器２０５に結合されて、負荷へ出力さ
れるＰＷＭ信号の無修正のパルス幅と無修正の最大パル
ス・オフセット信号が形成される。図５には、パルス幅
変調器２０５の単純化されたブロック図が示されてい
る。パルス幅変調器２０５は、パルス・カウンタ５０１
において、１ＰＷＭ期間にわたって、ＤＳＭ回路２０１
から出力されるデジタル・パルスを累算する。このパル
スの累算によって、次の期間に関するＰＷＭ波形の有効
非修正デューティ・サイクルが求められる。次の期間の
デューティ・サイクルがパルス幅インジケータ５０７に
よって修正され、ライン５０２に加えられると、関連す
るＰＷＭパルスの開始が、乱数発生器５０３によって擬
似ランダムに決定されたシステム・クロック・サイクル
数だけ遅延させられる。この擬似乱数は、オフセットの
確率分布が、ゼロと、ＰＷＭ期間から修正されるパルス
の幅を引いた値との間で均等に分布するように選択され
る。通常、ＰＷＭ出力パルスは、ＰＷＭの開始からハイ
で始まるか（図６の波形６０１で示すように）、あるい
は、前述のように発生する擬似ランダム・オフセット６
０５だけ遅延して始まるパルスである。しかし、デュー
ティ・サイクルが、パルス幅インジケータ５０７によっ
て５０％を超えると判定されると、ライン５０４に
「１」が与えられ、ＰＷＭ出力波形発生器５０５からの
ＰＷＭ出力は、パルス幅インジケータ５０７の制御下で
変換される。この変換によって、ＰＷＭ出力信号をアク
ティブ・ハイではなくアクティブ・ローとして取り扱
い、波形の中で持続時間が最短のアクティブ・ロー部分
であるパルス６０９をパルス期間内において擬似ランダ
ム遅延６１１だけオフセットさせることが可能になるの
で、その特定のパルスに関するＰＷＭパルス・オフセッ
トの時間分布がパルスが変換されない場合に比べて広く
なる。
は、パルス幅変調器２０５に結合されて、負荷へ出力さ
れるＰＷＭ信号の無修正のパルス幅と無修正の最大パル
ス・オフセット信号が形成される。図５には、パルス幅
変調器２０５の単純化されたブロック図が示されてい
る。パルス幅変調器２０５は、パルス・カウンタ５０１
において、１ＰＷＭ期間にわたって、ＤＳＭ回路２０１
から出力されるデジタル・パルスを累算する。このパル
スの累算によって、次の期間に関するＰＷＭ波形の有効
非修正デューティ・サイクルが求められる。次の期間の
デューティ・サイクルがパルス幅インジケータ５０７に
よって修正され、ライン５０２に加えられると、関連す
るＰＷＭパルスの開始が、乱数発生器５０３によって擬
似ランダムに決定されたシステム・クロック・サイクル
数だけ遅延させられる。この擬似乱数は、オフセットの
確率分布が、ゼロと、ＰＷＭ期間から修正されるパルス
の幅を引いた値との間で均等に分布するように選択され
る。通常、ＰＷＭ出力パルスは、ＰＷＭの開始からハイ
で始まるか（図６の波形６０１で示すように）、あるい
は、前述のように発生する擬似ランダム・オフセット６
０５だけ遅延して始まるパルスである。しかし、デュー
ティ・サイクルが、パルス幅インジケータ５０７によっ
て５０％を超えると判定されると、ライン５０４に
「１」が与えられ、ＰＷＭ出力波形発生器５０５からの
ＰＷＭ出力は、パルス幅インジケータ５０７の制御下で
変換される。この変換によって、ＰＷＭ出力信号をアク
ティブ・ハイではなくアクティブ・ローとして取り扱
い、波形の中で持続時間が最短のアクティブ・ロー部分
であるパルス６０９をパルス期間内において擬似ランダ
ム遅延６１１だけオフセットさせることが可能になるの
で、その特定のパルスに関するＰＷＭパルス・オフセッ
トの時間分布がパルスが変換されない場合に比べて広く
なる。
【００１６】パルス幅変調器２０５はまた、連続したＰ
ＷＭ出力信号期間の間に生じる遷移数を一定に保つ。こ
れは、各ＰＷＭ期間の境界におけるパルス遷移を遅延さ
せ、波形６１３によって示されるように、アクティブ・
ハイ・パルス・プロトコルからアクティブ・ロー・パル
ス・プロトコルへの（あるいは、この逆の）変換が、先
行する期間から生じるようなＰＷＭ期間の間において、
ＰＷＭ出力パルスのオフセット遅延をゼロにすることに
よって実施される。連続したＰＷＭ期間が、同じパルス
・プロトコルを利用している（アクティブ・ハイ対アク
ティブ・ハイまたはアクティブ・ロー対アクティブ・ロ
ー）場合、このゼロ化は活性化されない。これにより、
波形６０９の期間１と期間２との境界における遷移のよ
うな無関係な遷移が削減される。
ＷＭ出力信号期間の間に生じる遷移数を一定に保つ。こ
れは、各ＰＷＭ期間の境界におけるパルス遷移を遅延さ
せ、波形６１３によって示されるように、アクティブ・
ハイ・パルス・プロトコルからアクティブ・ロー・パル
ス・プロトコルへの（あるいは、この逆の）変換が、先
行する期間から生じるようなＰＷＭ期間の間において、
ＰＷＭ出力パルスのオフセット遅延をゼロにすることに
よって実施される。連続したＰＷＭ期間が、同じパルス
・プロトコルを利用している（アクティブ・ハイ対アク
ティブ・ハイまたはアクティブ・ロー対アクティブ・ロ
ー）場合、このゼロ化は活性化されない。これにより、
波形６０９の期間１と期間２との境界における遷移のよ
うな無関係な遷移が削減される。
【００１７】図５から認知することはできないが、レジ
スタ７１３及び排他的ＯＲゲート７０９（図８に示す）
が、あるＰＷＭ期間から次のＰＷＭ期間までに、アクテ
ィブ・ハイ・パルスからアクティブ・ロー・パルスへの
遷移またはアクティブ・ロー・パルスからアクティブ・
ハイ・パルスへの遷移を検出することは明らかである。
この遷移の検出により、ＯＲゲート７４１を介してレジ
スタ７２３が停止し、この結果、擬似乱数発生器５０３
からの出力として有効ゼロが生じ、ゼロのパルス・オフ
セットが強制される。パルス幅インジケータ５０７から
出力される信号５１０は、ＰＷＭ出力パルスに利用可能
な最大修正パルス・オフセットを表し、乗算器５１３に
加えられる。乗算器５１３は、擬似乱数発生器５０３に
よって発生した擬似乱数によって、最大修正パルス・オ
フセット信号５１０に有効なスケーリングを施す。この
プロセスによって、最終ランダム化（ディザリングを施
した）ＰＷＭパルス・オフセットが生じる。
スタ７１３及び排他的ＯＲゲート７０９（図８に示す）
が、あるＰＷＭ期間から次のＰＷＭ期間までに、アクテ
ィブ・ハイ・パルスからアクティブ・ロー・パルスへの
遷移またはアクティブ・ロー・パルスからアクティブ・
ハイ・パルスへの遷移を検出することは明らかである。
この遷移の検出により、ＯＲゲート７４１を介してレジ
スタ７２３が停止し、この結果、擬似乱数発生器５０３
からの出力として有効ゼロが生じ、ゼロのパルス・オフ
セットが強制される。パルス幅インジケータ５０７から
出力される信号５１０は、ＰＷＭ出力パルスに利用可能
な最大修正パルス・オフセットを表し、乗算器５１３に
加えられる。乗算器５１３は、擬似乱数発生器５０３に
よって発生した擬似乱数によって、最大修正パルス・オ
フセット信号５１０に有効なスケーリングを施す。この
プロセスによって、最終ランダム化（ディザリングを施
した）ＰＷＭパルス・オフセットが生じる。
【００１８】図６には、ＰＷＭ出力信号において可能性
のある３つの変動を表したタイミング図が示されてい
る。２つのＰＷＭ期間、すなわち、期間１及び期間２
が、図６の時間軸に示されている。波形６０１は、出力
デューティ・サイクルが第１のパルス期間について２０
％で、第２のＰＷＭパルス期間について７０％の、従来
のＰＷＭ出力信号である。ＰＷＭ出力信号６０１は、図
示のように、各ＰＷＭ期間の境界において遷移を生じる
ことが分かる。本発明の特徴の１つは、ＰＷＭ出力波形
６０３に示されているように、擬似乱数発生器５０３及
びＰＷＭ出力波形発生器５０５によって、ＰＷＭ期間１
が開始する境界から離れるようにランダム・オフセット
６０５がアクティブ・ハイ・パルス６０７の開始に導入
されるという点である。パルス６０７は、望ましい実施
態様の場合、50ns（20MHz）システム・クロック・パル
スの疑似乱数に等しい時間だけ、ＰＷＭ期間１の開始境
界から変位する。同様に、ＰＷＭ期間２におけるアクテ
ィブ・ロー・パルス６０９が、離散的パルスとして取り
扱われ、ＰＷＭ期間２のパルス境界から擬似ランダム・
オフセット６１１だけランダムにシフトされる。ランダ
ム・オフセット６１１は、パルス・カウンタ５０１が５
０％を超える（正の）パルス幅を検出したことをＰＷＭ
出力発生器５０５に対して示した時に生じる。パルス・
カウンタ５０１からの出力は、パルス幅インジケータ５
０７によって反転（修正）され、パルス幅を決めるパラ
メータとしてＰＷＭ出力波形発生器５０５に入力され
る。
のある３つの変動を表したタイミング図が示されてい
る。２つのＰＷＭ期間、すなわち、期間１及び期間２
が、図６の時間軸に示されている。波形６０１は、出力
デューティ・サイクルが第１のパルス期間について２０
％で、第２のＰＷＭパルス期間について７０％の、従来
のＰＷＭ出力信号である。ＰＷＭ出力信号６０１は、図
示のように、各ＰＷＭ期間の境界において遷移を生じる
ことが分かる。本発明の特徴の１つは、ＰＷＭ出力波形
６０３に示されているように、擬似乱数発生器５０３及
びＰＷＭ出力波形発生器５０５によって、ＰＷＭ期間１
が開始する境界から離れるようにランダム・オフセット
６０５がアクティブ・ハイ・パルス６０７の開始に導入
されるという点である。パルス６０７は、望ましい実施
態様の場合、50ns（20MHz）システム・クロック・パル
スの疑似乱数に等しい時間だけ、ＰＷＭ期間１の開始境
界から変位する。同様に、ＰＷＭ期間２におけるアクテ
ィブ・ロー・パルス６０９が、離散的パルスとして取り
扱われ、ＰＷＭ期間２のパルス境界から擬似ランダム・
オフセット６１１だけランダムにシフトされる。ランダ
ム・オフセット６１１は、パルス・カウンタ５０１が５
０％を超える（正の）パルス幅を検出したことをＰＷＭ
出力発生器５０５に対して示した時に生じる。パルス・
カウンタ５０１からの出力は、パルス幅インジケータ５
０７によって反転（修正）され、パルス幅を決めるパラ
メータとしてＰＷＭ出力波形発生器５０５に入力され
る。
【００１９】図６の波形は、本発明のもう１つの特徴を
表している。正のパルス６０７が、引き続き、期間１の
ＰＷＭ境界からランダム・オフセット６０５だけオフセ
ットしている。各期間内における遷移数を一定に保つた
め、アクティブ・ロー・パルス６０９は、ＰＷＭ期間２
内においてランダムに配置されるのではなく、図６にお
いて負のパルス６１５として示されているように、パル
ス６０９の値が先行するＰＷＭ出力信号の値に等しくな
るようにパルス境界まで移行される。従って、現在のＰ
ＷＭ期間におけるＰＷＭ出力信号が、アクティブ・ハイ
・プロトコルを用いている直前のＰＷＭ期間に続いてア
クティブ・ハイ・パルス・プロトコルを利用する場合、
現在の期間におけるパルスは、ＰＷＭ期間境界から擬似
ランダム・オフセットだけランダムにオフセットする。
しかし、現在のＰＷＭ期間におけるＰＷＭ出力信号が、
アクティブ・ハイ・プロトコルを用いている直前のＰＷ
Ｍ期間の直後にアクティブ・ロー・パルス・プロトコル
を利用する場合、アクティブ・ロー・パルスがＰＷＭ境
界において直前の信号値と同じ値にそろうようにされ、
これによって、該システムの遷移数が減少する。パルス
・プロトコルの遷移毎に、このオフセットのゼロ化が生
じる。これは、望ましい実施態様の場合、擬似乱数発生
器５０３から出力される値をゼロにすることによって実
施される。すなわち、図７、図８、及び図９を参照する
と、擬似乱数発生器５０３の出力が、オフセット無効化
機能によってゼロになる。排他的ＯＲゲート７０９及び
レジスタ７１３は、プロセス中、特定のＰＷＭ期間にお
ける擬似乱数発生器５０３の出力をほぼゼロにする信号
を発生する。ＯＲゲート７４１は、そのパルスに関する
位相オフセットを強制することによって、その１つのＰ
ＷＭ期間にわたってディザリング操作が禁止されたかの
ように、クリア信号を結合する。デューティ・サイクル
が５０％を超えると、パルスは必ず反転される（すなわ
ち、パルス・プロトコルがアクティブ・ローになる）
が、オフセットがゼロにセットされるのは、アクティブ
・ハイからアクティブ・ローへの変化またはアクティブ
・ローからアクティブ・ハイへの変化が生じる場合に限
られる。
表している。正のパルス６０７が、引き続き、期間１の
ＰＷＭ境界からランダム・オフセット６０５だけオフセ
ットしている。各期間内における遷移数を一定に保つた
め、アクティブ・ロー・パルス６０９は、ＰＷＭ期間２
内においてランダムに配置されるのではなく、図６にお
いて負のパルス６１５として示されているように、パル
ス６０９の値が先行するＰＷＭ出力信号の値に等しくな
るようにパルス境界まで移行される。従って、現在のＰ
ＷＭ期間におけるＰＷＭ出力信号が、アクティブ・ハイ
・プロトコルを用いている直前のＰＷＭ期間に続いてア
クティブ・ハイ・パルス・プロトコルを利用する場合、
現在の期間におけるパルスは、ＰＷＭ期間境界から擬似
ランダム・オフセットだけランダムにオフセットする。
しかし、現在のＰＷＭ期間におけるＰＷＭ出力信号が、
アクティブ・ハイ・プロトコルを用いている直前のＰＷ
Ｍ期間の直後にアクティブ・ロー・パルス・プロトコル
を利用する場合、アクティブ・ロー・パルスがＰＷＭ境
界において直前の信号値と同じ値にそろうようにされ、
これによって、該システムの遷移数が減少する。パルス
・プロトコルの遷移毎に、このオフセットのゼロ化が生
じる。これは、望ましい実施態様の場合、擬似乱数発生
器５０３から出力される値をゼロにすることによって実
施される。すなわち、図７、図８、及び図９を参照する
と、擬似乱数発生器５０３の出力が、オフセット無効化
機能によってゼロになる。排他的ＯＲゲート７０９及び
レジスタ７１３は、プロセス中、特定のＰＷＭ期間にお
ける擬似乱数発生器５０３の出力をほぼゼロにする信号
を発生する。ＯＲゲート７４１は、そのパルスに関する
位相オフセットを強制することによって、その１つのＰ
ＷＭ期間にわたってディザリング操作が禁止されたかの
ように、クリア信号を結合する。デューティ・サイクル
が５０％を超えると、パルスは必ず反転される（すなわ
ち、パルス・プロトコルがアクティブ・ローになる）
が、オフセットがゼロにセットされるのは、アクティブ
・ハイからアクティブ・ローへの変化またはアクティブ
・ローからアクティブ・ハイへの変化が生じる場合に限
られる。
【００２０】図７、図８、及び図９には、パルス幅変調
器２０５の詳細なブロック図が示されている。デルタ・
シグマ変調器２０１から出力されるパルスは、パルス・
カウンタ５０１に入力されて、１１ビット・バスに出力
される１１ビット・ワードに累算され、現在のＰＷＭ期
間の終端になると、レジスタ７０１を介して非同期パル
ス幅インジケータ５０７に結合される。パルス幅インジ
ケータ５０７は、４つの最上位ビットが、ジャンパによ
って（ジャンパ・フィールド７０５によって示すよう
に）、または、スイッチによって、または、他の手段に
よって予め選択され、ＭＡＸバスを１だけインクリメン
トする加算器７０２を利用して、非ゼロ（実際のカウン
ト）入力をパルス幅インジケータに供給する、１１ビッ
ト幅ＭＡＸバスの入力も受信する。パルス幅インジケー
タ５０７は、２つの１１ビット・バスを用いて、次のＰ
ＷＭパルスのデューティ・サイクル及び最大パルス・オ
フセットを決定し、該デューティ・サイクルをデューテ
ィ・サイクル・カウンタ７０７に供給する。また、パル
ス幅インジケータ５０７によって、最大パルス・オフセ
ットが乗算器５１３に供給されると、擬似ランダム・ス
ケーリングが施され、次に、スケーリングを施されたパ
ルス・オフセットが、遅延カウンタ７２７に供給されて
（マルチプレクサ５０９によって）、ロードされ（適正
な時間に）、２進デューティ・サイクル信号がライン７
３５に出力されると、これにより、デューティ・サイク
ル・カウンタ７０７が使用可能になる。パルス・プロト
コル・インバータの機能を実施するため、パルス幅イン
ジケータ５０７は、ライン５０４によって、パルス極性
（またはパルス・プロトコル）信号を排他的ＯＲゲート
７０９（レジスタ７１３に関連してアクティブ・ハイ／
アクティブ・ロー・パルス・プロトコル変化検出器の働
きをする）に出力し、レジスタ７１３を介して、排他的
ＯＲゲート７１１に出力する。ライン７１８におけるク
ロック・カウンタ７１７のカウントが１１ビットＭＡＸ
バスに等しくなると、ＰＷＭ期間が終了したものとみな
され、制御論理回路７１５によって、ＰＷＭ期間の終了
を示すパルスがライン７２０に出力され、新たなＰＷＭ
パルス期間がすぐに後続する。要するに、デューティ・
サイクル・カウンタ７０７は、ＰＷＭデューティ・サイ
クルを常に把握しており、クロック・カウンタ７１７
は、ＰＷＭ期間を常に把握している。
器２０５の詳細なブロック図が示されている。デルタ・
シグマ変調器２０１から出力されるパルスは、パルス・
カウンタ５０１に入力されて、１１ビット・バスに出力
される１１ビット・ワードに累算され、現在のＰＷＭ期
間の終端になると、レジスタ７０１を介して非同期パル
ス幅インジケータ５０７に結合される。パルス幅インジ
ケータ５０７は、４つの最上位ビットが、ジャンパによ
って（ジャンパ・フィールド７０５によって示すよう
に）、または、スイッチによって、または、他の手段に
よって予め選択され、ＭＡＸバスを１だけインクリメン
トする加算器７０２を利用して、非ゼロ（実際のカウン
ト）入力をパルス幅インジケータに供給する、１１ビッ
ト幅ＭＡＸバスの入力も受信する。パルス幅インジケー
タ５０７は、２つの１１ビット・バスを用いて、次のＰ
ＷＭパルスのデューティ・サイクル及び最大パルス・オ
フセットを決定し、該デューティ・サイクルをデューテ
ィ・サイクル・カウンタ７０７に供給する。また、パル
ス幅インジケータ５０７によって、最大パルス・オフセ
ットが乗算器５１３に供給されると、擬似ランダム・ス
ケーリングが施され、次に、スケーリングを施されたパ
ルス・オフセットが、遅延カウンタ７２７に供給されて
（マルチプレクサ５０９によって）、ロードされ（適正
な時間に）、２進デューティ・サイクル信号がライン７
３５に出力されると、これにより、デューティ・サイク
ル・カウンタ７０７が使用可能になる。パルス・プロト
コル・インバータの機能を実施するため、パルス幅イン
ジケータ５０７は、ライン５０４によって、パルス極性
（またはパルス・プロトコル）信号を排他的ＯＲゲート
７０９（レジスタ７１３に関連してアクティブ・ハイ／
アクティブ・ロー・パルス・プロトコル変化検出器の働
きをする）に出力し、レジスタ７１３を介して、排他的
ＯＲゲート７１１に出力する。ライン７１８におけるク
ロック・カウンタ７１７のカウントが１１ビットＭＡＸ
バスに等しくなると、ＰＷＭ期間が終了したものとみな
され、制御論理回路７１５によって、ＰＷＭ期間の終了
を示すパルスがライン７２０に出力され、新たなＰＷＭ
パルス期間がすぐに後続する。要するに、デューティ・
サイクル・カウンタ７０７は、ＰＷＭデューティ・サイ
クルを常に把握しており、クロック・カウンタ７１７
は、ＰＷＭ期間を常に把握している。
【００２１】制御論理機能７１５は、望ましい実施態様
の場合、分散論理方式で実施され、物理的に、集積回路
の異なる領域に配分される。制御論理回路７１５の基本
機能は、ライン７１８におけるクロック・カウンタのカ
ウント、ＭＡＸバスによって設定されたＰＷＭ期間、及
び、「０」から始まり、ＭＡＸバスで設定された数に等
しい総クロック・カウントだけ続く、内部モニタされる
クロック・カウントから、パルス幅変調回路の制御信号
を発生することである。望ましい実施態様に関して例示
のように、クロック・カウント数が、複数のコンパレー
タに入力されると、パルス幅変調回路の残りに対する制
御信号が発生する。第１のクロック・カウント（クロッ
ク・カウント「０」）の後、制御論理回路７１５によっ
て、ライン７１９に加えられる「第１の」２進パルスが
生じ、現在のＰＷＭ期間の第１のシステム・クロック・
サイクルが識別される。第１のパルスは、パルス・カウ
ンタ５０１の「load」入力、レジスタ７０１の「en」入
力、及び、マルチプレクサ７２２に結合され、パルス・
プロトコル変化時にオフセットが除去される。制御論理
回路７１５は、ライン７２５に加えられる「開始」２進
信号も発生する。望ましい実施態様の場合、開始信号
は、２５番目のクロック・カウントにおいて生じ、乗算
器の出力が、次のクロック・パルスでラッチされること
を表示する。開始信号は、望ましい実施態様の場合、従
来の線形フィードバック・シフト・レジスタ（ＬＦＳ
Ｒ）擬似乱数発生器である擬似乱数発生器５０３に結合
されて、新たな擬似乱数の発生をトリガする。開始信号
は、「負荷」信号として、デューティ・サイクル・カウ
ンタ７０７及び遅延カウンタ７２７にも結合される。第
２のクロック・カウントのカウント時に発生する「第２
の」パルスが、ライン７２６を介して、レジスタ７２３
のイネーブル・ポートに結合され、発生した擬似乱数の
通過が可能になる。「第３の」パルスが、ライン７２８
を介して乗算器５１３に結合され、乗算器がオンにな
る。
の場合、分散論理方式で実施され、物理的に、集積回路
の異なる領域に配分される。制御論理回路７１５の基本
機能は、ライン７１８におけるクロック・カウンタのカ
ウント、ＭＡＸバスによって設定されたＰＷＭ期間、及
び、「０」から始まり、ＭＡＸバスで設定された数に等
しい総クロック・カウントだけ続く、内部モニタされる
クロック・カウントから、パルス幅変調回路の制御信号
を発生することである。望ましい実施態様に関して例示
のように、クロック・カウント数が、複数のコンパレー
タに入力されると、パルス幅変調回路の残りに対する制
御信号が発生する。第１のクロック・カウント（クロッ
ク・カウント「０」）の後、制御論理回路７１５によっ
て、ライン７１９に加えられる「第１の」２進パルスが
生じ、現在のＰＷＭ期間の第１のシステム・クロック・
サイクルが識別される。第１のパルスは、パルス・カウ
ンタ５０１の「load」入力、レジスタ７０１の「en」入
力、及び、マルチプレクサ７２２に結合され、パルス・
プロトコル変化時にオフセットが除去される。制御論理
回路７１５は、ライン７２５に加えられる「開始」２進
信号も発生する。望ましい実施態様の場合、開始信号
は、２５番目のクロック・カウントにおいて生じ、乗算
器の出力が、次のクロック・パルスでラッチされること
を表示する。開始信号は、望ましい実施態様の場合、従
来の線形フィードバック・シフト・レジスタ（ＬＦＳ
Ｒ）擬似乱数発生器である擬似乱数発生器５０３に結合
されて、新たな擬似乱数の発生をトリガする。開始信号
は、「負荷」信号として、デューティ・サイクル・カウ
ンタ７０７及び遅延カウンタ７２７にも結合される。第
２のクロック・カウントのカウント時に発生する「第２
の」パルスが、ライン７２６を介して、レジスタ７２３
のイネーブル・ポートに結合され、発生した擬似乱数の
通過が可能になる。「第３の」パルスが、ライン７２８
を介して乗算器５１３に結合され、乗算器がオンにな
る。
【００２２】遅延カウンタ７２７は、一般に、ＰＷＭパ
ルスに関して必要とされるオフセット遅延を常に把握し
ている。開始信号以外に、遅延カウンタ７２７は、マル
チプレクサ５０９からの新たなＰＷＭパルスに関して計
算したＰＷＭオフセットを入力する。乱数発生器５０３
は、乗算器５１３及びマルチプレクサ５０９に結合する
ための１１ビット・ワード（第１のパルスによって使用
可能になり、パルス・プロトコルが変化すると、排他的
ＯＲゲート７０９からの出力によってクリアされる）を
出力する。乗算器５１３は、パルス幅インジケータ５０
７から、最大可能オフセットを表した１１ビット信号も
受信する。この１１ビット信号は、乗算器５１３に加え
られる前に、１値発生器７４５からの「１」の値が加算
器７３１において加算される。「１」を加算することに
よって、乗算器の最終（打ち切り）出力が、擬似乱数に
最大可能オフセットを掛けた値の良好な丸め表現になる
ことを保証するのが、本発明の特徴である。最大可能オ
フセットが、ＰＷＭ期間の全幅になると（全て
「１」）、マルチプレクサ５０９に桁上げ出力が結合さ
れ、マルチプレクサ５０９がスイッチされる。この場
合、乗算は不要であり、擬似乱数が乗算器５２１の出力
として用いられる。
ルスに関して必要とされるオフセット遅延を常に把握し
ている。開始信号以外に、遅延カウンタ７２７は、マル
チプレクサ５０９からの新たなＰＷＭパルスに関して計
算したＰＷＭオフセットを入力する。乱数発生器５０３
は、乗算器５１３及びマルチプレクサ５０９に結合する
ための１１ビット・ワード（第１のパルスによって使用
可能になり、パルス・プロトコルが変化すると、排他的
ＯＲゲート７０９からの出力によってクリアされる）を
出力する。乗算器５１３は、パルス幅インジケータ５０
７から、最大可能オフセットを表した１１ビット信号も
受信する。この１１ビット信号は、乗算器５１３に加え
られる前に、１値発生器７４５からの「１」の値が加算
器７３１において加算される。「１」を加算することに
よって、乗算器の最終（打ち切り）出力が、擬似乱数に
最大可能オフセットを掛けた値の良好な丸め表現になる
ことを保証するのが、本発明の特徴である。最大可能オ
フセットが、ＰＷＭ期間の全幅になると（全て
「１」）、マルチプレクサ５０９に桁上げ出力が結合さ
れ、マルチプレクサ５０９がスイッチされる。この場
合、乗算は不要であり、擬似乱数が乗算器５２１の出力
として用いられる。
【００２３】遅延カウンタ７２７が、１１ビット・バス
出力をカウント検出器７３３に送り出し、遅延カウンタ
からのカウント出力が「０」に等しくなると、該カウン
ト検出器は、ライン７３５に２進出力を送り出す。この
出力は、ＡＮＤゲート７３７の非反転入力に結合され
る。
出力をカウント検出器７３３に送り出し、遅延カウンタ
からのカウント出力が「０」に等しくなると、該カウン
ト検出器は、ライン７３５に２進出力を送り出す。この
出力は、ＡＮＤゲート７３７の非反転入力に結合され
る。
【００２４】デューティ・サイクル・ダウン・カウンタ
７０７からの出力は、１１ビット・バス出力としてカウ
ント検出器７３８に対して送り出され、該検出器によっ
て、０に等しいデューティ・サイクル・ダウン・カウン
タ７０７からの出力が検出される。これが生じると、２
進信号がＡＮＤゲート７３７の反転入力に加えられ、さ
らに、排他的ＯＲゲート７１１に結合され、レジスタ７
３９を介してＰＷＭ信号として結合される。ダウン・カ
ウンタ７０７における非ゼロ値によって、ＡＮＤゲート
７３７（コンパレータの働きをする）から「１」が出力
される。この信号は、検出器７３３の出力によって「許
可され」、非極性ＰＷＭパルスが生じる。次に、該パル
スは、排他的ＯＲゲート７１１と、レジスタ７１３から
の極性（プロトコル）信号とによって極性が付与され、
図６にＰＷＭ出力波形６０３として示す最終ＰＷＭパル
スが生じる。アクティブ・ハイ／アクティブ・ロー・プ
ロトコルが、ＰＷＭ出力波形６１３として示すある特定
のＰＷＭパルスに関して、ＰＷＭオフセットを無効にし
てゼロにすることによって、あるＰＷＭ期間から別のＰ
ＷＭ期間に転換すると、排他的ＯＲゲート７０９によっ
て、余分な遷移が排除される。デューティ・サイクル・
カウンタ７０７及び遅延カウンタ７２７は、望ましい実
施態様の場合、従来の１１ビット・ダウン・カウンタと
して実施される。
７０７からの出力は、１１ビット・バス出力としてカウ
ント検出器７３８に対して送り出され、該検出器によっ
て、０に等しいデューティ・サイクル・ダウン・カウン
タ７０７からの出力が検出される。これが生じると、２
進信号がＡＮＤゲート７３７の反転入力に加えられ、さ
らに、排他的ＯＲゲート７１１に結合され、レジスタ７
３９を介してＰＷＭ信号として結合される。ダウン・カ
ウンタ７０７における非ゼロ値によって、ＡＮＤゲート
７３７（コンパレータの働きをする）から「１」が出力
される。この信号は、検出器７３３の出力によって「許
可され」、非極性ＰＷＭパルスが生じる。次に、該パル
スは、排他的ＯＲゲート７１１と、レジスタ７１３から
の極性（プロトコル）信号とによって極性が付与され、
図６にＰＷＭ出力波形６０３として示す最終ＰＷＭパル
スが生じる。アクティブ・ハイ／アクティブ・ロー・プ
ロトコルが、ＰＷＭ出力波形６１３として示すある特定
のＰＷＭパルスに関して、ＰＷＭオフセットを無効にし
てゼロにすることによって、あるＰＷＭ期間から別のＰ
ＷＭ期間に転換すると、排他的ＯＲゲート７０９によっ
て、余分な遷移が排除される。デューティ・サイクル・
カウンタ７０７及び遅延カウンタ７２７は、望ましい実
施態様の場合、従来の１１ビット・ダウン・カウンタと
して実施される。
【００２５】図１０には、乗算器５１３がさらに詳細に
示されている。この乗算器は、典型的な「桁送り及び加
算」乗算器であり、パルス幅インジケータからの入力が
整数とみなされ、擬似乱数発生器からの入力は、「０，
１」の範囲の分数とみなされる。２２ビットのうちの１
１を用いるのは、丸め機能である。擬似乱数発生器５０
３からの入力Ａは、まず、ラッチ８０１に入力され、１
１ビット幅の数としてマルチプレクサ８０３に結合され
る。１１ビット幅の数であるマルチプレクサ８０３の出
力は、パルス幅インジケータ５０７から入力として１１
ビット幅の数を受信するラッチ８０５による出力によっ
て決定される。マルチプレクサ８０３からの出力は、２
２ビット加算器８０７に入力され、シフト・アップ変換
器８０９からの２２ビット幅の数に加算される。加算器
８０７からの２２ビット出力は、レジスタ８１１に加え
られ、１１ビット数（２２ビット・バスの最上位ビッ
ト）としてマルチプレクサ５０９に対して出力される。
示されている。この乗算器は、典型的な「桁送り及び加
算」乗算器であり、パルス幅インジケータからの入力が
整数とみなされ、擬似乱数発生器からの入力は、「０，
１」の範囲の分数とみなされる。２２ビットのうちの１
１を用いるのは、丸め機能である。擬似乱数発生器５０
３からの入力Ａは、まず、ラッチ８０１に入力され、１
１ビット幅の数としてマルチプレクサ８０３に結合され
る。１１ビット幅の数であるマルチプレクサ８０３の出
力は、パルス幅インジケータ５０７から入力として１１
ビット幅の数を受信するラッチ８０５による出力によっ
て決定される。マルチプレクサ８０３からの出力は、２
２ビット加算器８０７に入力され、シフト・アップ変換
器８０９からの２２ビット幅の数に加算される。加算器
８０７からの２２ビット出力は、レジスタ８１１に加え
られ、１１ビット数（２２ビット・バスの最上位ビッ
ト）としてマルチプレクサ５０９に対して出力される。
【００２６】図１１には、パルス幅インジケータ５０７
の詳細図が示されている。ＭＡＸ信号の入力は、除算器
９０１におけるシフトによって２で割られ、従来の１１
ビット・コンパレータ９０３に加えられて、パルス・カ
ウンタ５０１からの１１ビット数と比較され、現在のＰ
ＷＭ出力信号のデューティ・サイクルが５０％を超える
か否かの判定が行われる。従って、パルス・カウンタか
らの１１ビット数が、ＭＡＸ信号の１／２を超えると、
コンパレータが、アクティブ・ハイからアクティブ・ロ
ーへのプロトコルの反転が必要であることを示す２進パ
ルスを出力する。パルス・カウンタ出力信号は、マルチ
プレクサ９０５及びマルチプレクサ９０７にも加えら
れ、パルス・カウンタ信号と、１１ビット加算器９０９
によって発生するＭＡＸ信号とパルス・カウンタ信号の
差との間で選択が行われる。マルチプレクサ９０５は、
こうして、パルス・カウンタの１１ビットの数と、ＭＡ
Ｘ信号とパルス・カウンタ数との差との間で選択を行
う。パルス幅インジケータからの出力値は、修正値とみ
なされる。
の詳細図が示されている。ＭＡＸ信号の入力は、除算器
９０１におけるシフトによって２で割られ、従来の１１
ビット・コンパレータ９０３に加えられて、パルス・カ
ウンタ５０１からの１１ビット数と比較され、現在のＰ
ＷＭ出力信号のデューティ・サイクルが５０％を超える
か否かの判定が行われる。従って、パルス・カウンタか
らの１１ビット数が、ＭＡＸ信号の１／２を超えると、
コンパレータが、アクティブ・ハイからアクティブ・ロ
ーへのプロトコルの反転が必要であることを示す２進パ
ルスを出力する。パルス・カウンタ出力信号は、マルチ
プレクサ９０５及びマルチプレクサ９０７にも加えら
れ、パルス・カウンタ信号と、１１ビット加算器９０９
によって発生するＭＡＸ信号とパルス・カウンタ信号の
差との間で選択が行われる。マルチプレクサ９０５は、
こうして、パルス・カウンタの１１ビットの数と、ＭＡ
Ｘ信号とパルス・カウンタ数との差との間で選択を行
う。パルス幅インジケータからの出力値は、修正値とみ
なされる。
【００２７】従って、デルタ・シグマ変調器は、パルス
幅変調器に結合されると、三角波または鋸歯波アナログ
信号の発生を必要とせずに、高調波ノイズの発生を低減
させる。高調波周波数発生のピーク・エネルギの低減
は、従来のパルス幅変調技法と比較すると、約10dBにな
ることが分かっている。
幅変調器に結合されると、三角波または鋸歯波アナログ
信号の発生を必要とせずに、高調波ノイズの発生を低減
させる。高調波周波数発生のピーク・エネルギの低減
は、従来のパルス幅変調技法と比較すると、約10dBにな
ることが分かっている。
【００２８】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。
を以下に示す。
【００２９】〔実施態様１〕スプリアス電磁エネルギの
発生が低減するように、負荷に送られる電力を制御する
ための制御回路であって、第１の信号を受信して、複数
のデジタル・パルスで前記第１の信号を表す第２の信号
を発生するデルタ・シグマ変調器（２０１）と、前記デ
ルタ・シグマ変調器に結合されて、第１の時間期間にわ
たって前記第２の信号を累算し、これを第１のパルス振
幅を備えた第３の信号として負荷に結合するパルス幅変
調器（２０５）とを備えており、前記第１のパルス振幅
が前記第２の信号に関連づけられた第２の時間期間にわ
たって持続することを特徴とする制御回路。
発生が低減するように、負荷に送られる電力を制御する
ための制御回路であって、第１の信号を受信して、複数
のデジタル・パルスで前記第１の信号を表す第２の信号
を発生するデルタ・シグマ変調器（２０１）と、前記デ
ルタ・シグマ変調器に結合されて、第１の時間期間にわ
たって前記第２の信号を累算し、これを第１のパルス振
幅を備えた第３の信号として負荷に結合するパルス幅変
調器（２０５）とを備えており、前記第１のパルス振幅
が前記第２の信号に関連づけられた第２の時間期間にわ
たって持続することを特徴とする制御回路。
【００３０】〔実施態様２〕前記パルス幅変調器は、前
記第２の信号における複数のデジタル・パルスを所定の
数だけ累算するパルス・カウンタ（５０１）と、前記パ
ルス・カウンタに結合されて、前記所定の数だけ累算さ
れた第２の信号のパルスから前記第３の信号を発生する
波形発生器（５０５）とを含んでおり、前記第３の信号
は、前記第２の時間期間より長くかつ前記第２の時間期
間を包含し前記第１の時間期間に等しい第３の時間期間
を有することを特徴とする、実施態様１に記載の制御回
路。
記第２の信号における複数のデジタル・パルスを所定の
数だけ累算するパルス・カウンタ（５０１）と、前記パ
ルス・カウンタに結合されて、前記所定の数だけ累算さ
れた第２の信号のパルスから前記第３の信号を発生する
波形発生器（５０５）とを含んでおり、前記第３の信号
は、前記第２の時間期間より長くかつ前記第２の時間期
間を包含し前記第１の時間期間に等しい第３の時間期間
を有することを特徴とする、実施態様１に記載の制御回
路。
【００３１】〔実施態様３〕前記パルス幅変調器は、第
２の信号のパルスの累算によって前記第３の信号を生成
した時に前記第２の時間期間が前記第３の時間期間の５
０％を超えて持続するかどうかを示すパルス幅インジケ
ータ（５０７）を備えており、該パルス幅インジケータ
は、前記第３の時間期間を表す第４の信号に結合され
て、第４の信号の１／２の値を表す信号を発生する除算
回路（９０１）と、前記除算回路に結合されて前記第４
の信号の１／２を表す信号を受信し、さらに前記パルス
・カウンタに結合されて前記第２の信号のパルスの累算
を受信してこれらの信号を比較し、前記第２の信号のパ
ルスの累算が前記第４の信号の１／２より大きい場合
は、前記第２の時間期間が前記第３の時間期間の５０％
を超えることを表す第１の状態信号を、前記第２の信号
のパルスの累算が前記第４の信号の１／２より小さい場
合は、前記第２の時間期間が前記第３の時間期間の５０
％以下であることを表す第２の状態信号を出力するコン
パレータ（９０３）とを含むことを特徴とする、実施態
様２に記載の制御回路。
２の信号のパルスの累算によって前記第３の信号を生成
した時に前記第２の時間期間が前記第３の時間期間の５
０％を超えて持続するかどうかを示すパルス幅インジケ
ータ（５０７）を備えており、該パルス幅インジケータ
は、前記第３の時間期間を表す第４の信号に結合され
て、第４の信号の１／２の値を表す信号を発生する除算
回路（９０１）と、前記除算回路に結合されて前記第４
の信号の１／２を表す信号を受信し、さらに前記パルス
・カウンタに結合されて前記第２の信号のパルスの累算
を受信してこれらの信号を比較し、前記第２の信号のパ
ルスの累算が前記第４の信号の１／２より大きい場合
は、前記第２の時間期間が前記第３の時間期間の５０％
を超えることを表す第１の状態信号を、前記第２の信号
のパルスの累算が前記第４の信号の１／２より小さい場
合は、前記第２の時間期間が前記第３の時間期間の５０
％以下であることを表す第２の状態信号を出力するコン
パレータ（９０３）とを含むことを特徴とする、実施態
様２に記載の制御回路。
【００３２】〔実施態様４〕前記パルス幅インジケータ
は、第１の値をアクティブとするプロトコルから第２の
値をアクティブとするプロトコルに前記第３の信号を変
換するパルス・プロトコル・インバータを含んでおり、
前記パルス・プロトコル・インバータは、前記パルス・
カウンタに結合されて、前記第３の時間期間を表す第４
の信号から前記第２の信号のパルスの累算を引くことに
よって差信号を発生する第１の加算器（９０９）と、前
記パルス・カウンタに結合されて前記第２の信号のパル
スの累算を受信し、前記第１の加算器に結合されて前記
差信号を受信し、前記コンパレータに結合されて、前記
第２の時間期間が前記第３の時間期間の５０％を超えた
かどうかを示す信号を受けて、その出力を前記第２の信
号のパルスの累算と前記差信号との間で切換えるマルチ
プレクサ（９０５、９０７）とを含むことを特徴とす
る、実施態様３に記載の制御回路。
は、第１の値をアクティブとするプロトコルから第２の
値をアクティブとするプロトコルに前記第３の信号を変
換するパルス・プロトコル・インバータを含んでおり、
前記パルス・プロトコル・インバータは、前記パルス・
カウンタに結合されて、前記第３の時間期間を表す第４
の信号から前記第２の信号のパルスの累算を引くことに
よって差信号を発生する第１の加算器（９０９）と、前
記パルス・カウンタに結合されて前記第２の信号のパル
スの累算を受信し、前記第１の加算器に結合されて前記
差信号を受信し、前記コンパレータに結合されて、前記
第２の時間期間が前記第３の時間期間の５０％を超えた
かどうかを示す信号を受けて、その出力を前記第２の信
号のパルスの累算と前記差信号との間で切換えるマルチ
プレクサ（９０５、９０７）とを含むことを特徴とす
る、実施態様３に記載の制御回路。
【００３３】〔実施態様５〕前記波形発生器に結合され
て、時間遅延信号を発生し、前記第２の時間期間の開始
を、前記第３の時間期間の開始から前記時間遅延に等し
い時間だけ遅延させる遅延発生器（５０３）と、前記遅
延発生器及び前記パルス・プロトコル・インバータに結
合されて、前記第１の時間期間が第１の値をアクティブ
とするプロトコルを有し、そのすぐ後に、第２の値をア
クティブとするプロトコルを有する第１の期間が後続す
る場合には、前記時間遅延信号を強制的にゼロ時間を表
す信号にすることによって、前記後続する第１の期間に
おける前記第１の値から前記第２の値への遷移数を減少
させる、遅延発生器無効化回路（７２２）とをさらに備
えることを特徴とする、実施態様４に記載の制御回路。
て、時間遅延信号を発生し、前記第２の時間期間の開始
を、前記第３の時間期間の開始から前記時間遅延に等し
い時間だけ遅延させる遅延発生器（５０３）と、前記遅
延発生器及び前記パルス・プロトコル・インバータに結
合されて、前記第１の時間期間が第１の値をアクティブ
とするプロトコルを有し、そのすぐ後に、第２の値をア
クティブとするプロトコルを有する第１の期間が後続す
る場合には、前記時間遅延信号を強制的にゼロ時間を表
す信号にすることによって、前記後続する第１の期間に
おける前記第１の値から前記第２の値への遷移数を減少
させる、遅延発生器無効化回路（７２２）とをさらに備
えることを特徴とする、実施態様４に記載の制御回路。
【００３４】〔実施態様６〕前記パルス幅変調器は、前
記パルス幅インジケータからのバス出力を受信する第２
の加算器（７３１）と、前記第２の加算器に結合され
て、前記バス出力に生じるデジタル信号を１の値だけ増
進させ、前記デジタル信号の丸めを行うための１値発生
器（７４５）とをさらに備えることを特徴とする、実施
態様５に記載の制御回路。
記パルス幅インジケータからのバス出力を受信する第２
の加算器（７３１）と、前記第２の加算器に結合され
て、前記バス出力に生じるデジタル信号を１の値だけ増
進させ、前記デジタル信号の丸めを行うための１値発生
器（７４５）とをさらに備えることを特徴とする、実施
態様５に記載の制御回路。
【００３５】〔実施態様７〕スプリアス電磁エネルギの
発生が低減するように、負荷に送られる電力を制御する
方法であって、デルタ・シグマ変調器に対する第１の信
号入力を受信するステップと、複数のデジタル・パルス
によって前記第１の信号を表す第２の信号を発生するス
テップと、第１の時間期間にわたって前記第２の信号の
パルスを累算するステップと、前記ステップにおける前
記第２の信号のパルスの累算によって生成される第１の
パルス振幅を有する第３の信号を発生し、これを負荷に
結合するステップとを備えており、前記第１のパルス振
幅が、前記第２の信号に関連づけられる第２の時間期間
にわたって持続することを特徴とする方法。
発生が低減するように、負荷に送られる電力を制御する
方法であって、デルタ・シグマ変調器に対する第１の信
号入力を受信するステップと、複数のデジタル・パルス
によって前記第１の信号を表す第２の信号を発生するス
テップと、第１の時間期間にわたって前記第２の信号の
パルスを累算するステップと、前記ステップにおける前
記第２の信号のパルスの累算によって生成される第１の
パルス振幅を有する第３の信号を発生し、これを負荷に
結合するステップとを備えており、前記第１のパルス振
幅が、前記第２の信号に関連づけられる第２の時間期間
にわたって持続することを特徴とする方法。
【００３６】〔実施態様８〕前記第２の信号の複数のパ
ルスを所定の数だけ累算するステップと、前記第１の時
間期間に等しい第３の時間期間を設定するステップと、
前記累算された所定の数の前記第２の信号のパルスか
ら、前記第２の時間期間を超えかつそれを含む前記第３
の時間期間を有する前記第３の信号を発生するステップ
と、時間遅延信号を発生して、前記第２の時間期間の開
始を、前記第３の時間期間の開始から前記時間遅延に等
しい時間だけ遅延させるステップと、第２の信号パルス
の累算によって前記第３の信号を発生する際に前記第２
の時間期間が前記第３の時間期間の５０％を超えて持続
することを示すステップとをさらに含むことを特徴とす
る、実施態様７に記載の方法。
ルスを所定の数だけ累算するステップと、前記第１の時
間期間に等しい第３の時間期間を設定するステップと、
前記累算された所定の数の前記第２の信号のパルスか
ら、前記第２の時間期間を超えかつそれを含む前記第３
の時間期間を有する前記第３の信号を発生するステップ
と、時間遅延信号を発生して、前記第２の時間期間の開
始を、前記第３の時間期間の開始から前記時間遅延に等
しい時間だけ遅延させるステップと、第２の信号パルス
の累算によって前記第３の信号を発生する際に前記第２
の時間期間が前記第３の時間期間の５０％を超えて持続
することを示すステップとをさらに含むことを特徴とす
る、実施態様７に記載の方法。
【００３７】〔実施態様９〕第１のパルス振幅を有し第
１の値をアクティブとするプロトコルから第１のパルス
振幅を有し第２の値をアクティブとするプロトコルに前
記第３の信号を変換するステップと、前記第３の時間期
間を表す第４の信号から前記第２の信号のパルスの累算
を引くことによって、差信号を発生するステップと、前
記第２の信号のパルスの累算を出力するステップと、前
記第２の時間期間が前記第３の時間期間の５０％を超え
たことを示す信号を受信するステップと、前記５０％を
超えた場合に、前記第２の信号のパルスの累算を前記差
信号に対して出力するステップと、時間遅延信号を発生
して、前記第２の時間期間の開始を、前記第３の時間期
間の開始から前記時間遅延に等しい時間だけ遅延させる
ステップと、前記第１の時間期間が第１の値をアクティ
ブとするプロトコルを有しており、すぐ後に、第２の値
をアクティブとするプロトコルを有する第１の期間が後
続する場合には、前記時間遅延信号を強制的にゼロ時間
を示す信号にすることによって、前記後続する第１の期
間における前記第１の値から前記第２の値への、又はそ
の逆のの遷移の数を減少させるステップとをさらに含む
ことを特徴とする、実施態様８に記載の方法。
１の値をアクティブとするプロトコルから第１のパルス
振幅を有し第２の値をアクティブとするプロトコルに前
記第３の信号を変換するステップと、前記第３の時間期
間を表す第４の信号から前記第２の信号のパルスの累算
を引くことによって、差信号を発生するステップと、前
記第２の信号のパルスの累算を出力するステップと、前
記第２の時間期間が前記第３の時間期間の５０％を超え
たことを示す信号を受信するステップと、前記５０％を
超えた場合に、前記第２の信号のパルスの累算を前記差
信号に対して出力するステップと、時間遅延信号を発生
して、前記第２の時間期間の開始を、前記第３の時間期
間の開始から前記時間遅延に等しい時間だけ遅延させる
ステップと、前記第１の時間期間が第１の値をアクティ
ブとするプロトコルを有しており、すぐ後に、第２の値
をアクティブとするプロトコルを有する第１の期間が後
続する場合には、前記時間遅延信号を強制的にゼロ時間
を示す信号にすることによって、前記後続する第１の期
間における前記第１の値から前記第２の値への、又はそ
の逆のの遷移の数を減少させるステップとをさらに含む
ことを特徴とする、実施態様８に記載の方法。
【００３８】〔実施態様１０〕前記パルス・プロトコル
・インバータからのバス出力を受信するステップと、前
記バス出力に１の値を加算して、前記バス出力に生じる
デジタル信号を増進させ、前記デジタル信号の丸めを行
うステップとをさらに含むことを特徴とする、実施態様
９に記載の方法。
・インバータからのバス出力を受信するステップと、前
記バス出力に１の値を加算して、前記バス出力に生じる
デジタル信号を増進させ、前記デジタル信号の丸めを行
うステップとをさらに含むことを特徴とする、実施態様
９に記載の方法。
【図１】負荷制御回路の概略ブロック図である。
【図２】本発明を用いることが可能なデルタ・シグマ・
パルス幅変調器の高レベルのブロック図である。
パルス幅変調器の高レベルのブロック図である。
【図３】本発明に用いることが可能なデルタ・シグマ変
調器の概略ブロック図である。
調器の概略ブロック図である。
【図４】本発明に用いることが可能なデルタ・シグマ変
調器の概略回路図である。
調器の概略回路図である。
【図５】本発明に用いることが可能なパルス幅変調器の
ブロック図である。
ブロック図である。
【図６】本発明の望ましい実施態様によって生じる出力
信号を表すパルス幅被変調信号のタイミング図である。
信号を表すパルス幅被変調信号のタイミング図である。
【図７】本発明に用いることが可能なパルス幅変調回路
の詳細なブロック図の一部である。
の詳細なブロック図の一部である。
【図８】本発明に用いることが可能なパルス幅変調回路
の詳細なブロック図の一部である。
の詳細なブロック図の一部である。
【図９】本発明に用いることが可能なパルス幅変調回路
の詳細なブロック図の一部である。
の詳細なブロック図の一部である。
【図１０】図７、図８、及び図９のパルス幅変調器に用
いることが可能な乗算器の詳細なブロック図である。
いることが可能な乗算器の詳細なブロック図である。
【図１１】図７、図８及び図９のパルス幅変調器に用い
ることが可能なパルス・プロトコル・インバータの詳細
なブロック図である。
ることが可能なパルス・プロトコル・インバータの詳細
なブロック図である。
１０１ 負荷 １０３ 制御回路 １０４ フィードバック・センサ １０５ 組み合わせ回路 ２０１ デルタ・シグマ変調器 ２０３ 低域フィルタ ２０５ パルス幅変調器 ２０９ ＰＷＭ期間調整回路 ３０１ 加算器 ３０３ コンパレータ ３０５ 遅延装置 ４０１ 分圧器 ４０３ 演算増幅器 ４０５ 出力駆動トランジスタ ４０７ 出力駆動トランジスタ ４１１ スイッチ・コンデンサ・フィルタ構造 ４１３ 演算増幅器 ４１５ ラッチ・コンパレータ ４１７ 増幅器 ５０１ パルス・カウンタ ５０３ 擬似乱数発生器 ５０５ 出力波形発生器 ５０７ パルス幅インジケータ ５０９ マルチプレクサ ５１３ 乗算器 ５２１ 乗算器 ６１１ 擬似ランダム遅延装置 ７０１ レジスタ ７０７ デューティ・サイクル・カウンタ ７０９ 排他的ＯＲゲート ７１１ 排他的ＯＲゲート ７１３ レジスタ ７１５ 制御論理回路 ７１７ クロック・カウンタ ７２２ マルチプレクサ ７２３ レジスタ ７２７ 遅延カウンタ ７３１ 加算器 ７３３ カウント検出器 ７３７ ＡＮＤゲート ７３８ カウント検出器 ７３９ レジスタ ７４１ ＯＲゲート ７４５ １値発生器 ８０１ ラッチ ８０３ マルチプレクサ ８０５ ラッチ ８０７ ２２ビット加算器 ８０９ シフト・アップ変換器 ８１１ レジスタ ９０１ 除算器 ９０３ １１ビット・コンパレータ ９０５ マルチプレクサ
Claims (10)
- 【請求項１】スプリアス電磁エネルギの発生が低減する
ように、負荷に送られる電力を制御するための制御回路
であって、 第１の信号を受信して、複数のデジタル・パルスで前記
第１の信号を表す第２の信号を発生するデルタ・シグマ
変調器と、 前記デルタ・シグマ変調器に結合されて、第１の時間期
間にわたって前記第２の信号を累算し、これを第１のパ
ルス振幅を備えた第３の信号として負荷に結合するパル
ス幅変調器とを備えており、前記第１のパルス振幅が前
記第２の信号に関連づけられた第２の時間期間にわたっ
て持続することを特徴とする制御回路。 - 【請求項２】前記パルス幅変調器は、 前記第２の信号における複数のデジタル・パルスを所定
の数だけ累算するパルス・カウンタと、 前記パルス・カウンタに結合されて、前記所定の数だけ
累算された第２の信号のパルスから前記第３の信号を発
生する波形発生器とを含んでおり、 前記第３の信号は、前記第２の時間期間より長くかつ前
記第２の時間期間を包含し前記第１の時間期間に等しい
第３の時間期間を有することを特徴とする、請求項１に
記載の制御回路。 - 【請求項３】前記パルス幅変調器は、第２の信号のパル
スの累算によって前記第３の信号を生成した時に前記第
２の時間期間が前記第３の時間期間の５０％を超えて持
続するかどうかを示すパルス幅インジケータを備えてお
り、該パルス幅インジケータは、 前記第３の時間期間を表す第４の信号に結合されて、第
４の信号の１／２の値を表す信号を発生する除算回路
と、 前記除算回路に結合されて前記第４の信号の１／２を表
す信号を受信し、さらに前記パルス・カウンタに結合さ
れて前記第２の信号のパルスの累算を受信してこれらの
信号を比較し、前記第２の信号のパルスの累算が前記第
４の信号の１／２より大きい場合は、前記第２の時間期
間が前記第３の時間期間の５０％を超えることを表す第
１の状態信号を、前記第２の信号のパルスの累算が前記
第４の信号の１／２より小さい場合は、前記第２の時間
期間が前記第３の時間期間の５０％以下であることを表
す第２の状態信号を出力するコンパレータとを含むこと
を特徴とする、請求項２に記載の制御回路。 - 【請求項４】前記パルス幅インジケータは、第１の値を
アクティブとするプロトコルから第２の値をアクティブ
とするプロトコルに前記第３の信号を変換するパルス・
プロトコル・インバータを含んでおり、 前記パルス・プロトコル・インバータは、 前記パルス・カウンタに結合されて、前記第３の時間期
間を表す第４の信号から前記第２の信号のパルスの累算
を引くことによって差信号を発生する第１の加算器と、 前記パルス・カウンタに結合されて前記第２の信号のパ
ルスの累算を受信し、前記第１の加算器に結合されて前
記差信号を受信し、前記コンパレータに結合されて、前
記第２の時間期間が前記第３の時間期間の５０％を超え
たかどうかを示す信号を受けて、その出力を前記第２の
信号のパルスの累算と前記差信号との間で切換えるマル
チプレクサとを含むことを特徴とする、請求項３に記載
の制御回路。 - 【請求項５】前記波形発生器に結合されて、時間遅延信
号を発生し、前記第２の時間期間の開始を、前記第３の
時間期間の開始から前記時間遅延に等しい時間だけ遅延
させる遅延発生器と、 前記遅延発生器及び前記パルス・プロトコル・インバー
タに結合されて、前記第１の時間期間が第１の値をアク
ティブとするプロトコルを有し、そのすぐ後に、第２の
値をアクティブとするプロトコルを有する第１の期間が
後続する場合には、前記時間遅延信号を強制的にゼロ時
間を表す信号にすることによって、前記後続する第１の
期間における前記第１の値から前記第２の値への遷移数
を減少させる、遅延発生器無効化回路とをさらに備える
ことを特徴とする、請求項４に記載の制御回路。 - 【請求項６】前記パルス幅変調器は、 前記パルス幅インジケータからのバス出力を受信する第
２の加算器と、 前記第２の加算器に結合されて、前記バス出力に生じる
デジタル信号を１の値だけ増進させ、前記デジタル信号
の丸めを行うための１値発生器とをさらに備えることを
特徴とする、請求項５に記載の制御回路。 - 【請求項７】スプリアス電磁エネルギの発生が低減する
ように、負荷に送られる電力を制御する方法であって、 デルタ・シグマ変調器に対する第１の信号入力を受信す
るステップと、 複数のデジタル・パルスによって前記第１の信号を表す
第２の信号を発生するステップと、 第１の時間期間にわたって前記第２の信号のパルスを累
算するステップと、 前記ステップにおける前記第２の信号のパルスの累算に
よって生成される第１のパルス振幅を有する第３の信号
を発生し、これを負荷に結合するステップとを備えてお
り、前記第１のパルス振幅が、前記第２の信号に関連づ
けられる第２の時間期間にわたって持続することを特徴
とする方法。 - 【請求項８】前記第２の信号の複数のパルスを所定の数
だけ累算するステップと、 前記第１の時間期間に等しい第３の時間期間を設定する
ステップと、 前記累算された所定の数の前記第２の信号のパルスか
ら、前記第２の時間期間を超えかつそれを含む前記第３
の時間期間を有する前記第３の信号を発生するステップ
と、 時間遅延信号を発生して、前記第２の時間期間の開始
を、前記第３の時間期間の開始から前記時間遅延に等し
い時間だけ遅延させるステップと、 第２の信号パルスの累算によって前記第３の信号を発生
する際に前記第２の時間期間が前記第３の時間期間の５
０％を超えて持続することを示すステップとをさらに含
むことを特徴とする、請求項７に記載の方法。 - 【請求項９】第１のパルス振幅を有し第１の値をアクテ
ィブとするプロトコルから第１のパルス振幅を有し第２
の値をアクティブとするプロトコルに前記第３の信号を
変換するステップと、 前記第３の時間期間を表す第４の信号から前記第２の信
号のパルスの累算を引くことによって、差信号を発生す
るステップと、 前記第２の信号のパルスの累算を出力するステップと、 前記第２の時間期間が前記第３の時間期間の５０％を超
えたことを示す信号を受信するステップと、 前記５０％を超えた場合に、前記第２の信号のパルスの
累算を前記差信号に対して出力するステップと、 時間遅延信号を発生して、前記第２の時間期間の開始
を、前記第３の時間期間の開始から前記時間遅延に等し
い時間だけ遅延させるステップと、 前記第１の時間期間が第１の値をアクティブとするプロ
トコルを有しており、すぐ後に、第２の値をアクティブ
とするプロトコルを有する第１の期間が後続する場合に
は、前記時間遅延信号を強制的にゼロ時間を示す信号に
することによって、前記後続する第１の期間における前
記第１の値から前記第２の値への、又はその逆のの遷移
の数を減少させるステップとをさらに含むことを特徴と
する、請求項８に記載の方法。 - 【請求項１０】前記パルス・プロトコル・インバータか
らのバス出力を受信するステップと、 前記バス出力に１の値を加算して、前記バス出力に生じ
るデジタル信号を増進させ、前記デジタル信号の丸めを
行うステップとをさらに含むことを特徴とする、請求項
９に記載の方法。
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