JPH04267620A - 三角波発振回路 - Google Patents
三角波発振回路Info
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- JPH04267620A JPH04267620A JP3028328A JP2832891A JPH04267620A JP H04267620 A JPH04267620 A JP H04267620A JP 3028328 A JP3028328 A JP 3028328A JP 2832891 A JP2832891 A JP 2832891A JP H04267620 A JPH04267620 A JP H04267620A
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- 230000010356 wave oscillation Effects 0.000 title claims description 7
- 238000001514 detection method Methods 0.000 claims abstract description 19
- 239000003990 capacitor Substances 0.000 abstract description 14
- 230000010355 oscillation Effects 0.000 abstract description 10
- 238000007599 discharging Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は三角波発振回路に関する
。
。
【０００２】
【従来の技術】従来の三角波発振回路は、図３に示され
るように、基準電圧源２から出力される基準電圧ＶＲ
およびタイミング用の抵抗３（抵抗値ＲＴ ）を介して
基準電流ＩＲ を出力する基準電流源１と、タイミング
用のコンデンサ７（容量値ＣＴ ）に対する充電電流Ｉ
１ および放電電流Ｉ２ を、カレントミラー回路を介
してそれぞれ生成する充電電流源４および放電電流源５
と、三角波の出力電圧Ｖ０ が、端子５８から入力され
る三角波の設定最高電圧ＶＨ に到達したことを検出す
るコンパレータ２９と、三角波の出力電圧Ｖ０ が、端
子５９から入力される三角波の設定最低電圧ＶＬ にな
ったことを検出するコンパレータ３０と、これらのコン
パレータ２９および３０の出力を入力して、充放電切替
用のスイッチ６を切替制御するリセット／セット・ラッ
チ回路３１とを備えて構成される。
るように、基準電圧源２から出力される基準電圧ＶＲ
およびタイミング用の抵抗３（抵抗値ＲＴ ）を介して
基準電流ＩＲ を出力する基準電流源１と、タイミング
用のコンデンサ７（容量値ＣＴ ）に対する充電電流Ｉ
１ および放電電流Ｉ２ を、カレントミラー回路を介
してそれぞれ生成する充電電流源４および放電電流源５
と、三角波の出力電圧Ｖ０ が、端子５８から入力され
る三角波の設定最高電圧ＶＨ に到達したことを検出す
るコンパレータ２９と、三角波の出力電圧Ｖ０ が、端
子５９から入力される三角波の設定最低電圧ＶＬ にな
ったことを検出するコンパレータ３０と、これらのコン
パレータ２９および３０の出力を入力して、充放電切替
用のスイッチ６を切替制御するリセット／セット・ラッ
チ回路３１とを備えて構成される。
【０００３】図３において、基準電流源１による基準電
流ＩＯ は、次式により設定される。
流ＩＯ は、次式により設定される。
【０００４】
Ｉ０ ＝ＶＲ ／ＲＴ …………………………（１）ま
た、充放電電流Ｉ１ およびＩ２ は、カレントミラー
回路により生成され、タイミング用のコンデンサ７に対
応する充放電電流が形成される。コンパレータ２９の出
力は、三角波の出力電圧ＶＯ がＶＨよりも高くなると
ＬＯＷレベル、低くなるとＨＩＧＨレベルとなり、また
、コンパレータ３０の出力は、三角波の出力電圧ＶＯ
がＶＬ よりも低くなるとＬＯＷレベル、高くなるとＨ
ＩＧＨレベルとなる。従って、リセット／セット・ラッ
チ回路３１の出力レベルは、図４（ａ）および（ｂ）に
示されるように、三角波の出力電圧ＶＯ の上昇時にお
いては、ＶＯ の電圧レベルが（ＶＬ 以下→ＶＨ ）
までのレベルの間においてはＬＯＷレベル、（ＶＨ 以
上）のレベルにおいてはＨＩＧＨレベルとなる。また、
出力電圧ＶＯ の下降時においては、ＶＯ の電圧レベ
ルが（ＶＨ 以上→ＶＬ ）までのレベルの間において
はＨＩＧＨレベル、（ＶＬ 以下）のレベルにおいては
ＬＯＷレベルとなる。そして、充放電切替用のスイッチ
６は、リセット／セット・ラッチ回路３１の出力がＨＩ
ＧＨレベルの時に放電回路が形成され、ＬＯＷレベルの
時に充電回路が形成されるように作用する。よって、初
期状態における三角波の出力電圧ＶＯ をＶＬ 以下と
すると、下記の経過を経て三角波の発振が行われる。 （１） ＶＯ ＜ＶＬ であるため、充放電回路は充電
モードとなり、タイミング用のコンデンサ７に充電され
る。 （２） コンデンサ７に対する充電に対応して、三角波
の出力電圧ＶＯは上昇する。 （３） ＶＯ ＞ＶＨ となった時点において、充放電
回路は放電モードとなる。 （４） コンデンサ７からの放電に対応して、三角波の
出力電圧ＶＯ は下降する。 （５） ＶＯ ＜ＶＬ となった時点において、充放電
回路は充電モードとなる。 （６） 以降、上記の（１） 〜（５） の動作が繰返
して行われ、三角波の発振が継続して行われる。
た、充放電電流Ｉ１ およびＩ２ は、カレントミラー
回路により生成され、タイミング用のコンデンサ７に対
応する充放電電流が形成される。コンパレータ２９の出
力は、三角波の出力電圧ＶＯ がＶＨよりも高くなると
ＬＯＷレベル、低くなるとＨＩＧＨレベルとなり、また
、コンパレータ３０の出力は、三角波の出力電圧ＶＯ
がＶＬ よりも低くなるとＬＯＷレベル、高くなるとＨ
ＩＧＨレベルとなる。従って、リセット／セット・ラッ
チ回路３１の出力レベルは、図４（ａ）および（ｂ）に
示されるように、三角波の出力電圧ＶＯ の上昇時にお
いては、ＶＯ の電圧レベルが（ＶＬ 以下→ＶＨ ）
までのレベルの間においてはＬＯＷレベル、（ＶＨ 以
上）のレベルにおいてはＨＩＧＨレベルとなる。また、
出力電圧ＶＯ の下降時においては、ＶＯ の電圧レベ
ルが（ＶＨ 以上→ＶＬ ）までのレベルの間において
はＨＩＧＨレベル、（ＶＬ 以下）のレベルにおいては
ＬＯＷレベルとなる。そして、充放電切替用のスイッチ
６は、リセット／セット・ラッチ回路３１の出力がＨＩ
ＧＨレベルの時に放電回路が形成され、ＬＯＷレベルの
時に充電回路が形成されるように作用する。よって、初
期状態における三角波の出力電圧ＶＯ をＶＬ 以下と
すると、下記の経過を経て三角波の発振が行われる。 （１） ＶＯ ＜ＶＬ であるため、充放電回路は充電
モードとなり、タイミング用のコンデンサ７に充電され
る。 （２） コンデンサ７に対する充電に対応して、三角波
の出力電圧ＶＯは上昇する。 （３） ＶＯ ＞ＶＨ となった時点において、充放電
回路は放電モードとなる。 （４） コンデンサ７からの放電に対応して、三角波の
出力電圧ＶＯ は下降する。 （５） ＶＯ ＜ＶＬ となった時点において、充放電
回路は充電モードとなる。 （６） 以降、上記の（１） 〜（５） の動作が繰返
して行われ、三角波の発振が継続して行われる。
【０００５】なお、この場合における三角波の発振周波
数ｆは、次式によって示される。
数ｆは、次式によって示される。
【０００６】
ｆ＝ｉ／２ＣＴ （ＶＨ −ＶＬ ）…………………（
２）ｆ………発振周波数（Ｈｚ） ｉ………充電・放電電流（Ａ） ＣＴ ……コンデンサ７の容量値（Ｆ）ＶＨ ……三角
波の最高電圧（Ｖ） ＶＬ ……三角波の最低電圧（Ｖ）
２）ｆ………発振周波数（Ｈｚ） ｉ………充電・放電電流（Ａ） ＣＴ ……コンデンサ７の容量値（Ｆ）ＶＨ ……三角
波の最高電圧（Ｖ） ＶＬ ……三角波の最低電圧（Ｖ）
【発明が解決しようとする課題】上述した従来の三角波
発振回路においては、三角波の最高電圧ＶＨ および最
低電圧ＶＬ はコンバレータに対する入力電位として設
定されているが、実際の動作状態においては、三角波の
出力電圧ＶＯ が、これらの設定電圧を越えてからコン
パレータが動作し、またリセット／セット・ラッチ回路
が動作して、充放電の切替えが行われているため、コン
パレータおよびリセット／セット・ラッチ回路等におけ
る応答速度の遅れにより、実際に出力される三角波の最
高電位は前記設定値よりも高く、また最低電位は前記設
定値よりも低くなる。従って、発振周波数が高くなる程
発振振幅の誤差および周波数の誤差が大きくなるという
欠点がある。
発振回路においては、三角波の最高電圧ＶＨ および最
低電圧ＶＬ はコンバレータに対する入力電位として設
定されているが、実際の動作状態においては、三角波の
出力電圧ＶＯ が、これらの設定電圧を越えてからコン
パレータが動作し、またリセット／セット・ラッチ回路
が動作して、充放電の切替えが行われているため、コン
パレータおよびリセット／セット・ラッチ回路等におけ
る応答速度の遅れにより、実際に出力される三角波の最
高電位は前記設定値よりも高く、また最低電位は前記設
定値よりも低くなる。従って、発振周波数が高くなる程
発振振幅の誤差および周波数の誤差が大きくなるという
欠点がある。
【０００７】
【課題を解決するための手段】本発明の三角波発振回路
は、三角波の出力電圧を入力して、その最高出力電圧を
検出する高電位側のピークホールド回路と、前記三角波
の出力電圧を入力して、その最低出力電圧を検出する低
電位側のピークホールド回路と、前記高電位側のピーク
ホールド回路の出力電圧を入力し、三角波の最高設定電
圧との差電圧を検出して出力する高電位側のレベルシフ
ト回路と、前記低電位側のピークホールド回路の出力電
圧を入力し、三角波の最低設定電圧との差電圧を検出し
て出力する低電位側のレベルシフト回路と、前記三角波
の出力電圧と、前記高電位側のレベルシフト回路の検出
出力とを入力して、相互のレベル差異を検出して出力す
る高電位側のコンパレータと、前記三角波の出力電圧と
、前記低電位側のレベルシフト回路の検出出力とを入力
して、相互のレベル差異を検出して出力する低電位側の
コンパレータと、前記高電位側および低電位側のコンパ
レータの検出出力を、それぞれリセット端子およびセッ
ト端子に入力して、当該検出出力のレベルに対応する論
理レベル信号を出力するリセット／セット・ラッチ回路
と、前記ビークホールド回路ならびにレベルシフト回路
における初期リセット、およびピークホールド回路なら
びにレベルシフト回路の出力のタイミングを、所定のス
イッチを介して制御するタイマー回路と、を備えて構成
される。
は、三角波の出力電圧を入力して、その最高出力電圧を
検出する高電位側のピークホールド回路と、前記三角波
の出力電圧を入力して、その最低出力電圧を検出する低
電位側のピークホールド回路と、前記高電位側のピーク
ホールド回路の出力電圧を入力し、三角波の最高設定電
圧との差電圧を検出して出力する高電位側のレベルシフ
ト回路と、前記低電位側のピークホールド回路の出力電
圧を入力し、三角波の最低設定電圧との差電圧を検出し
て出力する低電位側のレベルシフト回路と、前記三角波
の出力電圧と、前記高電位側のレベルシフト回路の検出
出力とを入力して、相互のレベル差異を検出して出力す
る高電位側のコンパレータと、前記三角波の出力電圧と
、前記低電位側のレベルシフト回路の検出出力とを入力
して、相互のレベル差異を検出して出力する低電位側の
コンパレータと、前記高電位側および低電位側のコンパ
レータの検出出力を、それぞれリセット端子およびセッ
ト端子に入力して、当該検出出力のレベルに対応する論
理レベル信号を出力するリセット／セット・ラッチ回路
と、前記ビークホールド回路ならびにレベルシフト回路
における初期リセット、およびピークホールド回路なら
びにレベルシフト回路の出力のタイミングを、所定のス
イッチを介して制御するタイマー回路と、を備えて構成
される。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、基準
電流源１と、基準電圧源２と、抵抗３，２３，２４，２
６および２７と、充電用電流源４と、放電用電流源５と
、スイッチ６，１３〜１６と、コンデンサ７，１１およ
び２１と、ピークホルド回路８および１８と、演算増幅
器９，１２，１９，２２，２５および２８と、タイマー
１７と、コンパレータ２９および３０と、リセット／セ
ット・ラッチ回路３１とを備えて構成される。
ク図である。図１に示されるように、本実施例は、基準
電流源１と、基準電圧源２と、抵抗３，２３，２４，２
６および２７と、充電用電流源４と、放電用電流源５と
、スイッチ６，１３〜１６と、コンデンサ７，１１およ
び２１と、ピークホルド回路８および１８と、演算増幅
器９，１２，１９，２２，２５および２８と、タイマー
１７と、コンパレータ２９および３０と、リセット／セ
ット・ラッチ回路３１とを備えて構成される。
【００１０】図１において、従来例の場合における（１
） 式と同様に、基準電流源１による基準電流ＩＯ は
、次式により設定される。
） 式と同様に、基準電流源１による基準電流ＩＯ は
、次式により設定される。
【００１１】
Ｉ０ ＝ＶＲ ／ＲＴ …………………………（１）ま
た、充放電電流Ｉ１ およびＩ２ は、カレントミラー
回路により生成され、タイミング用のコンデンサ７に対
応する充放電電流が形成される。
た、充放電電流Ｉ１ およびＩ２ は、カレントミラー
回路により生成され、タイミング用のコンデンサ７に対
応する充放電電流が形成される。
【００１２】演算増幅器９，１２、ダイオード１０およ
びコンデンサ１１を含む高電位側のピークホールド回路
８は、三角波の出力電圧の最高電圧を保持し、出力する
機能を有している。この高電位側のピークホールド回路
８の出力電圧ＶＯＨは、抵抗２３，２４および演算増幅
器２５より成る高電位側のレベルシフト回路に入力され
て、このレベルシフト回路において、端子５２より入力
される三角波の最高設定電圧ＶＨ との差電圧が検出さ
れ、高電位側の電圧検出用のコンパレータ２９の一方の
入力端子に入力される。コンパレータ２９の他の入力端
子には、三角波の出力電圧ＶＯ が入力されており、コ
ンパレータ２９よりは次式に示される検出電圧ΔＶＨ
が出力される。
びコンデンサ１１を含む高電位側のピークホールド回路
８は、三角波の出力電圧の最高電圧を保持し、出力する
機能を有している。この高電位側のピークホールド回路
８の出力電圧ＶＯＨは、抵抗２３，２４および演算増幅
器２５より成る高電位側のレベルシフト回路に入力され
て、このレベルシフト回路において、端子５２より入力
される三角波の最高設定電圧ＶＨ との差電圧が検出さ
れ、高電位側の電圧検出用のコンパレータ２９の一方の
入力端子に入力される。コンパレータ２９の他の入力端
子には、三角波の出力電圧ＶＯ が入力されており、コ
ンパレータ２９よりは次式に示される検出電圧ΔＶＨ
が出力される。
【００１３】
ΔＶＨ ＝ＶＨ −（ＶＯＨ−ＶＨ ）……………（３
）高電位側の電圧検出用のコンパレータ２９においては
、三角波の出力電圧ＶＯ が上記のΔＶＨ よりも低い
レベルにある場合には、その出力として高レベルが出力
され、また、出力電圧ＶＯ が上記のΔＶＨ よりも高
いレベルにある場合には、その出力として低レベルが出
力される。
）高電位側の電圧検出用のコンパレータ２９においては
、三角波の出力電圧ＶＯ が上記のΔＶＨ よりも低い
レベルにある場合には、その出力として高レベルが出力
され、また、出力電圧ＶＯ が上記のΔＶＨ よりも高
いレベルにある場合には、その出力として低レベルが出
力される。
【００１４】また、演算増幅器１９，２２、ダイオード
２０およびコンデンサ２１を含む低電位側のピークホー
ルド回路１８は、三角波の出力電圧の最低電圧を保持し
、出力する機能を有している。低電位側のピークホール
ド回路１８の出力電圧ＶＯＬは、抵抗２６，２７および
演算増幅器２８より成る低電位側のレベルシフト回路に
入力されて、このレベルシフト回路において、端子５３
より入力される三角波の最低設定電圧ＶＬ との差電圧
が検出され、低電位側の電圧検出用のコンパレータ３０
の一方の入力端子に入力される。コンパレータ３０の他
の入力端子には、三角波の出力電圧ＶＯ が入力されて
おり、コンパレータ３０よりは次式に示される検出電圧
ΔＶＬ が出力される。
２０およびコンデンサ２１を含む低電位側のピークホー
ルド回路１８は、三角波の出力電圧の最低電圧を保持し
、出力する機能を有している。低電位側のピークホール
ド回路１８の出力電圧ＶＯＬは、抵抗２６，２７および
演算増幅器２８より成る低電位側のレベルシフト回路に
入力されて、このレベルシフト回路において、端子５３
より入力される三角波の最低設定電圧ＶＬ との差電圧
が検出され、低電位側の電圧検出用のコンパレータ３０
の一方の入力端子に入力される。コンパレータ３０の他
の入力端子には、三角波の出力電圧ＶＯ が入力されて
おり、コンパレータ３０よりは次式に示される検出電圧
ΔＶＬ が出力される。
【００１５】
ΔＶＬ ＝ＶＬ −（ＶＯＬ−ＶＨ ）……………（４
）低電位側の電圧検出用のコンパレータ３０においては
、三角波の出力電圧ＶＯ が上記のΔＶＬ よりも高い
レベルにある場合には、その出力として高レベルが出力
され、また、出力電圧ＶＯ が上記のΔＶＬ よりも低
いレベルにある場合には、その出力として低レベルが出
力される。
）低電位側の電圧検出用のコンパレータ３０においては
、三角波の出力電圧ＶＯ が上記のΔＶＬ よりも高い
レベルにある場合には、その出力として高レベルが出力
され、また、出力電圧ＶＯ が上記のΔＶＬ よりも低
いレベルにある場合には、その出力として低レベルが出
力される。
【００１６】コンパレータ２９および３０の出力は、そ
れぞれリセット／セット・ラッチ回路３１のＲ（リセッ
ト）端子およびＳ（セット）端子に入力されるが、リセ
ット／セット・ラッチ回路３１においては、これらのＲ
端子およびＳ端子に対する入力記号をそれぞれＲおよび
Ｓとして表わすものとすると、そのＱ端子出力Ｑとの間
に下記の論理が成立つ。
れぞれリセット／セット・ラッチ回路３１のＲ（リセッ
ト）端子およびＳ（セット）端子に入力されるが、リセ
ット／セット・ラッチ回路３１においては、これらのＲ
端子およびＳ端子に対する入力記号をそれぞれＲおよび
Ｓとして表わすものとすると、そのＱ端子出力Ｑとの間
に下記の論理が成立つ。
【００１７】Ｒ＝Ｈレベル、Ｓ＝Ｈレベルの時、Ｑ：前
の状態が保持される。
の状態が保持される。
【００１８】
Ｒ＝Ｈレベル、Ｓ＝Ｌレベルの時、Ｑ＝ＬレベルＲ＝Ｌ
レベル、Ｓ＝Ｈレベルの時、Ｑ＝ＨレベルＲ＝Ｌレベル
、Ｓ＝Ｌレベルの時、Ｑ＝Ｌレベル従って、リセット／
セット・ラッチ回路３１の出力レベルとしては、三角波
の出力電圧ＶＯ が、ＶＯ ＜ΔＶＬ の時点において
はＱ端子出力レベルはＬレベルとなり、出力電圧ＶＯ
が上昇して、ΔＶＬ ＜ＶＯ ＜ΔＶＨ となる時点に
おいては、Ｑ端子出力レベルはＬレベルが保持され、更
に出力電圧ＶＯ が上昇して、ＶＯ ＞ΔＶＨ となる
時点においては、Ｑ端子出力レベルはＨレベルとなる。 この時点より、三角波の出力電圧ＶＯ は漸次下降状態
となり、ΔＶＬ ＜ＶＯ ＜ΔＶＨ となる時点におい
ても、Ｑ端子出力レベルは、そのままＨレベルが保持さ
れる。そして、更に出力電圧ＶＯ が下降して、ＶＯ
＜ΔＶＬ の時点において、再度Ｌレベルに転移する。 よって、充放電切替用のスイッチ６は、リセット／セッ
ト・ラッチ回路３１のＱ端子出力レベルがＬＯＷレベル
の時には充電側用電流源４の側に接となり、Ｑ端子出力
レベルがＨＩＧＨレベルの時には放電用電流源５の側に
接となるように設定される。
レベル、Ｓ＝Ｈレベルの時、Ｑ＝ＨレベルＲ＝Ｌレベル
、Ｓ＝Ｌレベルの時、Ｑ＝Ｌレベル従って、リセット／
セット・ラッチ回路３１の出力レベルとしては、三角波
の出力電圧ＶＯ が、ＶＯ ＜ΔＶＬ の時点において
はＱ端子出力レベルはＬレベルとなり、出力電圧ＶＯ
が上昇して、ΔＶＬ ＜ＶＯ ＜ΔＶＨ となる時点に
おいては、Ｑ端子出力レベルはＬレベルが保持され、更
に出力電圧ＶＯ が上昇して、ＶＯ ＞ΔＶＨ となる
時点においては、Ｑ端子出力レベルはＨレベルとなる。 この時点より、三角波の出力電圧ＶＯ は漸次下降状態
となり、ΔＶＬ ＜ＶＯ ＜ΔＶＨ となる時点におい
ても、Ｑ端子出力レベルは、そのままＨレベルが保持さ
れる。そして、更に出力電圧ＶＯ が下降して、ＶＯ
＜ΔＶＬ の時点において、再度Ｌレベルに転移する。 よって、充放電切替用のスイッチ６は、リセット／セッ
ト・ラッチ回路３１のＱ端子出力レベルがＬＯＷレベル
の時には充電側用電流源４の側に接となり、Ｑ端子出力
レベルがＨＩＧＨレベルの時には放電用電流源５の側に
接となるように設定される。
【００１９】ここで、タイマー回路１７の動作について
説明する。三角波発振回路の初期における動作を安定化
するために、タイマー回路１７によるスイッチ切替制御
作用を介して、スイッチ１４および１３は、最高設定電
圧ＶＨに対応してオンとなり、スイッチ１５および１６
は、最低設定電圧ＶＬに対応してオンとなるように設定
される。これにより、高電位側のレベルシフト回路の出
力電圧はＶＨに、低電位側のレベルシフト回路の出力電
圧はＶＬとなる。この動作により、高電位側および低電
位側におけるピークホールド回路８および１８における
初期電圧は、それぞれＶＨおよびＶＬに設定される。
説明する。三角波発振回路の初期における動作を安定化
するために、タイマー回路１７によるスイッチ切替制御
作用を介して、スイッチ１４および１３は、最高設定電
圧ＶＨに対応してオンとなり、スイッチ１５および１６
は、最低設定電圧ＶＬに対応してオンとなるように設定
される。これにより、高電位側のレベルシフト回路の出
力電圧はＶＨに、低電位側のレベルシフト回路の出力電
圧はＶＬとなる。この動作により、高電位側および低電
位側におけるピークホールド回路８および１８における
初期電圧は、それぞれＶＨおよびＶＬに設定される。
【００２０】タイマー設定時間経過後において、スイッ
チ１４は三角波の出力電圧ＶＯの側にオン（接）し、ス
イッチ１３はオフ（断）となる。スイッチ１５は三角波
の出力電圧ＶＯの側にオンし、スイッチ１６はオフする
。このスイッチにおける切替動作により、ピーク電圧の
検出およびコンパレータにおける検出電圧の調整が行わ
れる。
チ１４は三角波の出力電圧ＶＯの側にオン（接）し、ス
イッチ１３はオフ（断）となる。スイッチ１５は三角波
の出力電圧ＶＯの側にオンし、スイッチ１６はオフする
。このスイッチにおける切替動作により、ピーク電圧の
検出およびコンパレータにおける検出電圧の調整が行わ
れる。
【００２１】次に、本発明の第２の実施例について説明
する。図２は本発明の第２の実施例を示すブロック図で
ある。図２に示されるように、本実施例は、基準電流源
１と、基準電圧源２と、抵抗３，２３，２４，２６およ
び２７と、充電用電流源４と、放電用電流源５と、スイ
ッチ６，１３〜１６，３３，３６と、コンデンサ７，１
１および２１と、ビークホルド回路８および１８と、演
算増幅器９，１２，１９，２２，２５および２８と、タ
イマー回路１７，３２と、コンパレータ２９および３０
と、リセット／セット・ラッチ回路３１とを備えて構成
される。
する。図２は本発明の第２の実施例を示すブロック図で
ある。図２に示されるように、本実施例は、基準電流源
１と、基準電圧源２と、抵抗３，２３，２４，２６およ
び２７と、充電用電流源４と、放電用電流源５と、スイ
ッチ６，１３〜１６，３３，３６と、コンデンサ７，１
１および２１と、ビークホルド回路８および１８と、演
算増幅器９，１２，１９，２２，２５および２８と、タ
イマー回路１７，３２と、コンパレータ２９および３０
と、リセット／セット・ラッチ回路３１とを備えて構成
される。
【００２２】図２に示されるように、本実施例の第１の
実施例との相違点は、新たにタイマー回路３２が追加さ
れ、このタイマー回路３２により切替制御されるスイッ
チ３３および３６が付加されたことである。他の構成要
素については、前述の第１の実施例の場合と同様である
。タイマー回路１７の動作は、第１の実施例の場合と同
様であり、スイッチ１３〜１６に対するタイマー回路１
７による切替制御作用により、高電位側および低電位側
のピークホールド回路における初期電圧は、それぞれＶ
ＨおよびＶＬに設定される。リセット時においては、ス
イッチ１４および１３は、端子５５より入力されるＶＨ
の側にオンとなり、スイッチ１５および１６は、端子５
６より入力されるＶＬの側にオンとなる。リセット後に
おいて、スイッチ１４および１５を、三角波の出力電圧
ＶＯの側にオンとし、スイッチ１３および１６をオフと
することにより、三角波の出力電圧ＶＯのピークホール
ドのモードとなる。
実施例との相違点は、新たにタイマー回路３２が追加さ
れ、このタイマー回路３２により切替制御されるスイッ
チ３３および３６が付加されたことである。他の構成要
素については、前述の第１の実施例の場合と同様である
。タイマー回路１７の動作は、第１の実施例の場合と同
様であり、スイッチ１３〜１６に対するタイマー回路１
７による切替制御作用により、高電位側および低電位側
のピークホールド回路における初期電圧は、それぞれＶ
ＨおよびＶＬに設定される。リセット時においては、ス
イッチ１４および１３は、端子５５より入力されるＶＨ
の側にオンとなり、スイッチ１５および１６は、端子５
６より入力されるＶＬの側にオンとなる。リセット後に
おいて、スイッチ１４および１５を、三角波の出力電圧
ＶＯの側にオンとし、スイッチ１３および１６をオフと
することにより、三角波の出力電圧ＶＯのピークホール
ドのモードとなる。
【００２３】新たに付加されたタイマー回路３２は、上
記のピークホールドのモードになった後、設定時間後に
おいて、スイッチ３３および３６を切替える機能を有し
ており、スイッチ３３および３６の初期リセット時と、
ピークホールドになってから設定時間に至るまでの間、
それぞれＶＨおよびＶＬの側にオンとしておく。この操
作により、ピークホールドのモードにおいては、コンパ
レータ２９および３０における検出電圧がＶＨおよびＶ
Ｌの時のピーク電圧を、そのまま保持することが可能と
なる。その後において、スイッチ３３および３６を、そ
れぞれに対応するレベルシフト回路の側にオンとするこ
とにより、コンパレータ２９および３０における検出電
圧が調整される。
記のピークホールドのモードになった後、設定時間後に
おいて、スイッチ３３および３６を切替える機能を有し
ており、スイッチ３３および３６の初期リセット時と、
ピークホールドになってから設定時間に至るまでの間、
それぞれＶＨおよびＶＬの側にオンとしておく。この操
作により、ピークホールドのモードにおいては、コンパ
レータ２９および３０における検出電圧がＶＨおよびＶ
Ｌの時のピーク電圧を、そのまま保持することが可能と
なる。その後において、スイッチ３３および３６を、そ
れぞれに対応するレベルシフト回路の側にオンとするこ
とにより、コンパレータ２９および３０における検出電
圧が調整される。
【００２４】
【発明の効果】以上説明したように、本発明は、三角波
の発振振幅を監視し、その最高電圧が設定電圧よりも高
い場合には、その電位を検出して高電位側のコンパレー
タの検出電圧を低レベルとし、その最低電圧が設定電圧
よりも低い場合には、その電位を検出して低電位側のコ
ンパレータの検出電圧を高レベルとすることにより、発
振振幅の誤差を縮小させ、また、発振周波数の誤差をも
小さくすることができるという効果がある。
の発振振幅を監視し、その最高電圧が設定電圧よりも高
い場合には、その電位を検出して高電位側のコンパレー
タの検出電圧を低レベルとし、その最低電圧が設定電圧
よりも低い場合には、その電位を検出して低電位側のコ
ンパレータの検出電圧を高レベルとすることにより、発
振振幅の誤差を縮小させ、また、発振周波数の誤差をも
小さくすることができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図である
。
。
【図２】本発明の第２の実施例を示すブロック図である
。
。
【図３】従来例を示すブロック図である。
【図４】三角波の出力信号とリセット／セット・ラッチ
回路の出力レベルの示す図である。
回路の出力レベルの示す図である。
１ 基準電流源
２ 基準電圧源
３，２３，２４，２６，２７ 抵抗４ 充
電用電流源 ５ 放電用電流源 ６，１３〜１６，３３，３６ スイッチ７，１１
，２１ コンデンサ ８，１８ ピークホールド回路 ９，１２，１９，２２，２５，２８ 演算増幅器
１０，２０ ダイオード １７，３２ タイマー回路 ２９，３０ コンパレータ
電用電流源 ５ 放電用電流源 ６，１３〜１６，３３，３６ スイッチ７，１１
，２１ コンデンサ ８，１８ ピークホールド回路 ９，１２，１９，２２，２５，２８ 演算増幅器
１０，２０ ダイオード １７，３２ タイマー回路 ２９，３０ コンパレータ
Claims (1)
- 【請求項１】 三角波の出力電圧を入力して、その最
高出力電圧を検出する高電位側のピークホールド回路と
、前記三角波の出力電圧を入力して、その最低出力電圧
を検出する低電位側のピークホールド回路と、前記高電
位側のピークホールド回路の出力電圧を入力し、三角波
の最高設定電圧との差電圧を検出して出力する高電位側
のレベルシフト回路と、前記低電位側のピークホールド
回路の出力電圧を入力し、三角波の最低設定電圧との差
電圧を検出して出力する低電位側のレベルシフト回路と
、前記三角波の出力電圧と、前記高電位側のレベルシフ
ト回路の検出出力とを入力して、相互のレベル差異を検
出して出力する高電位側のコンパレータと、前記三角波
の出力電圧と、前記低電位側のレベルシフト回路の検出
出力とを入力して、相互のレベル差異を検出して出力す
る低電位側のコンパレータと、前記高電位側および低電
位側のコンパレータの検出出力を、それぞれリセット端
子およびセット端子に入力して、当該検出出力のレベル
に対応する論理レベル信号を出力するリセット／セット
・ラッチ回路と、前記ビークホールド回路ならびにレベ
ルシフト回路における初期リセット、およびピークホー
ルド回路ならびにレベルシフト回路の出力のタイミング
を、所定のスイッチを介して制御するタイマー回路と、
を備えることを特徴とする三角波発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028328A JPH04267620A (ja) | 1991-02-22 | 1991-02-22 | 三角波発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028328A JPH04267620A (ja) | 1991-02-22 | 1991-02-22 | 三角波発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267620A true JPH04267620A (ja) | 1992-09-24 |
Family
ID=12245546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028328A Pending JPH04267620A (ja) | 1991-02-22 | 1991-02-22 | 三角波発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267620A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0780035A1 (en) * | 1995-07-11 | 1997-06-25 | Microchip Technology Incorporated | Accurate rc oscillator |
| EP0840952A1 (en) * | 1996-05-24 | 1998-05-13 | Microchip Technology Inc. | Accurate rc oscillator having peak-to-peak voltage control |
| EP0840955A1 (en) * | 1996-05-24 | 1998-05-13 | Microchip Technology Inc. | Microcontroller with firmware selectable oscillator trimming |
| JP2007215021A (ja) * | 2006-02-10 | 2007-08-23 | Fujitsu Ltd | 位相調整回路および位相調整方法 |
| US8212624B2 (en) | 2008-08-07 | 2012-07-03 | Panasonic Corporation | Reference frequency generation circuit, semiconductor integrated circuit, and electronic device |
-
1991
- 1991-02-22 JP JP3028328A patent/JPH04267620A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0780035A1 (en) * | 1995-07-11 | 1997-06-25 | Microchip Technology Incorporated | Accurate rc oscillator |
| EP0780035A4 (en) * | 1995-07-11 | 1998-12-23 | Microchip Tech Inc | PRECISION RC OSCILLATOR |
| EP0840952A1 (en) * | 1996-05-24 | 1998-05-13 | Microchip Technology Inc. | Accurate rc oscillator having peak-to-peak voltage control |
| EP0840955A1 (en) * | 1996-05-24 | 1998-05-13 | Microchip Technology Inc. | Microcontroller with firmware selectable oscillator trimming |
| EP0840952A4 (en) * | 1996-05-24 | 1998-12-23 | Microchip Tech Inc | RC OSCILLATOR WITH PEAK VOLTAGE CONTROL |
| EP0840955A4 (en) * | 1996-05-24 | 1998-12-23 | Microchip Tech Inc | MICROCONTROLLER WITH SYSTEM FOR TRIMMER-SELECTABLE TRIMMING OF AN OSCILLATOR |
| JP2007215021A (ja) * | 2006-02-10 | 2007-08-23 | Fujitsu Ltd | 位相調整回路および位相調整方法 |
| US7420404B2 (en) | 2006-02-10 | 2008-09-02 | Fujitsu Limited | Phase adjuster circuit and phase adjusting method |
| US8212624B2 (en) | 2008-08-07 | 2012-07-03 | Panasonic Corporation | Reference frequency generation circuit, semiconductor integrated circuit, and electronic device |
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