CN105024670B - 跳频背景下的多调制方式多速率信号的快速数字滤波方法 - Google Patents

Abstract

跳频背景下的多调制方式多速率信号的快速数字滤波方法，通过设计一种输出信号与输入等长可变系数可连续处理的滤波器实现结构，满足跳频系统对信号中数据位置的严格要求，解决了跳频系统对每一跳信号单独滤波的问题。对于多调制方式多速率的信号，通过串行输入数据，成形滤波和内插滤波采取复用处理，内插滤波根据需要采用多级处理，根据不同体制的信号改变滤波器系数就可以完成成形滤波和采样率变换。本发明提出的快速的数字滤波实现方法，可以使设计者以较小的资源完成对多调制方式多速率跳频信号的数字调制实现，在跳频通信领域及数字信号处理领域有着积极的应用前景。

Description

跳频背景下的多调制方式多速率信号的快速数字滤波方法

技术领域

本发明涉及数字信号处理技术领域，特别涉及一种跳频背景下的多调制方式多速率信号的快速数字滤波方法。

背景技术

为了保证调制信号的质量，通信系统发射部分的方案都是数字中频调制方案，具体到数字处理部分，处理的流程为极性映射→星座映射→成形滤波→内插滤波→数字上变频，其中内插滤波由于速率的关系可能会多级实现。在传统的通信系统中，调制器的调制方式和符号速率一般是恒定的，发送方式为连续发送或突发发送；如果是突发发送，在突发的时间内数据的符号数也往往足够多(至少几百个)。

随着通信技术的发展，新型跳频系统的处理调制器与传统通信系统的处理调制器相比，有如下显著区别：1)有多种调制方式，如调制方式除了PSK还有FSK；2)项目中采用了跳频体制，每一跳的符号速率独立且符号速率有多种；3)对于较低的符号速率，一跳的符号数只有十几个甚至更少。

新型的调制器所呈现的新特点给数字调制的设计实现带来了困难，跳频系统对于信号中数据的位置要求非常严格，如果采用传统的实现方法，由于滤波处理必然导入延时，就满足不了这种要求，对于低符号速率尤其明显。并且对于多调制方式多速率信号，传统的实现方法需要在数字上变频模块之前实现多个独立并行的处理模块群，个数的多少取决于调制方式的种类和信息速率的多少，其实现资源是非常可观的，这对于芯片性能提出了很高的要求，并且大大增加了硬件设计的复杂度，不利于产品的设计与实现。

发明内容

本发明的技术解决问题为：克服现有技术的不足，给出了一种跳频背景下的多调制方式多速率信号的快速数字滤波方法，通过一种输出信号与输入信号等长可变系数可连续处理的滤波器，满足了跳频系统对信号中数据位置的严格要求；对于多调制方式和多速率信号可以共用，降低了复杂度，节省了资源，具有较大的使用价值。

本发明采用的技术方案为：

跳频背景下的多调制方式多速率的快速数字滤波方法，步骤如下：

(1)信号处理单元对外部输入的多调制方式多速率的跳频信号进行处理，确定采样倍数；

具体为：对于多调制方式多速率信号，找到所有信号信息速率的最小公倍数作为进入成形滤波器的处理速率，以确定不同调制方式不同速率信号的采样倍数；

(2)根据步骤(1)中确定的不同调制方式不同速率信号的采样倍数，对各个信号进行第一次上采样，再将第一次上采样之后的信号以串行方式输出给成形滤波器；

(3)成形滤波器对输入到其中的串行多调制方式多速率跳频信号进行成形滤波，输出多调制方式等速率信号；

(4)对步骤(3)中输出的多调制方式等速率信号再次进行第二次上采样，第二次上采样倍数为预设值G，第二次上采样之后的信号输出给内插滤波器；

(5)内插滤波器对所述第二次上采样后的信号进行采样率变换之后输出，完成所述跳频背景下的多调制方式多速率跳频信号的快速数字滤波。

所述成形滤波器和内插滤波器均为输出信号与输入信号等长的滤波器。

所述成形滤波器和内插滤波器均采用FIR滤波器。

所述步骤(3)具体为：

(1)、将进入成形滤波器的数据写入长度为2L+N的RAM中，RAM的起始位置为1，终止位置为2L+N；写入数据的起始地址为L+1，终止地址为L+N，其余RAM位置填充0，下一跳数据再循环在L+1到L+N地址间顺序写入，之后进入步骤(2)；

其中，N为进入成形滤波器的一跳数据的长度，成形滤波器为偶数阶时，其系数的长度为2L+1，成形滤波器为奇数阶时，其系数的长度为2L；

(2)、当成形滤波器为偶数阶时，在地址为L+i位置写入数据后，i为正整数，将RAM地址为N-L+i-1:N+L+i-1,i≤L或i-L:i+L,i>L的2L+1个数据一次读出，RAM的读时钟大于写时钟；若读时钟无法一次将2L+1个数据读出，重复步骤(1)将数据同时写入M个相同的RAM中，在一个写时钟内其中M-1个RAM一次将2L/(M-1)个数据读出，另一个RAM一次将一个数据读出，M等于滤波器系数的长度2L+1与RAM读写时钟倍数的比值向上取整；

当成形滤波器为奇数阶时，在地址为L+i位置写入数据后，i为正整数，将RAM地址为N-L+i+1:N+L+i，i<L，或i+1-L:i+L，i≥L，的2L个数据一次读出，RAM的读时钟大于写时钟；若读时钟无法一次将2L个数据读出，重复步骤(1)将数据同时写入M个相同的RAM中，在一个写时钟内每个RAM一次将2L/M个数据读出，M等于滤波器系数的长度2L与RAM读写时钟倍数的比值向上取整；

(3)、当成形滤波器为偶数阶时，将读出来的数据首尾相加之后，再与成形滤波器的系数进行乘法运算，乘法次数为L+1次，再将各自的乘积相加得到输出；

当成形滤波器为奇数阶时，将读出来的数据首尾相加之后，再与成形滤波器的系数进行乘法运算，乘法次数为L次，再将各自的乘积相加得到输出；

(4)、在下一个地址为L+i+1的位置写入数据，重复步骤(2)～(3)；

(5)、截取第j次写地址为2L+1到第j+1次写地址为2L之间所读取RAM空间的数据计算得到的N个输出值作为最终的成形滤波器输出的第j跳信号，该信号即为多调制方式等速率信号。

所述步骤(5)具体为：

(1)、将进入内插滤波器的数据写入长度为2K+G·N的RAM中，RAM的起始位置为1，终止位置为2K+G·N；写入数据的起始地址为K+1，终止地址为K+G·N，其余RAM位置填充0，下一跳数据再循环在K+1到K+G·N地址间顺序写入，之后进入步骤(2)；

其中，G·N为进入内插滤波器的一跳数据的长度，内插滤波器为偶数阶时，其系数的个数为2K+1，内插滤波器为奇数阶时，其系数的个数为2K；

(2)、当内插滤波器为偶数阶时，在地址为K+i位置写入数据后，i为正整数，将RAM地址为G·N-K+i-1:G·N+K+i-1,i≤K或i-K:i+K,i>K的2K+1个数据一次读出，RAM的读时钟大于写时钟；若读时钟无法一次将2K+1个数据读出，重复步骤(1)将数据同时写入P个相同的RAM中，在一个写时钟内其中P-1个RAM一次将2K/(P-1)个数据读出，另一个RAM一次将一个数据读出，P等于滤波器系数的长度2P+1与RAM读写时钟倍数的比值向上取整；

当内插滤波器为奇数阶时，在地址为K+i位置写入数据后，i为正整数，将RAM地址为G·N-K+i+1:G·N+K+i，i<K，或i+1-K:i+K，i≥K，的2K个数据一次读出，RAM的读时钟大于写时钟；若读时钟无法一次将2K个数据读出，重复步骤(1)将数据同时写入P个相同的RAM中，在一个写时钟内每个RAM一次将2K/P个数据读出，P等于滤波器系数的长度2K与RAM读写时钟倍数的比值向上取整；

(3)、当内插滤波器为偶数阶时，将读出来的数据首尾相加之后，再与内插滤波器的系数进行乘法运算，进入滤波器数据中内插的0可以不进行乘法运算，乘法次数为次，再将各自的乘积相加得到输出；

当内插滤波器为奇数阶时，将读出来的数据首尾相加之后，再与内插滤波器的系数进行乘法运算，进入滤波器数据中内插的0可以不进行乘法运算，乘法次数为次，再将各自的乘积相加得到输出；

(4)、在下一个地址为L+i+1的位置写入数据，重复步骤(2)～(3)；

(5)、截取第j次写地址为2K+1到第j+1次写地址为2K之间所读取RAM空间的数据计算得到的G·N个输出值作为最终的内插滤波器输出的第j跳信号。

成形滤波器系数的种类与成形滤波器输入信号速率的数量相同。

内插滤波器系数的种类为1。

本发明与现有技术相比具有如下有益效果：

(1)、本发明提供的多调制方式多速率信号的快速数字滤波方法，根据跳频信号的特点，采用输出信号与输入信号等长的滤波器实现结构，满足跳频系统对每一跳信号单独滤波的要求，保证了跳频系统信号对数据位置的严格约束。

(2)、本发明提供的多调制方式多速率信号的快速数字滤波实现方法，根据多调制方式多速率信号的特点，对连续的不同调制方式不同速率的跳频信号进行串行处理，仅需改变滤波器系数就可以实现成形滤波和采样率变换，有效地降低了滤波器设计和实现复杂度，减少了硬件资源的消耗。

附图说明

图1为本发明方法流程图。

图2为本发明的多调制方式多速率信号的数字滤波处理整体框图；

图3为本发明的快速数字滤波器实现结构图。

具体实施方式

下面结合附图对本发明做进一步介绍。

如图1所示，本发明提供了跳频背景下的多调制方式多速率的快速数字滤波方法。

信号处理单元通过对不同的多调制方式多速率信号采用不同的采样倍数，使第一级成形滤波器输出等速率的信号；成形滤波单元对不同上采样倍数的多调制方式多速率信号进行成形滤波，滤波器采用复用结构，串行输入，根据不同体制的信号选用不同的滤波器系数；内插滤波单元对成形滤波输出的等采样率的多调制方式信号进行采样率变换，根据所需的采样率变换的倍数可多级实现；成形滤波与内插滤波采用输出信号与输入信号等长的滤波器实现结构，滤波器实现采用严格控制RAM读写地址的策略以实现等长输出。

具体实施步骤如下：

(1)信号处理单元对外部输入的多调制方式多速率的跳频信号进行处理，确定采样倍数；

具体为：对于多调制方式多速率信号，找到所有信号信息速率的最小公倍数作为进入成形滤波器的处理速率，以确定不同调制方式不同速率信号的采样倍数；

(2)根据步骤(1)中确定的不同调制方式不同速率信号的采样倍数，对各个信号进行第一次上采样，再将第一次上采样之后的信号以串行方式输出给成形滤波器；

(3)如图2所示，成形滤波单元对不同内插倍数的多调制方式多速率信号进行成形滤波，滤波器采用复用结构，串行输入，根据不同体制的信号选用不同的滤波器系数，成形滤波器系数的种类与成形滤波器输入信号速率的数量相同，滤波器选用FIR滤波器，成形滤波器输出多调制方式等速率的信号；

如图3所示，成形滤波器实现采用严格控制RAM读写地址的策略以实现等长输出，且参数可变，图3假定滤波器系数为偶数阶，奇数阶图示类似。所述步骤(3)具体为：

1)、将进入成形滤波器的数据写入长度为2L+N的RAM中，RAM的起始位置为1，终止位置为2L+N；写入数据的起始地址为L+1，终止地址为L+N，其余RAM位置填充0，下一跳数据再循环在L+1到L+N地址间顺序写入，之后进入步骤(2)；

其中，N为进入成形滤波器的一跳数据的长度，成形滤波器为偶数阶时，其系数的个数为2L+1，成形滤波器为奇数阶时，其系数的个数为2L；

2)、当成形滤波器为偶数阶时，在地址为L+i位置写入数据后，i为正整数，将RAM地址为N-L+i:N+L+i,i≤L或i-L:i+L,i>L的2L+1个数据一次读出，RAM的读时钟大于写时钟；若读时钟无法一次将2L+1个数据读出，重复步骤(1)将数据同时写入M个相同的RAM中，一个写时钟内其中M-1个RAM一次将2L/(M-1)个数据读出，另一个RAM一次将一个数据读出，其中 为向上取整，CLK_read为RAM的读时钟，CLK_write为RAM的写时钟；

当成形滤波器为奇数阶时，在地址为L+i位置写入数据后，i为正整数，将RAM地址为N-L+i+1:N+L+i,i<L或i+1-L:i+L,i≥L的2L个数据一次读出，RAM的读时钟大于写时钟；若读时钟无法一次将2L个数据读出，重复步骤(1)将数据同时写入M个相同的RAM中，在一个写时钟内每个RAM一次将2L/M个数据读出，其中CLK_read为RAM的读时钟，CLK_write为RAM的写时钟；

3)、当成形滤波器为偶数阶时，将读出来的数据首尾相加之后，再与成形滤波器的系数进行乘法运算，乘法次数为L+1次，再将各自的乘积相加得到输出；

当成形滤波器为奇数阶时，将读出来的数据首尾相加之后，再与成形滤波器的系数进行乘法运算，乘法次数为L次，再将各自的乘积相加得到输出；

4)、在下一个地址为L+i+1的位置写入数据，重复步骤(2)～(3)；

5)、截取第j次写地址为2L+1到第j+1次写地址为2L之间所读取RAM空间的数据计算得到的输出值作为最终的成形滤波器输出的第j跳信号，该信号即为多调制方式等速率的信号。

(4)对步骤(3)中输出的多调制方式等速率的信号再次进行第二次上采样，第二次上采样倍数为G，其中，f_DUC为数字上变频所需要的采样率，f_shape为成形滤波器输出信号的采样率，m为内插滤波器级数，第二次上采样之后的信号输出给内插滤波器；

(5)内插滤波器对所述第二次上采样后的信号进行采样率变换之后输出，内插滤波器根据数字上变频所需要的采样率可多级实现，多级滤波器的系数相同，滤波器选用FIR滤波器，内插滤波器输出完成所述跳频背景下的多调制方式多速率的快速数字滤波。

如图3所示，内插滤波器实现采用严格控制RAM读写地址的策略以实现等长输出，所述步骤(5)具体为：

1)、将进入内插滤波器的数据写入长度为2K+G·N的RAM中，RAM的起始位置为1，终止位置为2K+G·N；写入数据的起始地址为K+1，终止地址为K+G·N，其余RAM位置填充0，下一跳数据再循环在K+1到K+G·N地址间顺序写入，之后进入步骤(2)；

其中，G·N为进入内插滤波器的一跳数据的长度，·表示点乘，内插滤波器为偶数阶时，其系数的个数为2K+1，内插滤波器为奇数阶时，其系数的个数为2K；

2)、当内插滤波器为偶数阶时，在地址为K+i位置写入数据后，i为正整数，将RAM地址为G·N-K+i:G·N+K+i,i≤K或i-K:i+K,i>K的2K+1个数据一次读出，RAM的读时钟大于写时钟；若读时钟无法一次将2K+1个数据读出，重复步骤(1)将数据同时写入P个相同的RAM中，一个写时钟内其中P-1个RAM一次将2K/(P-1)个数据读出，另一个RAM一次将一个数据读出，其中CLK_read为RAM的读时钟，CLK_write为RAM的写时钟；

当内插滤波器为奇数阶时，在地址为K+i位置写入数据后，i为正整数，将RAM地址为G·N-K+i+1:G·N+K+i,i<K或i+1-K:i+K,i≥K的2K个数据一次读出，RAM的读时钟大于写时钟；若读时钟无法一次将2K个数据读出，重复步骤(1)将数据同时写入P个相同的RAM中，在一个写时钟内每个RAM一次将2K/P个数据读出，其中CLK_read为RAM的读时钟，CLK_write为RAM的写时钟；

3)、当内插滤波器为偶数阶时，将读出来的数据首尾相加之后，再与内插滤波器的系数进行乘法运算，进入滤波器数据中内插的0可以不进行乘法运算，乘法次数为次，再将各自的乘积相加得到输出；

当内插滤波器为奇数阶时，将读出来的数据首尾相加之后，再与内插滤波器的系数进行乘法运算，进入滤波器数据中内插的0可以不进行乘法运算，乘法次数为次，再将各自的乘积相加得到输出；

4)、在下一个地址为L+i+1的位置写入数据，重复步骤(2)～(3)；

5)、截取第j次写地址为2K+1到第j+1次写地址为2K之间所读取RAM空间的数据计算得到的G·N个输出值作为最终的内插滤波器输出的第j跳信号。

以一个实施例对本专利进行详细说明。

假定一个跳频发射机传输多种调制方式多速率信号，调制方式为QPSK，4FSK，传输速率QPSK为60Kbps、120Kbps、240Kbps、360Kbps，4FSK为40Kbps。

具体实施步骤如下：

(1)对外部输入的多调制方式多速率的跳频信号进行处理，确定采样倍数，确定多种调制方式多速率信号的共用处理速率为720Kbps，相应的上采样倍数60Kbps信号为12，120Kbps信号为6，240Kbps信号为3，360Kbps信号为2，40Kbps信号为18；

(2)根据步骤(1)中确定的不同调制方式不同速率信号的采样倍数，对各个信号进行第一次上采样，再将第一次上采样之后的信号以串行方式输出给成形滤波器；

(3)成形滤波器选择96阶升余弦滚降滤波器，每一种信号选用一种滤波器系数，共5种，输入成形滤波器的每一跳信号长度为192；

成形滤波器实现采用严格控制RAM读写地址的策略以实现等长输出，且参数可变，RAM的写时钟为720KHz，读时钟为11.52MHz。所述步骤(3)具体为：

1)、将进入成形滤波器的数据同时写入7个相同的长度为288的RAM中，RAM的起始位置为1，终止位置为288；写入数据的起始地址为49,，终止地址为240，其余RAM位置填充0，下一跳数据再循环在49到240地址间顺序写入，之后进入步骤(2)；

2)每个RAM在地址为48+i位置写入数据后，i为正整数，RAM1在一个读时钟内将RAM地址为144+i:3:189+i,i≤48或i-48:3:i-3,i>48的16个数据一次读出；RAM2在一个读时钟内将RAM地址为240+i:-3:195+i,i≤48或i+48:-3:i+3,i>48的16个数据一次读出；RAM3在一个读时钟内将RAM地址为145+i:3:190+i,i≤48或i-47:3:i-2,i>48的16个数据一次读出；RAM4在一个读时钟内将RAM地址为239+i:-3:194+i,i≤48或i+49:-3:i+4,i>48的16个数据一次读出；RAM5在一个读时钟内将RAM地址为146+i:3:191+i,i≤48或i-46:3:i-1,i>48的16个数据一次读出；RAM6在一个读时钟内将RAM地址为238+i:-3:193+i,i≤48或i+50:-3:i+5,i>48的16个数据一次读出；RAM7在一个读时钟内将RAM地址为192+i,i≤48或i,i>48的1个数据一次读出；

3)、将RAM1～RAM6中RAM中读出的数据分别首尾相加首位分别与相应的滤波器系数相乘，RAM7中读出的数据直接与相应的滤波器系数相乘，共做49次乘法，用4个乘法器复用操作实现乘法运算；

4)、在下一个地址为49+i的位置写入数据，重复步骤(2)～(3)；

5)、截取第j次写地址为97到第j+1次写地址为96之间所读取RAM空间的数据计算得到的192个输出值作为最终的成形滤波器输出的第j跳信号，该信号调制方式包含QPSK和4FSK，速率为720Kbps。

(4)对步骤(3)中输出的多调制方式等速率的信号再次进行第二次上采样，第二次上采样倍数为G＝4，其中，f_DUC＝2.88MHz为数字上变频所需要的采样率，f_shape＝720KHz为成形滤波器输出信号的采样率，m＝1为内插滤波器级数，第二次上采样之后的信号输出给内插滤波器；

(5)内插滤波器对所述第二次上采样后的信号进行采样率变换之后输出，滤波器选用23阶的低通滤波器，输入内插滤波器的每一跳信号长度为768；

内插滤波器实现采用严格控制RAM读写地址的策略以实现等长输出，且参数可变，RAM的写时钟为2.88MHz，读时钟为11.52MHz。所述步骤(3)具体为：

1)、将进入内插滤波器的数据同时写入6个相同的长度为792的RAM中，RAM的起始位置为1，终止位置为792；写入数据的起始地址为13,，终止地址为780，其余RAM位置填充0，下一跳数据再循环在13到780地址间顺序写入，之后进入步骤(2)；

2)每个RAM在地址为12+i位置写入数据后，i为正整数，RAM1在一个读时钟内将RAM地址为757+i:3:766+i,i<12或i-11:3:i-2,i≥12的4个数据一次读出；RAM2在一个读时钟内将RAM地址为780+i:-3:771+i,i<12或i+12:-3:i+3,i≥12的4个数据一次读出；RAM3在一个读时钟内将RAM地址为758+i:3:767+i,i<12或i-10:3:i-1,i≥12的4个数据一次读出；RAM4在一个读时钟内将RAM地址为779+i:-3:770+i,i<12或i+11:-3:i+2,i≥12的4个数据一次读出；RAM5在一个读时钟内将RAM地址为759+i:3:768+i,i<12或i-9:3:i,i≥12的4个数据一次读出；RAM6在一个读时钟内将RAM地址为778+i:-3:769+i,i<12或i+10:-3:i+1,i≥12的4个数据一次读出；

3)、将RAM1～RAM6中RAM中读出的数据分别首尾相加首位分别与相应的滤波器系数相乘，进入滤波器数据中内插的0可以不进行乘法运算，共做3次乘法，用3个乘法器实现乘法运算；

4)、在下一个地址为13+i的位置写入数据，重复步骤(2)～(3)；

5)、截取第j次写地址为24到第j+1次写地址为23之间所读取RAM空间的数据计算得到的768个输出值作为最终的成形滤波器输出的第j跳信号，完成了多调制方式多速率信号的数字滤波。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (7)

1.跳频背景下的多调制方式多速率信号的快速数字滤波方法，其特征在于步骤如下：

(1)信号处理单元对外部输入的多调制方式多速率的跳频信号进行处理，确定采样倍数；

具体为：对于多调制方式多速率信号，找到所有信号信息速率的最小公倍数作为进入成形滤波器的处理速率，以确定不同调制方式不同速率信号的采样倍数；

(2)根据步骤(1)中确定的不同调制方式不同速率信号的采样倍数，对各个信号进行第一次上采样，再将第一次上采样之后的信号以串行方式输出给成形滤波器；

(3)成形滤波器对输入到其中的串行多调制方式多速率跳频信号进行成形滤波，输出多调制方式等速率信号；

(4)对步骤(3)中输出的多调制方式等速率信号再次进行第二次上采样，第二次上采样倍数为预设值G，第二次上采样之后的信号输出给内插滤波器；

(5)内插滤波器对所述第二次上采样后的信号进行采样率变换之后输出，完成所述跳频背景下的多调制方式多速率跳频信号的快速数字滤波。

2.根据权利要求1所述的跳频背景下的多调制方式多速率信号的快速数字滤波方法，其特征在于：所述成形滤波器和内插滤波器均为输出信号与输入信号等长的滤波器。

3.根据权利要求1所述的跳频背景下的多调制方式多速率信号的快速数字滤波方法，其特征在于：所述成形滤波器和内插滤波器均采用FIR滤波器。

4.根据权利要求1所述的跳频背景下的多调制方式多速率信号的快速数字滤波方法，其特征在于：所述步骤(3)具体为：

(3.1)、将进入成形滤波器的数据写入长度为2L+N的RAM中，RAM的起始位置为1，终止位置为2L+N；写入数据的起始地址为L+1，终止地址为L+N，其余RAM位置填充0，下一跳数据再循环在L+1到L+N地址间顺序写入，之后进入步骤(3.2)；

其中，N为进入成形滤波器的一跳数据的长度，成形滤波器为偶数阶时，其系数的长度为2L+1，成形滤波器为奇数阶时，其系数的长度为2L；

(3.2)、当成形滤波器为偶数阶时，在地址为L+i位置写入数据后，i为正整数，将RAM地址为N-L+i-1:N+L+i-1,i≤L或i-L:i+L,i>L的2L+1个数据一次读出，RAM的读时钟大于写时钟；若读时钟无法一次将2L+1个数据读出，重复步骤(3.1)将数据同时写入M个相同的RAM中，在一个写时钟内其中M-1个RAM一次将2L/(M-1)个数据读出，另一个RAM一次将一个数据读出，M等于滤波器系数的长度2L+1与RAM读写时钟倍数的比值向上取整；

当成形滤波器为奇数阶时，在地址为L+i位置写入数据后，i为正整数，将RAM地址为N-L+i+1:N+L+i，i<L，或i+1-L:i+L，i≥L，的2L个数据一次读出，RAM的读时钟大于写时钟；若读时钟无法一次将2L个数据读出，重复步骤(3.1)将数据同时写入M个相同的RAM中，在一个写时钟内每个RAM一次将2L/M个数据读出，M等于滤波器系数的长度2L与RAM读写时钟倍数的比值向上取整；

(3.3)、当成形滤波器为偶数阶时，将读出来的数据首尾相加之后，再与成形滤波器的系数进行乘法运算，乘法次数为L+1次，再将各自的乘积相加得到输出；

当成形滤波器为奇数阶时，将读出来的数据首尾相加之后，再与成形滤波器的系数进行乘法运算，乘法次数为L次，再将各自的乘积相加得到输出；

(3.4)、在下一个地址为L+i+1的位置写入数据，重复步骤(3.2)～(3.3)；

(3.5)、截取第j次写地址为2L+1到第j+1次写地址为2L之间所读取RAM空间的数据计算得到的N个输出值作为最终的成形滤波器输出的第j跳信号，该信号即为多调制方式等速率信号。

5.根据权利要求1所述的跳频背景下的多调制方式多速率信号的快速数字滤波方法，其特征在于：所述步骤(5)具体为：

(5.1)、将进入内插滤波器的数据写入长度为2K+G·N的RAM中，RAM的起始位置为1，终止位置为2K+G·N；写入数据的起始地址为K+1，终止地址为K+G·N，其余RAM位置填充0，下一跳数据再循环在K+1到K+G·N地址间顺序写入，之后进入步骤(5.2)；

其中，G·N为进入内插滤波器的一跳数据的长度，内插滤波器为偶数阶时，其系数的个数为2K+1，内插滤波器为奇数阶时，其系数的个数为2K；

(5.2)、当内插滤波器为偶数阶时，在地址为K+i位置写入数据后，i为正整数，将RAM地址为G·N-K+i-1:G·N+K+i-1,i≤K或i-K:i+K,i>K的2K+1个数据一次读出，RAM的读时钟大于写时钟；若读时钟无法一次将2K+1个数据读出，重复步骤(5.1)将数据同时写入P个相同的RAM中，在一个写时钟内其中P-1个RAM一次将2K/(P-1)个数据读出，另一个RAM一次将一个数据读出，P等于滤波器系数的长度2P+1与RAM读写时钟倍数的比值向上取整；

当内插滤波器为奇数阶时，在地址为K+i位置写入数据后，i为正整数，将RAM地址为G·N-K+i+1:G·N+K+i，i<K，或i+1-K:i+K，i≥K，的2K个数据一次读出，RAM的读时钟大于写时钟；若读时钟无法一次将2K个数据读出，重复步骤(5.1)将数据同时写入P个相同的RAM中，在一个写时钟内每个RAM一次将2K/P个数据读出，P等于滤波器系数的长度2K与RAM读写时钟倍数的比值向上取整；

(5.3)、当内插滤波器为偶数阶时，将读出来的数据首尾相加之后，再与内插滤波器的系数进行乘法运算，进入滤波器数据中内插的0可以不进行乘法运算，乘法次数为次，再将各自的乘积相加得到输出；

当内插滤波器为奇数阶时，将读出来的数据首尾相加之后，再与内插滤波器的系数进行乘法运算，进入滤波器数据中内插的0可以不进行乘法运算，乘法次数为次，再将各自的乘积相加得到输出；

(5.4)、在下一个地址为L+i+1的位置写入数据，重复步骤(5.2)～(5.3)；

(5.5)、截取第j次写地址为2K+1到第j+1次写地址为2K之间所读取RAM空间的数据计算得到的G·N个输出值作为最终的内插滤波器输出的第j跳信号。

6.根据权利要求4所述的跳频背景下的多调制方式多速率信号的快速数字滤波方法，其特征在于：成形滤波器系数的种类与成形滤波器输入信号速率的数量相同。

7.根据权利要求5所述的跳频背景下的多调制方式多速率信号的快速数字滤波方法，其特征在于：内插滤波器系数的种类为1。