CN1675835A - 采用有理数分子或分母的采样率变换器 - Google Patents

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    • H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
    • H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
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Abstract

一种使用非常有效的设计工具为实现M7N的比率变化开发的采样率变换系统。本发明的采样率变换系统是作为具有N值噪声整型控制的基于级联积分梳状滤波器(CIC)的内插采样率变换器实现的。就抽取器而言，利用M值噪声整型控制。在内插器中，N值是平均修正值，但清楚地显示通过噪声整型修正的瞬时误差(“不统一的”二次采样)。CIC采样率变换器(SRC)的实施是利用这样的事实，即在下采样期间丢弃的CIC的输出不需要在第一实例中用CIC进行计算。CIC SRC的计算简单性与噪声整型的不统一的二次采样的组合非常经济地实现了采样率变换而且可以促进在输入和输出的采样率过剩之间的变换，而不需要各种不同的滤波器被明确地公式化。另外，本申请描述了用于采样率变换的方法。

Description

采用有理数分子或分母的采样率变换器
本发明的技术领域
这项发明一般地涉及采样率变换器，具体地说涉及在采样率变换应用中使用的级联积分梳状(CIC)滤波器，而且更具体地，致力于借助因数M/N对信号进行内插或抽取的二次采样CIC滤波器。对于内插器，N可能是有理数，而M可能是自然数。对于抽取器，M可能是有理数，而N可能是自然数。
本发明的现有技术
历史上，数据传输率变换已经从数字数据流的简单的压缩和扩充延伸到适合超采样数据变换应用的实际采样率乘法运算。在现代的系统中，采样率变换是为数字调制方案的基本频带和IF信号处理设计的发射器和接收器信号处理集成电路(IC)的积分方面。
早期的数据率调节机制(例如，在授权给Bright等人的美国专利第4,893,339号中所揭示的)往往被这样使用，以致数字数据流的某些部分不需要改变网络数据传输率就可能被其它数据代替。类似的方案也被用在电话通讯中，以适应某些类型的信号位。
在Bright等人的专利中，这些位被定期地从输入数据流中丢弃，以便为必不可少的附加数据位块腾出空间。幸运的是，因为在Bright等人的速率较低的编码器中固有的冗余度，不怎么重要的数据在压缩操作期间被遗失。在接收器，最初的语音流是使用经验导出算法借助简单的位插入重建的。像这个计划那样简单的数字压缩扩展计划在采用诸如基于LPC(线性预测编码)的编码器之类更复杂的语音编码器的情况下不正常工作。
如同人们注意到的那样，超采样数据变换系统通常包括增加数字输入样本流的采样率的内插器。内插通常由取一个序列a(n)和产生另一个序列b(m)组成，它们的样本同样快速地出现r次。内插在对高频率位流进行操作的∑-Δ变换系统中的是必要的步骤。
当数据变换系统变得越来越快速的时候，从宽带来源提取窄带变得非常普通，因为窄带信号本来就是宽带结构。为了完成内插和抽取的基本操作使用级联积分梳状滤波器(cascadedintegrator-comb(CIC)filter)借助整数因子实现采样率变换已变得非常普通。在需要不同的滤波器来实现比率变化的每个数值的场合，CIC技术的使用使在多样的采样率之间的变换变得容易，而在硬件方面不需要多样的滤波器。
为了使M/N的有理数比率变化变得容易，借助M的整数内插器与N的整数抽取级联。现有技术的系统通常允许借助因子M/N的比率变换，其中M和N被限定为自然数。对于有许多可选择的输入和输出采样率的系统，关于M和N的整数限制能导致在位增长大到无法工作的情况下数值肯定进入数百万。因此，出现对于将在有理数N用于内插SRC(采样率变换器)或有理数M用于抽取SRC的情况下提供M/N比率变化的有效的现实的实现的需求。
本发明的概述
这些需求和其它需求是借助本发明的采样率变换器得到满足的。本发明的讨论集中在内插SRC上，但是基于同一原则的抽取SRC也得到证明。
本发明的SRC 301(图3)是为使用非常有效的设计工具实现M/N的比率变化而研制的。对于在此描述的数字信号处理数据路径，在内插SRC 301的输出端303存在的11种不同的采样率必须与输入端302的9种采样率之一匹配。输入和输出采样率被展示在图4的表格中。将M和N限定为整数值将伴随着位增长大到无法工作的情况下产生肯定进入数百万的数值。作为一个例子，比率从输入的44.1kHz*32变换到输出的13MHz/5将要求M＝104000和N＝56448。
允许多重可选择的数值在内插器中用于M或在抽取器中用于N将需要不同的滤波器特性。CIC法找出极点和零作为算法的结果，而不是实现若干个别的滤波器。
所描述的解决方案利用有N值的噪声整型控制的以CIC为基础的内插采样率变换器。对于抽取器，则利用M值的噪声整型控制。在内插器中，N值是平均修正值，但是表明必须进行噪声整型的瞬时误差。这是所谓的“不统一的”二次采样的例子。CICSRC实现利用在下采样期间被丢弃的CIC的输出不需要在第一实例中用CIC计算这一事实。CIC SRC的计算简单性与经噪声整型的不统一的二次采样的组合非常经济地完成采样率变换。
在图5中以方框图的形式举例说明CIC内插器与下采样器结合形成内插SRC。如图所示，CIC滤波器501借助因子M对输入数据流502完成上采样，而且表明滤波器功率谱与sinc2成正比。然后，再次成型的上采样信号借助N进行下采样，以产生输出数据流503。
如图6所示，内插SRC通过微分区段603和保存区段604按输入速率对输入数据流601进行操作，然后积分和抽取区段605对该数据流进行操作，以便按输出速率产生输出样本。
图7的时间安排图举例说明与输入数据流的DN值701相乘的数值。当瞬时的N值是183、185和183的时候，M等于441。与DN相乘的数值(183、185、73，如同举例说明的那样)是在相关的数字∑-Δ调制器(图6中的606)供应数字的时候匆忙计算的，以便固定内插器的转移函数的极点和零的位置。从概念上说，当下采样瞬时改变而不影响CIC的操作的时候，借助CIC实现的内插(441，在所示的例子中)被固定下来。
依照本发明的一个方面，提供一种改进的内插采样率变换器，它对输入数据流进行操作完成输入数据流的上采样、滤波和下采样产生采样率高于输入数据流的输出数据流。级联积分梳状滤波器至少完成输入数据流的一部份上采样和滤波，而下采样是按瞬时可变的比率实施的。下采样可以是通过以逐个样本为基础控制下采样实现不统一的下采样的数字∑-Δ调制器按瞬时可变的比率实施的。优选的是，∑-Δ调制器的输出被分开以提供有固定的频率和不统一的周期的时钟信号。
依照本发明的另一方面，提供改进的抽取采样率变换器，它对输入数据流进行操作完成输入数据流的上采样、滤波和下采样产生采样率低于输入数据流的输出数据流。级联积分梳状滤波器至少完成输入数据流的一部份滤波和下采样，而上采样是按瞬时可变的比率实施的。上采样可以是通过以逐个样本为基础控制上采样实现不统一的上采样的数字∑-Δ调制器按瞬时可变的比率实施的。优选的是，∑-Δ调制器的输出被分开以提供有固定的频率和不统一的周期的时钟信号。
依照本发明的第三方面，用因子M/N提供比率变换的内插采样率变换器包括借助因子M对输入数据流进行上采样的上采样器、依照预定的功率谱使上采样的数据流成型的滤波器和借助因子N对已成型的上采样信号进行下采样产生输出数据流的下采样器。上采样器和滤波器是至少部份地借助级联积分梳状滤波器实现的。上采样因子M是整数，而下采样因子N不是整数。优选的是，预定的功率谱与sinc2成正比。
依照本发明的第四方面，内插采样率变换器进一步包括为下采样器提供N值的噪声整型控制的∑-Δ调制器。优选的是，∑-Δ调制器以逐个样本为基础控制下采样实现不统一的下采样。∑-Δ调制器的输出可以被分开以提供有固定的频率和不统一的周期的时钟信号。
依照本发明的第五方面，借助因子M/N提供比率变换的抽取采样率变换器包括借助因子M对输入数据流进行上采样的上采样器、依照预定的功率谱使上采样数据流成型的滤波器和借助因子N对已成型的上采样信号进行下采样产生输出数据流的下采样器。滤波器和下采样器是至少部份地借助级联积分梳状滤波器实现的。上采样因子M不是整数，而下采样因子N是整数。优选的是，预定的功率谱与sinc2成正比。
在本发明的另一种形式中，抽取采样率变换器进一步包括为上采样器提供M值的噪声整型控制的∑-Δ调制器。优选的是，∑-Δ调制器以逐个样本为基础控制上采样实现不统一的上采样。∑-Δ调制器的输出可以被分开，以提供有固定的频率和不统一的周期的时钟信号。
依照本发明的第六方面，用于数字输入信号的采样率变换方法包括如下步骤：按输入采样率提供输入数字数据流、至少部份地利用级联积分梳状滤波器借助整数值I对输入数字数据流进行滤波和内插、以及借助瞬时可变值V对已完成内插的输入数字数据流进行抽取按输出采样率提供输出数字数据流。借助瞬时可变值V对已完成内插的输入数字数据流进行抽取的步骤可以进一步包括通过以逐个样本为基础控制下采样实现不统一的下采样的数字∑-Δ调制器推演出瞬时可变值V的步骤。
依照本发明的第七方面，用于数字输入信号的采样率变换的方法包括如下步骤：按输入采样率提供输入数字数据流、借助瞬时可变值V对输入数字数据流进行内插，以及至少部份地利用级联积分梳状滤波器借助数值I对已完成内插的输入数字数据流进行滤波和抽取，按输出采样率提供输出数字数据流。借助瞬时可变值V对输入数字数据流进行内插的步骤可以进一步包括通过以逐个样本为基础控制上采样实现不统一的上采样的数字∑-Δ调制器推演出瞬时可变值V的步骤。
依照本发明的第八方面，用于数字输入信号的采样率变换器包括按输入采样率提供输入数字数据流的装置、至少部份地利用级联积分梳状滤波器借助整数值I对输入数字数据流进行滤波和内插的装置和借助瞬时可变值V对已完成内插的输入数字数据流进行抽取按输出采样率提供输出数字数据流的装置。借助瞬时可变值V对已完成内插的输入数字数据流进行抽取的装置可以包括通过以逐个样本为基础控制下采样实现不统一的下采样的数字∑-Δ调制器推演瞬时可变值V的装置。
依照本发明的第九方面，用于数字输入信号的采样率变换器包括按输入采样率提供输入数字数据流的装置、借助瞬时可变值V对输入数字数据流进行内插的装置和至少部份地利用级联积分梳状滤波器借助数值I对于已完成内插的输入数字数据流进行滤波和抽取按输出采样率提供输出数字数据流的装置。借助瞬时可变值V对输入数字数据流进行内插的装置可以包括通过以逐个样本为基础控制上采样实现不统一的上采样的数字∑-Δ调制器推演瞬时可变值V的装置。
本发明进一步的目的、特征和利益从下面的描述和附图将变得明显。
附图简要说明
图1以简化方框图的形式举例说明技术上已知的级联积分梳状抽取器；
图2描绘现有技术的CIC内插器；
图3展示依照本发明的内插SRC；
图4是用于可仿效的系统的输入采样率和输出采样率的表格；
图5是依照本发明内插CIC与下采样器结合形成内插SRC的方框图；
图6是图5的内插SRC的方框图；
图7是举例说明图6的内插SRC的操作的时间安排图；
图8以方框图的形式展示依照本发明与SRC合并的可仿效的信号处理系统；
图9是在图8的系统中内插SRC利用的系统常数表；
图10是与适合图8的系统使用的每个输入采样率相关的系统常数表；
图11是在图8的系统中实现的内插SRC的方框图；
图12是在图8的系统中实现的抽取SRC的方框图；
图13展示举例说明图11的内插SRC的操作的信号时间安排图；
图14展示举例说明图12的抽取SRC的操作的信号时间安排图；
图15是为了依照本发明形成抽取SRC在上采样器后面的抽取CIC的方框图；
图16是图15的抽取SRC的方框图；
图17是举例说明图16的抽取SRC的操作的时间安排图；而
图18是概括地举例说明现有技术的采样率可变的数模转换器(DAC)系统的一个实施方案的方框图。
本发明的详细描述
在此描述一种与现有技术相比提供截然不同的优势的采样率变换器。回忆一下在数字系统中术语“抽取”通常指的是在与将要传输的带宽一致的采样率方面的减少可能是有帮助的。“内插”通常应用于提高采样率和接收机解码器输出的平滑性。内插由取出一个序列a(n)和产生另一个序列b(m)组成，两者的样本同样快速地出现r次。抽取是采样率减少的过程，也就是说，从序列b(m)开始并且用它产生序列a(n)。
Matthew P.Donadio在他的“CIC Filter Introduction(CIC滤波器导论)”中指出这两种基本的信号处理程序(抽取和内插)是从宽带来源有效的抽出窄带的关键。Hogenauer已设计出适合也能处理任意的和大的比率变化的硬件工具的灵活的无乘法器的滤波器(见“An Economical Class of Digital Filter for Decimationand Interpolation(用于抽取和内插的经济类数字滤波器))。这些被称为级联积分梳状滤波器(cascaded integrator-comb filters)，或简称CIC滤波器。
CIC的两个基本构件块是积分器和梳理器。积分器可以是作为有统一反馈系数的单极点IIR(无限脉冲响应)滤波器实现的。就R的比率变化而言以高采样率fS运行的梳理滤波器是有微分延迟M(通常被限于1或2)的FIR(有限脉冲响应)滤波器。
对于积分器，功率响应基本上是每十个一组下降20分贝(每八个一组下降6分贝)的低通滤波器。换句话说，单极点滤波器。当RM不等于1的时候，梳理滤波器通常是余弦平方。
在CIC滤波器的构成中，把N个积分器区段与N个梳理器区段级联在一起，即把输出链接到输入上。实际上能通过把它与比率变换器合并来简化这种滤波器。实质上，把梳理器区段“推”过比率变换器。这导致将滤波器减慢一半，从而减少在梳理区段中需要的延迟元件的数目，以及使积分器和梳理结构独立于比率变化。因此，能设计比率变化可编程的CIC滤波器并保持同样的滤波结构。
图1的CIC抽取器100将有N级级联的时钟频率为fs的积分器级101、跟在后面的R倍比率变化102和跟在后面的N级级联的按fS/R运行的梳理级103。图2的CIC内插器200级将包括N级级联的按fS/R运行的梳理级201、跟在后面的零-填充器(zero-stuffer)202和跟在后面的N级级联的按fS运行的积分器级203。
本发明的采样率变换器被包括在图8以方框图的形式举例说明的声频CODEC(编码器/解码器)之中，并且通常用数字800表示。声频CODEC 800支持语音频带的通信应用和不同采样率的个人声频应用。
在可仿效的CODEC 800中举例说明三条数字信号数据路径801-803。其中两条数据路径801、802支持数-模变换，而第三条数据路径803支持模-数变换。系统支持的各种不同的采样率已被选定，以便最好地支持各种不同的操作模式。
MCLK 804指的是系统的主时钟，它能呈现展示在图9的表格的第一列中的11个数值中的任何一个数值。变量F可以被定义为D1*D2，其中用于每个范畴的D2被展示在图10的表格的第四列中。变量D1(即Div)被展示在图9的表格的第二列中。变量D1和D2是为了使借助简单的整数除法器把MCLK分开变得容易而选定的。当然，内部的按比例缩放可以在不影响系统操作的情况下被修正。例如，频率调制器可以用MCLK/F代替MCLK计时。
图8的DAC数据路径(译码器)801在图11的方框图中得到更详细地说明。DAC数据路径中的采样率变换器1101主要是以Fsrc将数据采样率变换成MCLK/F。这是利用关系式MCLK/F＝Fsrc*I/V实现的。从观念上说，为了能够对输入数据进行内插，需要按频率Fsrc*I运行的时钟，但是因为那个时钟频率非常不实用，所以通过在此描述的技术避免它的产生是明智的。
在采样率变换器的操作背后的概念能被定性地理解如下。数据被改为在同一采样瞬间乘以对应的V，而不是数据已按输入采样率微分两次(由于二阶同步)，再借助I(理想的是通过插入零)内插，再积分两次，然后为了借助V抽取样本再等间隔地取出结果的每个第V个样本。这个数据是直接根据在频率域中的二阶sinc在时间域中是的斜坡的傅立叶变换的这一事实得出的。
图11的译码器包括在模块1102、1108和1103中的内插和滤波，为的是将输入采样率变换到Fsrc和把需要的滤波特性加到信号上。图11的模块1102由两级内插接2个半带通滤波器(twostages of interpolate-by-2 half-band filters)组成，以便在这个模块中总共产生四点内插，从而把预期的滤波应用在声频模式中，如图10所示。
图11的模块1108提供图10的语音模式所需要的滤波和四点内插。有两种语音模式，8kHz输入采样率和16kHz输入采样率。16kHz采样率输入是用在模块1108中标注为16kHz的元件处理的。8kHz采样率输入是用在模块1108中标注为8kHz的元件处理的。
为了实现总共32点的内插，在图11的模块1102或1108(取决于究竟选择语音模式还是声频模式)中完成四点内插之后，剩余的8点内插是在模块1103中完成的，该模块是有sinc4频率域滤波特性的CIC整数比率内插器。
图11的模块1104是有三阶噪声整形的数字∑-Δ调制器，它减少感兴趣频带中的噪声，从而一旦在比感兴趣的频带高得多的频率的噪声在模拟域中已被后面的滤波除去就允许全部的译码器实现高辨识率。
在图11的译码器中不统一的下采样借助频率∑-Δ调制器(SDM)1106变得容易。频率SDM把数据按Fmod速率输入SRC1101，从而以逐个样本为基础控制SRC的下采样部份。
模计数器1105使用来自频率SDM 1106的输出将Fmod速率的时钟除以I/V，从而产生有在频率方面等于Fsrc的不统一的周期的时钟。这个时钟被进一步细分，以便产生遍及适合图11的译码器和图12的编码器两者的信号链的时钟信号1107。
编码器是在图12中举例说明的，它将模拟∑-Δ调制器1204、完成对模拟SDM 1205的输出滤波的低通滤波器和依照本发明的抽取采样率变换器(SRC)合并，后面跟着适合语音和声频两种模式的抽取和滤波。因为编码器中的抽取和滤波在理论上是双重译码器，所以编码器模块1208和1202中的滤波与先前针对译码器描述的滤波相同，但是1208和1202对它们的输入信号完成抽取。模块1202完成与先前描述的模块1102等同的声频处理，而模块1208完成与图11中的模块1108等同的语音处理。图12中模块1206的频率SDM 1206在实现方面可以是与模块1106相同的模块。
图13的时间安排图表举例说明依照本发明在图6中和在图11中的模块1101中所展示的采样率变换器的操作观念。MCLK的数值作为例子有13MHz的数值，这意味着假定D2＝4，MCLK/F等于650kHz。在这个例子中输入采样率为8kHz意味着Fsrc在采样率变换器的输入端应该是256kHz(8kHz×32)。I的数值是441，而V的数值平均等于173.6861538。
在图13的第一个时间安排图1301中，256kHz时钟的数值被假定是从650kHz时钟产生的；换言之，除法的精确的非整数值被假定是可精确地获得的，其理由将在下面予以描述。为了有助于从概念上解释清楚，在图13中，数值Fsrc*I(256kHz×441)的时钟也被假定是可得的，而输入微分数据能使用那个时钟获得441个内插值，如同用概念信号1302举例说明的那样。抽取值V的数值可从频率调制器获得。为了使采样率变换器正确地操作，每隔V个的样本应该是从1302中的数据取出的。但是因为信号1302是不可实现的，所以输出数据是在计算输入数据被微分、乘以现在的V值和加到这些计算结果过去的历史上之时计算出来的。它有效地反映概念信号1302的积分，其结果是借助数值V抽取的，按输出采样率变化。因为V的数值不是I(441)的整数倍，所以遇到必须将部分V值乘以某个数据将其余部分乘以另一个数据，以致两个数据的乘数相加给出用于那个样本的V的瞬时值(在这个例子中83+87＝170)。这能在MCLK/F(650kHz)的第四时钟中被注意到。
两个乘数(在这个例子中83和87)是这样计算的，以致与特定的输入样本有关的乘数相加给出I值。在图13中，与D0有关的乘数如同在第四周期中展示的那样是87、180和174。这些数之和是441，即I的数值。在D0的计算中已使用概念数据1302的87个周期，170-87＝83个周期需要在下一个输出计算中与D1有关。为了在频率域中正确地确定CIC滤波器的极点和零的位置，这些关系是至关重要的。图7明确地举例说明这些关系。
在SRC的实际实现方面，256kHz有不统一的周期并且与650kHz时钟同相。这意味着在V的某些采样瞬间在SRC的输入端数据的正确数值可能是不可得的。由于那种特定的理由，为了如同举例说明那样以相同的方式给数据加权，在信道中或许需要数据的潜伏时间。
图14举例说明与依照本发明在图16中和在图12的模块1201中展示的抽取SRC有关的时间安排和计算。输入数据1403是按MCLK/F(在图14的例子中650kHz)的Fmod速率可得的，而且首先需要内插和积分。这是通过将输入数据1403乘以对应的V1402值得到信号1404实现的。数据需要进一步的积分和抽取以得到信号1406。这是结合图13针对图6的内插SRC描述的同样的积分和抽取作用。为了通过抽取SRC完成数据处理，需要两级微分。
举例说明抽取SRC的全部作用的方框图被展示在图15中。它包括安排在基于CIC的sinc2滤波和抽取1503前面的上采样器1502，在那里上采样可能是不统一的。
抽取SRC的细节是用图16的方框图举例说明的，其中CIC积分部份与上采样结合，后面跟着随后被应用于两个微分级的CIC积分和抽取，以便完成CIC操作。
内插和积分级以逐个样本为基础受从频率调制器(图12中的1206)到达的数字的影响，为的是实现不统一的采样。这在图17的时间安排图中得到进一步说明，其中输入数据1701被乘以频率调制器数据，得到数值183×D0、183×D1，185×D2，它们是正在按不统一的比率完成内插随后积分的输入数据的结果。
熟悉这项技术的人将领会到这一事实，即数字输入样本的数据流能按等于噪声整型时钟信号的超采样率进行调制。这种处理能用∑-Δ调制器来实现。可变比率的采样率变换的一般主题是在通过引证被全部并入本文的美国专利第5,892,468号、美国专利第5,963,160号、美国专利第5,497,152号、美国专利第5,489,903号和美国专利第5,512,897号中详细讨论的。
图18是泛泛地举例说明采样率可变的数模变换器(DAC)系统的一个实施方案的方框图。该系统包括在N-位总线10上按输入采样率接收数字输入样本的上采样元件12。上采样元件12照惯例借助内插比Z对数字输入样本进行上采样和在N-位总线14上把经上采样的样本提供给滤波器16。数字滤波器16照惯例减少经上采样的数字样本的图像并且在N-位总线18上经过滤波的上采样样本提供给∑-Δ调制器20。
∑-Δ调制器20照惯例按受在线路44上收到的噪声整型时钟信号控制的超采样率完成关于经过滤波的上采样样本的噪声整型。∑-Δ调制器20是把调制数据流在N-位总线22上提供给把调制数据流变换成模拟信号的DAC 24的N-位调制器。模拟信号是在线路26上提供给减少模拟信号的高频量子化噪声成份和在线路30上提供模拟输出信号的模拟低通滤波器28的。
电路的全部目的是在总线22上以等于超采样比乘预先选定的可以是特定范围内的任何比率的输入采样率的超采样率产生数字输入样本。预先选定的输入采样率是在线路52上给在响应中计算时钟信号并且在线路44上提供那个时钟信号控制调制器20的采样率的采样率控制电路45。因为调制器20的采样率与系统的超采样比成比例，所以采样率控制线路45至少部份地控制超采样比，如同下面将更详细地描述的那样。上采样元件12的固定的内插比Z优选等于超采样比。预先选定的输入采样率可以是某个范围内的任何频率值，而且可以与系统的主时钟信号的频率无关。
依据在线路52上收到的使用者输入的预期的输入采样率，采样率控制电路45在线路44上产生有∑-Δ噪声整型特征的时钟信号。频率选择电路54依据预期的输出采样率输入信号产生代表预期的输出采样率的M-位数字频率选择信号。数字∑-Δ调制器50接收总线56上的频率选择信号并且∑-Δ调制该频率选择信号以便在总线58上产生P-位输出代码。∑-Δ调制器50按受时钟46控制的恒定的比率操作。时钟46产生的时钟信号是在线48上提供给∑-Δ调制器50的。
随机函数发生器/抑制器电路64接收来自主时钟电路60的主时钟信号作为线路62上的输入并且通过控制∑-Δ调制器50的P-位输出代码允许在固定数目的这样的信号之内特定数目的主时钟信号在线66上输出。换句话说，等于主时钟信号的某个分数(从0到1)的时钟信号将被随机函数发生器/抑制器电路输出，该分数取决于∑-Δ调制器输出的P-位代码。随机函数发生器/抑制器电路可以是技术上已知的这样的电路中任何一种。这样的电路的一个例子是在McGraw-Hill Book Company于1984出版的Roland E.Best的著作“Phase Lock Loops，Theory，Design，andApplication”中描述的。在线路66上输出的时钟信号由于对总线58上的∑-Δ代码输出的控制具有∑-Δ噪声整型特征。
然后，线路66上的噪声整型时钟信号可以用分频器68进行频率调节并且在线路44上提供，以便控制调制器20的操作速率。
分频器68将在线路66上收到的噪声整型输出信号的频率减少恒定的X倍。如同熟悉这项技术的人将理解的那样，分频器68可以用计数器实现。这个倍数X是为实现DAC系统的预期超采样比而选定的。在线路66上时钟信号的频率与在线路52上输入的预先选定的采样率和主时钟60产生的已知主时钟信号有关。因此，在线路66上产生的时钟信号与预先选定的输入采样率之比是已知的，而且借此分频器68的倍数X能被预先选定，以便实现适合特定应用的预期的超采样比。
DAC系统的操作的一个例子如下。假定时钟46在线路48上产生的时钟信号是3.072MHz。所以，∑-Δ调制器50在3.072MHz下操作。此外，假定在线路62上收到的来自主时钟60的主时钟信号是24.576MHz。如果在总线10上收到的数字输入样本的预期的输入采样率是48kHz，那么使用者将在线52上键入48kHz。频率选择电路54将根据48kHz的输入信号线路56上产生代表48kHz的预期的输入数据传输率的M-位频率选择信号。人们应该理解频率选择信号中的位数M控制DAC系统所能实现的预期的输入采样率的精确度。
频率选择信号是用∑-Δ调制器50按3.072MHz的比率进行∑-Δ调制的，而P-位输出代码是在总线58上提供的。∑-Δ调制器50的P-位输出代码有∑-Δ噪声整型特征并且控制随机函数发生器/抑制器电路64以便调节线路62上收到的24.576MHz主时钟信号的频率。明确地说，∑-Δ调制器50的输出代码控制随机函数发生器/抑制器电路54传送主时钟信号的若干分之几。在这个特定的例子中，在预期的输入采样率为48kHz的情况下，优选主时钟信号的八分之六在线路66上输出。换句话说，24.576MHz的主时钟信号的3/4(即18.432MHz的时钟信号)是在线66上提供的。这个18.432MHz的时钟信号具有噪声整型频率特性而且近似等于384乘48kHz的预期输入采样率。
然后，为了调节DAC的超采样比，18.432MHz时钟信号可以用分频器68进行频率调节。如果需要超采样比为384，那么借助分频器68的进一步分频不是必要的，于是所用的倍数X为1。作为替代，如果所需要的超采样比是64，那么因子X被设定为6，而且18.432时钟信号借助分频器68除以因子6，于是在线路44上提供3.072MHz的时钟信号借此控制调制器的操作比率。人们将注意到3.072MHz的信号是64乘48kHz的预期输入率(即，超采样比为64)。因此，在这个例子中，上采样元件12的内插比Z将被设定为64，以便按64乘48kHz的预期输入在总线18上采样率产生输入样本。
如同熟悉这项技术的人将领会的那样，部份地借助分频器68的因子X设定的DAC系统的超采样比与DAC系统的信噪比成比例。比较高的超采样比产生比较高的信噪比和更精确的输出。然而，较高的超采样比需要较大的内插比，后者使精确地实现更困难更昂贵的较长的滤波器成为必要。因此，如同熟悉这项技术的人将理解的那样，在对较高超采样比的预期和关于大数字滤波器的实际限制之间的平衡必定受到影响。
∑-Δ调制器50优选是N-阶P-位调制器。阶数较高的∑-Δ调制器通常将产生噪声整型特性较大的(即，信噪比比较高的)输出样本。∑-Δ调制器是为了产生P-位输出代码(在优选实施方案中P＞1)而被选中的，因为随着输出代码中的位数增加，操作∑-Δ调制器50所必需的时钟频率减少。然而，人们将领会到所描述的系统不受这样的限制。另一方面，如果适当地增加在线路48上收到的用来为调制器提供时钟信号的时钟频率，那么∑-Δ调制器50可能是1位的调制器。
图18的系统主要特征是抽取点的时间间隔受N-阶P-位∑-Δ调制器控制，以致不统一抽取产生的任何误差(即，抽取点上的噪声)都被整型(“噪声整型”)到高频范围。如同在∑-Δ系统的领域中众所周知的那样，经整型的噪声误差能借助传统的滤波技术减少。
一些其它的利益也被获得。通过适当选择产生∑-Δ分段采样点的比率和用来控制这些采样点的间隔的位数，系统的信噪比可以得到控制。另外，为了调节信噪比使之适合特定的应用，对线路26上的模拟输出信号使用的滤波程度也能改变。
至此已描述了与现有技术相比提供截然不同的利益的采样率变换器。熟悉这项技术的人将领会到显然不脱离本发明的精神和范围可以有许多修改方案。因此，除了必不可少的权利要求书之外，不打算使本发明受到其它限制。

Claims (24)

1.一种对输入数据流进行操作完成输入数据流的上采样、滤波和下采样，产生采样率高于输入数据流的、输出数据流的、改进的内插采样率变换器，其中改进包括：
级联积分梳状滤波器至少完成输入数据流的一部份上采样和滤波；以及
下采样是以瞬时可变比率实施的。
2.根据权利要求1的改进的内插采样率变换器，其中下采样是通过数字∑-Δ调制器，以瞬时可变的比率实施的，所述的数字∑-Δ调制器是以逐个样本为基础控制下采样实现不统一的下采样的。
3.根据权利要求2的改进的内插采样率变换器，其中∑-Δ调制器的输出被分开，以提供有固定的频率和不统一的周期的时钟信号。
4.一种对输入数据流进行操作完成输入数据流的上采样、滤波和下采样，产生采样率低于输入数据流的、输出数据流的、改进的抽取采样率变换器，其中改进包括：
级联积分梳状滤波器至少完成输入数据流的一部份滤波和下采样；以及
上采样是以瞬时可变的比率实施的。
5.根据权利要求4的改进的抽取采样率变换器，其中上采样是通过数字∑-Δ调制器以瞬时可变的比率实施的，所述的数字∑-Δ调制器是以逐个样本为基础控制上采样实现不统一的上采样的。
6.根据权利要求5的改进的抽取采样率变换器，其中∑-Δ调制器的输出被分开以提供有固定的频率和不统一的周期时钟信号。
7.一种借助因子M/N提供比率变换的内插采样率变换器，其中包括：
借助因子M完成输入数据流上采样的上采样器；
依照预定的功率谱完成上采样数据流整型的滤波器；以及
对已整型的上采样信号借助因子N完成下采样产生数据输出流的下采样器；
其中上采样器和滤波器至少部份地是借助级联积分梳状滤波器实现的；而且
上采样因子M是自然数，而下采样因子N是有理数但不必是自然数。
8.根据权利要求7的内插采样率变换器，其中预定的功率谱与sinc2成正比。
9.根据权利要求7的内插采样率变换器，进一步包括为下采样器准备N值噪声整型控制的∑-Δ调制器。
10.根据权利要求9的内插采样率变换器，其中∑-Δ调制器以逐个样本为基础控制下采样以实现不统一的下采样。
11.根据权利要求10的内插采样率变换器，其中∑-Δ调制器的输出被分开以提供有固定的频率和不统一的周期的时钟信号。
12.一种借助因子M/N提供比率变换的抽取采样率变换器，其中包括：
借助因子M对输入数据流完成上采样的上采样器；
依照预定的功率谱对经过上采样的数据流完成整型的滤波器；以及
对已整型的上采样信号借助因子N完成下采样产生数据输出流的下采样器；
其中滤波器和下采样器至少部份地是借助级联积分梳状滤波器实现的；而且
上采样因子M是有理数但不必是自然数，而下采样因子N是自然数。
13.根据权利要求12的抽取采样率变换器，其中预定的功率谱与sinc2成正比。
14.根据权利要求12的抽取采样率变换器，进一步包括为上采样器准备M值的噪声整型控制的∑-Δ调制器。
15.根据权利要求14的抽取采样率变换器，其中∑-Δ调制器以逐个样本为基础控制上采样以实现不统一的上采样。
16.根据权利要求15的抽取采样率变换器，其中∑-Δ调制器的输出被分开，以提供有固定的频率和不统一的周期的时钟信号。
17.一种用于数字输入信号的采样率变换方法，该方法由下述步骤组成：
(a)按输入采样率提供输入数字数据流；
(b)至少部份地利用级联积分梳状滤波器借助整数值I完成输入数字数据流的滤波和内插；以及
(c)借助瞬时可变值V对已完成内插的输入数字数据流进行抽取，按输出采样率提供输出数字数据流。
18.根据权利要求17的方法，其中借助瞬时可变值V对已完成内插的输入数字数据流进行抽取的步骤(c)进一步包括通过以逐个样本为基础控制下采样，以实现不统一的下采样的数字∑-Δ调制器推演出瞬时可变值V的步骤。
19.一种用于数字输入信号的采样率变换的方法，该方法由下述步骤组成：
(a)按输入采样率提供输入数字数据流；
(b)借助瞬时可变值V完成对输入数字数据流的内插；以及
(c)至少部份地利用级联积分梳状滤波器借助数值I完成对已完成内插的输入数字数据流的滤波和抽取，以便按输出采样率提供输出数字数据流。
20.根据权利要求19的方法，其中借助瞬时可变值V完成对输入数字数据流的内插的步骤(b)进一步包括通过以逐个样本为基础控制上采样以实现不统一的上采样的数字∑-Δ调制器推演出瞬时可变值V的步骤。
21.一种用于数字输入信号的采样率变换器，其中包括：
用来按输入采样率提供输入数字数据流的装置；
用来至少部份地利用级联积分梳状滤波器借助整数值I完成对输入数字数据流的滤波和内插的装置；以及
用来借助瞬时可变值V对已完成内插的输入数字数据流进行抽取，以便按输出采样率提供输出数字数据流的装置。
22.根据权利要求21的采样率变换器，其中用来借助瞬时可变值V对已完成内插的输入数字数据流进行抽取的装置包括用来推演出瞬时可变值V的数字∑-Δ的调制器装置，所述数字∑-Δ的调制器装置是通过以逐个样本为基础控制下采样以实现不统一的下采样的。
23.一种用于数字输入信号的采样率变换器，其中包括：
用来按输入采样率提供输入数字数据流的装置；
用来借助瞬时可变值V对输入数字数据流完成内插的装置；以及
用来至少部份地利用级联积分梳状滤波器借助数值I对已完成内插的输入数字数据流进行滤波和抽取，以便按输出采样率提供输出数字数据流的装置。
24.根据权利要求23的采样率变换器，其中用来借助瞬时可变值V对输入数字数据流完成内插的装置包括用来推演瞬时可变值V的数字∑-Δ调制器装置，所述数字∑-Δ调制器装置是通过以逐个样本为基础控制上采样实现不统一的上采样的。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100561582C (zh) * 2006-05-22 2009-11-18 上海奇码数字信息有限公司 音频解码器和音频解码方法
CN1972179B (zh) * 2005-11-23 2010-12-29 中兴通讯股份有限公司 一种多载波信号的产生方法
CN105024670A (zh) * 2015-07-17 2015-11-04 西安空间无线电技术研究所 跳频背景下的多调制方式多速率信号的快速数字滤波方法
CN109997340A (zh) * 2016-05-31 2019-07-09 奥克托信息技术股份公司 用于样本流的采样率转换的方法和设备

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006523996A (ja) * 2003-03-31 2006-10-19 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ アップおよびダウン・サンプル・レート・コンバータ
US7587131B1 (en) * 2004-05-28 2009-09-08 Magnum Semiconductor, Inc. Audio clocking in video applications
WO2006053156A1 (en) * 2004-11-12 2006-05-18 Analog Devices, Inc. Sample rate converter for reducing the sampling frequency of a signal by a fractional number
US7689195B2 (en) * 2005-02-22 2010-03-30 Broadcom Corporation Multi-protocol radio frequency identification transponder tranceiver
US7583179B2 (en) * 2005-02-22 2009-09-01 Broadcom Corporation Multi-protocol radio frequency identification transceiver
SG126799A1 (en) * 2005-04-29 2006-11-29 Oki Techno Ct Singapore Pte Ltd A modified transposed farrow structure
US7899135B2 (en) * 2005-05-11 2011-03-01 Freescale Semiconductor, Inc. Digital decoder and applications thereof
US7894560B2 (en) * 2005-09-22 2011-02-22 Freescale Semiconductor, Inc. Pilot tracking module operable to adjust interpolator sample timing within a handheld audio system
US7227478B1 (en) * 2005-12-14 2007-06-05 Sigmatel, Inc. Sample rate converter with selectable sampling rate and timing reference
US7196648B1 (en) * 2005-12-23 2007-03-27 Cirrus Logic, Inc. Non-integer decimation using cascaded intergrator-comb filter
US7417569B2 (en) * 2006-11-30 2008-08-26 Broadcom Corporation Sampling rate converter with no timing drift and bounded amplitude error
US7515071B2 (en) * 2006-11-30 2009-04-07 Broadcom Corporation Method and system for audio CODEC voice ADC processing
US7912728B2 (en) * 2006-11-30 2011-03-22 Broadcom Corporation Method and system for handling the processing of bluetooth data during multi-path multi-rate audio processing
CN101459451B (zh) * 2007-12-14 2013-08-28 华为技术有限公司 数字发射机、数字接收机和中射频子系统及信号处理方法
JP5358676B2 (ja) * 2009-03-27 2013-12-04 パナソニック株式会社 フィルタ回路、送信フィルタ回路、半導体集積回路及び通信機器並びにフィルタ回路のタイミング調整方法
CN101969331B (zh) * 2010-05-27 2013-03-13 福建京奥通信技术有限公司 一种解决资源消耗的数字选频方法
US8849883B2 (en) * 2011-03-23 2014-09-30 Analog Devices, Inc. Method and apparatus for adaptive control of the decimation ratio in asynchronous sample rate converters
US8918666B2 (en) 2011-05-23 2014-12-23 Intel Mobile Communications GmbH Apparatus for synchronizing a data handover between a first and second clock domain through FIFO buffering
US8826062B2 (en) 2011-05-23 2014-09-02 Intel Mobile Communications GmbH Apparatus for synchronizing a data handover between a first clock domain and a second clock domain through phase synchronization
US8831085B2 (en) * 2011-12-15 2014-09-09 Texas Instruments Incorporated Digital time-interleaved RF-PWM transmitter
US8570202B2 (en) 2012-02-03 2013-10-29 Sigear Europe Sarl Digital-to-analog converter implementing hybrid conversion architecture
US9917662B2 (en) * 2014-01-22 2018-03-13 Siemens Aktiengesellschaft Digital measurement input for an electric automation device, electric automation device comprising a digital measurement input, and method for processing digital input measurement values
CA2940657C (en) 2014-04-17 2021-12-21 Voiceage Corporation Methods, encoder and decoder for linear predictive encoding and decoding of sound signals upon transition between frames having different sampling rates
WO2017017668A1 (en) * 2015-07-10 2017-02-02 Sital Technology And Hardware Engineering (1997) Ltd. System for device authentication
US10970382B2 (en) * 2015-07-10 2021-04-06 Sital Technology And Hardware Engineering (1997) Ltd. System for device authentication
US11645430B2 (en) * 2015-07-10 2023-05-09 Sital Technology And Hardware Engineering (1997) Ltd. System for device authentication
US11211942B2 (en) 2016-02-02 2021-12-28 Analog Devices International Unlimited Company Circuits, systems, and methods for providing asynchronous sample rate conversion for an oversampling sigma delta analog to digital converter
JP6950558B2 (ja) * 2018-02-15 2021-10-13 株式会社デンソー 距離測定装置
US10862505B1 (en) 2020-02-27 2020-12-08 Nxp Usa, Inc. Arbitrary rate decimator and timing error corrector for an FSK receiver

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4893339A (en) * 1986-09-03 1990-01-09 Motorola, Inc. Secure communication system
US5963160A (en) * 1993-09-13 1999-10-05 Analog Devices, Inc. Analog to digital conversion using nonuniform sample rates
US5892468A (en) 1993-09-13 1999-04-06 Analog Devices, Inc. Digital-to-digital conversion using nonuniform sample rates
WO1995008221A1 (en) * 1993-09-13 1995-03-23 Analog Devices, Inc. Digital to analog conversion using nonuniform sample rates
US5497152A (en) * 1993-09-13 1996-03-05 Analog Devices, Inc. Digital-to-digital conversion using non-uniform sample rates
US5512897A (en) * 1995-03-15 1996-04-30 Analog Devices, Inc. Variable sample rate DAC
DE19925464C2 (de) * 1999-06-02 2003-01-02 Univ Dresden Tech Verfahren und Schaltungsanordnung zur Abtastratenanpassung digitaler Signale
US6522275B2 (en) * 2001-02-08 2003-02-18 Sigmatel, Inc. Method and apparatus for sample rate conversion for use in an analog to digital converter
US6531970B2 (en) * 2001-06-07 2003-03-11 Analog Devices, Inc. Digital sample rate converters having matched group delay

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1972179B (zh) * 2005-11-23 2010-12-29 中兴通讯股份有限公司 一种多载波信号的产生方法
CN100561582C (zh) * 2006-05-22 2009-11-18 上海奇码数字信息有限公司 音频解码器和音频解码方法
CN105024670A (zh) * 2015-07-17 2015-11-04 西安空间无线电技术研究所 跳频背景下的多调制方式多速率信号的快速数字滤波方法
CN105024670B (zh) * 2015-07-17 2017-09-22 西安空间无线电技术研究所 跳频背景下的多调制方式多速率信号的快速数字滤波方法
CN109997340A (zh) * 2016-05-31 2019-07-09 奥克托信息技术股份公司 用于样本流的采样率转换的方法和设备
CN109997340B (zh) * 2016-05-31 2022-04-08 奥克托信息技术股份公司 用于样本流的采样率转换的方法和设备

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