JP5358676B2 - フィルタ回路、送信フィルタ回路、半導体集積回路及び通信機器並びにフィルタ回路のタイミング調整方法 - Google Patents

Description

本発明は、高速通信を実現するために高速処理が可能な送信フィルタに関する。

従来、信号をアンテナから送信する通信システムでは、送信信号の必要周波数帯域を送信フィルタで取り出し、この送信信号をＲＦ（Radio Frequency）部で搬送波とミキシングして変調した後、送信信号としてアンテナから送信している。ミリ波通信システム向けの送信フィルタとして、ＩＥＥＥ８０２．１５．３ｃではα（roll-off factor）＝０．２５のＲＲＣ（Root Raised Cosine）フィルタが規格として定められている。ここで、α＝０．２５のＲＲＣフィルタをアナログフィルタで実現するには、１４次以上のフィルタが必要であり、チップ化するには現実的ではなく、送信フィルタの実現が大きな課題となっている。

そこで、従来、例えば特許文献１では、送信フィルタとして、デジタルフィルタとＤＡＣとで実現した構成が提案されている。この送信フィルタの構成を図９に示す。

同図において、１は送信フィルタ、２はデジタルフィルタ、３はＤＡＣ（Digital to Analog Converter）、４はＰＬＬ回路、５はＬＰＦ（Low Pass Filter）である。この送信フィルタ１では、デジタルフィルタ２の出力は、ＤＡＣ３でアナログ値に変換された後、ＤＡＣ３の後段に接続したＬＰＦ５で高周波成分をカットされる。前記デジタルフィルタ２及びＤＡＣ３は、共に、前記ＰＬＬ回路４からクロックがクロック配線６を介して供給されて動作する。この送信フィルタ１は、数ＭＨｚ程度の速度の通信に使用される。

特表２００８−５２７９３５号公報（第１図）

ところで、近年では、無線ＰＡＮ（Personal Area Network）に位置付けられる３０〜３００ＧＨｚ帯域を用いたミリ波無線通信システムが注目されている。その主な理由は２つあり、１つ目は６０ＧＨｚ帯域は免許不要帯域であること、２つ目はＣＭＯＳ微細化に伴って６０ＧＨｚのＲＦ（Radio Frequency）部も１チップ化可能になりつつあることが挙げられる。

そこで、前記従来の数ＭＨｚ程度の速度の通信に使用される送信フィルタを数ＧＨｚの通信システムに使用することを考えると、次の課題が生じる。

即ち、前記従来の送信フィルタでは、前記デジタルフィルタ２とＤＡＣ３とがデータ値を正しく取り込むためには、供給されるクロックと入力されるデータとの関係が適切なタイミング関係にある必要があるが、前記デジタルフィルタ２とＤＡＣ３とに前記ＰＬＬ回路４から各々独立にクロックを供給した場合には、クロック配線の抵抗成分及び寄生容量成分等による遅延や、クロック配線６に挿入されるバッファ（図９では図示せず）による遅延が生じ、これらの遅延やその遅延ばらつき等を考慮した上で、タイミング設計を行う必要がある。しかしながら、数ＧＨｚの高速信号を扱う場合には、供給されるクロックと入力されるデータとの間のタイミング制約が一層厳しくなり、マージンの確保が極めて困難になるという課題がある。

このように従来の数ＭＨｚ程度の速度の通信に使用される送信フィルタでは、数ＧＨｚの通信システムで使用するためには、タイミングマージンの確保が極めて困難である。

本発明の目的は、例えば数ＧＨｚの高速通信システムで使用する場合にも、タイミングマージンの確保が比較的容易な送信フィルタ等を提供することにある。

前記目的を達成するため、本発明では、フィルタ回路において、タイミング設計に影響するクロック配線の抵抗成分や寄生容量成分等による遅延を削減したり、複数チャネルの信号を送信するための送信フィルタでは各チャネルへのクロックを共用する構成を採用する。

具体的に、請求項１記載の発明のフィルタ回路は、複数個のデジタルフィルタと、複数個のデコーダを内蔵するＤＡＣとを備え、前記複数個のデジタルフィルタと前記ＤＡＣの複数個のデコーダとは並列処理を行うフィルタ回路であって、前記ＤＡＣへ基準クロックを供給するＰＬＬ回路と、前記ＤＡＣ内に配置され、前記供給された基準クロックを分周する分周器とを備え、前記分周器で生成された分周クロックは、前記ＤＡＣ内の前記複数個のデコーダを含むパラレル処理部及び前記複数個のデジタルフィルタへ供給されることを特徴とする。

請求項２記載の発明の送信フィルタ回路は、前記請求項１記載のフィルタ回路が、信号をアンテナから出力するＲＦ部の前段に配置される送信フィルタであることを特徴とする。

請求項３記載の発明の半導体集積回路は、前記請求項１記載のフィルタ回路又は請求項２記載の送信フィルタ回路を搭載したことを特徴とする。

請求項４記載の発明の通信機器は、前記請求項１記載のフィルタ回路、請求項２記載の送信フィルタ回路又は請求項３記載の半導体集積回路を搭載したことを特徴とする。

請求項５記載の発明のフィルタ回路は、複数チャネルの信号を持つフィルタ回路であって、前記複数チャネルに等しい個数のデジタルフィルタ及びＤＡＣを備え、前記複数個のＤＡＣは、ＰＬＬ回路からの基準クロック配線に挿入されるクロックバッファを共有することを特徴とする。

請求項６記載の発明は、前記請求項５記載のフィルタ回路において、前記複数チャネルの信号は、Ｉ信号とＱ信号とからなる直交信号であることを特徴とする。

請求項７記載の発明のフィルタ回路は、デジタルフィルタと、前記デジタルフィルタのデジタル出力をアナログ値に変換するＤＡＣとを備えたフィルタ回路において、前記ＤＡＣの出力信号を期待値と比較する比較器を有し、前記比較器の比較結果に応じて、前記ＤＡＣへ供給するクロック信号の遅延又は前記ＤＡＣ内でのデータの遅延が調整されることを特徴とする。

請求項８記載の発明は、前記請求項７記載のフィルタ回路のタイミング調整方法であって、所定のタイミングテスト期間において、前記デジタルフィルタからテスト信号を前記ＤＡＣへ入力し、その後、前記テスト信号が入力された前記ＤＡＣの出力信号を、前記比較器において、前記テスト信号に対する期待値と比較するタイミングテストを行い、前記ＤＡＣの出力信号が前記期待値と等しい場合には、通常動作モードへ移行し、前記ＤＡＣの出力信号が前記期待値と一致しない場合には、前記ＤＡＣへ供給するクロック信号の遅延又は前記ＤＡＣ内でのデータの遅延を調整することを特徴とする。

請求項９記載の発明は、前記請求項８記載のフィルタ回路のタイミング調整方法であって、前記ＤＡＣへ供給するクロック信号の遅延又は前記ＤＡＣ内でのデータの遅延を調整した後、再度、前記タイミングテストを行うことを、前記ＤＡＣの出力信号が前記期待値と等しくなるまで繰り返すことを特徴とする。

請求項１０記載の発明は、前記請求項８記載のフィルタ回路のタイミング調整方法において、前記タイミングテスト期間は、電源起動時であることを特徴とする。

請求項１１記載の発明は、前記請求項８記載のフィルタ回路のタイミング調整方法において、前記テスト信号は、期待値が所定回数連続して同じ値を取るパターンに設定され、この同じ値を取るサイクルを変更する信号であり、前記比較器は、前記ＤＡＣのサンプリング周波数よりも低い周波数で動作することを特徴とする。

請求項１２記載の発明は、前記請求項８記載のフィルタ回路のタイミング調整方法において、前記テスト信号は、ＤＡＣ内に配置されるデータ切り替え用の複数個のスイッチを全て変化させるパターンであることを特徴とする。

請求項１３記載の発明は、前記請求項７記載のフィルタ回路において、前記ＤＡＣへ供給するクロック信号の遅延は、前記クロック信号を供給するクロック配線に配置されるバッファの電流能力を変更して行われることを特徴とする。

請求項１４記載の発明は、前記請求項７記載の送信フィルタ回路が、信号をアンテナから出力するＲＦ部の前段に配置される送信フィルタであることを特徴とする。

請求項１５記載の発明の半導体集積回路は、前記請求項７記載のフィルタ回路又は前記請求項１４記載の送信フィルタ回路を搭載したことを特徴とする。

請求項１６記載の発明の通信機器は、前記請求項１５記載の半導体集積回路を搭載したことを特徴とする。

請求項１７記載の発明の半導体集積回路は、複数個のデジタル回路と、複数個のデコーダを内蔵するＤＡＣからなり、前記複数個のデジタル回路と前記ＤＡＣの複数個のデコーダとは、それぞれ並列処理を行う回路であって、前記ＤＡＣへ供給される基準クロックと、前記ＤＡＣ内に配置され、前記供給された基準クロックを分周するする分周器とを備え、前記分周器で生成された分周クロックは、前記ＤＡＣ内の前記複数個のデコーダを含むパラレル処理部、及び前記複数個のデジタル回路を含むパラレル処理部へ供給されることを特徴とする。

請求項１８記載の発明の通信機器は、請求１７記載の半導体集積回路を搭載したことを特徴とする。

以上により、本発明では、高速動作するフィルタ回路を実現するために、デジタルフィルタを複数個配置すると共に、ＤＡＣ内にデコーダを複数個配置したパラレル処理部を設ける場合に、これら複数個のデジタルフィルタとＤＡＣ内のパラレル処理部への分周クロックを生成する分周器をＤＡＣ内に配置したので、基本クロックを生成するＰＬＬ回路からＤＡＣまでの間のタイミングケアが不要になり、その結果、数ＧＨｚで高速動作させるフィルタ回路でのタイミングマージンが確保し易くなる。

また、本発明では、複数チャネルの信号を持つフィルタ回路において、複数個のＤＡＣがＰＬＬ回路からの基準クロック配線に挿入されるクロックバッファを共有するので、複数チャネルの信号の線形性が良好に確保される。

更に、本発明では、比較器を設け、その比較器での比較結果に応じてフィルタ回路でのデータとクロックとの間のタイミング関係を補正できるので、半導体の製造プロセスでのばらつきや、経年劣化に起因するタイミングエラーが有効に防止される。

以上説明したように、本発明のフィルタ回路によれば、データとクロック間のタイミングマージンを確保し易くなり、数ＧＨｚで高速動作するフィルタ回路を実現することが可能である。

本発明の実施形態１における送信フィルタ回路の構成を示す図である。 本発明の実施形態２における送信フィルタ回路の構成を示す図である。 同送信フィルタ回路に備えるＤＡＣの内部構成を示す図である。 本発明の実施形態３における送信フィルタ回路の構成を示す図である。 デジタルフィルタの具体例を示す図である。 ＰＬＬ回路の具体例を示す図である。 本発明の実施形態４におけるミリ波通信システムの全体概略構成を示す図である。 は同ミリ波通信システムで使用するデジタルフィルタに入力されるゼロ挿入２倍アップサンプルデータの一例を示す図である。 従来の送信フィルタ回路の構成を示す図である。

以下に、本発明の実施形態について図面を参照しながら説明する。

（実施形態１）
図１は本発明の実施形態１における送信フィルタ回路の構成を示す。

図１において、１は送信フィルタであって、この送信フィルタ１には、２個並列のデジタルフィルタ２と、１個のＤＡＣ３と、ＰＬＬ回路４と、ＬＰＦ５とが備えられる。

前記ＤＡＣ３には、内部に、２個並列のデコーダ７と、パラレル−シリアル変換回路８と、スイッチドライバ９と、スイッチ１０と、電流源１１とが備えられる。このＤＡＣ３は、電流加算型ＤＡＣであって、前記２個のデジタルフィルタ２から入力されるバイナリーデータを前記２個のデコーダ７で各々１６進数等にデコードした後、前記パラレル−シリアル変換回路８で１つのシリアルデータに変換し、前記スイッチドライバ９に入力して、前記スイッチ１０を駆動する。従って、前記電流源１１から出力される電流は、前記２個並列のデジタルフィルタ２からのデジタルデータに応じて出力及び反転出力が制御されて、所望のアナログ値を得る。

本実施形態では、前記送信フィルタ１は数ＧＨｚで高速動作させる。この高速動作の送信フィルタを比較的容易に実現するために、複数個（ｎ個）のデジタルフィルタ２を並列動作させる。これにより、各デジタルフィルタ２の動作周波数は送信フィルタ１の動作周波数の１／ｎで済むので、各デジタルフィルタ２を容易に構成可能である。例えば、送信フィルタ１を３．４５６ＧＨｚで高速動作させる場合には、本実施形態ではデジタルフィルタ２は２個並列であるので、各デジタルフィルタ２を１．７２８ＧＨｚで並列動作させれば済む。

前記２個のデジタルフィルタ２で入力データを並列処理する関係上、前記ＤＡＣ３内では、デジタルフィルタ２の個数に等しい２個のデコーダ７が備えられる。この２個のデコーダ７は、２個のデジタルフィルタ２の出力を並列にデコード処理し、それ等のパラレルデータをその後段のパラレル−シリアル変換回路８で１つのシリアルデータに変換する。従って、これらのデコーダ７の動作周波数も送信フィルタ１の動作周波数の１／ｎで済む。

前記ＰＬＬ回路４は基準クロックＣＬＫ１を生成する。この基準クロックＣＬＫ１は、基準クロック配線１５を介して前記ＤＡＣ３内のスイッチドライバ９に供給される。

一方、ＤＡＣ３内には、分周器６が配置される。この分周器６は、前記基準クロック配線１５から前記基準クロックＣＬＫ１が供給され、この基準クロックＣＬＫ１を２分周する。この２分周クロックＣＬＫ２は、２分周クロック配線１６を介して前記並列動作する２個のデジタルフィルタ２と前記ＤＡＣ３内のパラレル動作部（即ち、２個のデコーダ７及びパラレル−シリアル変換回路８）とに供給される。

前記高速動作するＤＡＣ３の出力データと、前記ＰＬＬ回路４からＤＡＣ３へ供給する基準クロックＣＬＫ１は、差動で伝送される。

次に、本実施形態１の動作を説明する。先ず、ＤＡＣ３内のタイミングを考える。スイッチドライバ９には基準クロックＣＬＫ１が、２個のデコーダ７には２分周クロックＣＬＫ２が供給される。この時、スイッチドライバ９に入力されるデータと基準クロックＣＬＫ１との間の遅延要素は、分周器６の遅延、２分周クロック配線１６の遅延（この２分周クロック配線１６にバッファを配置する場合には更にバッファの遅延）、パラレル−シリアル変換回路８の遅延、データ配線の遅延である。

ここで、前記２分周クロックＣＬＫ２をＰＬＬ回路４内で生成して前記ＤＡＣ３内のパラレル動作部に供給する場合には、２分周クロック配線が長くなり、より大きな遅延を考慮する必要が生じること、及び、基準クロックＣＬＫ１と２分周クロックＣＬＫ２との周波数が異なる関係上、ＰＬＬ回路４からＤＡＣ３までの基準クロック配線１５での寄生容量等に起因する遅延と、ＰＬＬ回路４からＤＡＣ３までの２分周クロック配線での寄生容量等に起因する遅延も考慮する必要が生じる。従って、この場合には、ＰＬＬ回路４を起点としたより上位レベルでのタイミング検証が必要となる。しかし、本実施形態では、分周器６がＤＡＣ３内に配置されているので、分周器６の基準クロックＣＬＫ１入力点を起点としてタイミング検証できる。従って、ＰＬＬ回路４とＤＡＣ３間のタイミングケアが不要となり、また、２分周クロック配線１６の配線長の短縮により、タイミングマージンを確保し易くなる。

次に、前記デジタルフィルタ２について考えると、ＤＡＣ３内の分周器６の２分周クロックＣＬＫ２をデジタルフィルタ２のクロックとして用いているので、前記と同様に、ＰＬＬ回路４とＤＡＣ３間のタイミングケアが不要となる。

尚、以上の説明では、デジタルフィルタ２とＤＡＣ３内のデコーダ７とを２パラレル構成としたが、例えば８パラレル構成など、パラレル数を増やしても良いのは勿論である。

このように、ＤＡＣ３内で分周した２分周クロックＣＬＫ２をＤＡＣ３内のパラレル処理部と２個並列のデジタルフィルタ２でのデータ並列処理に用いるので、タイミング設計時の遅延要素を削減でき、高速化が可能となる。

（実施形態２）
図２及び３は本発明の実施形態２における送信フィルタ回路の構成を示す。

図２は、１組のＩ／Ｑ信号などの複数チャネルの信号を送信するための送信フィルタ回路を示す。同図の送信フィルタ回路では、Ｉ信号用のデジタルフィルタ２ａ、ＤＡＣ３ａ及びＬＰＦ５ａと、Ｑ信号用のデジタルフィルタ２ｂ、ＤＡＣ３ｂ及びＬＰＦ５ｂとが備えられる。

このような１組のＩ／Ｑ信号用の送信フィルタ回路では、図３に示すように、各ＤＡＣ３ａ、３ｂ内に備えるスイッチドライバ９へ基準クロックＣＬＫ１を供給する基準クロック配線１５にバッファ１２を挿入し、このバッファ１２を前記２個のＤＡＣ３ａ、３ｂ間で共有する構成を採用している。

次に、本実施形態２の動作を説明する。１組のＩ／Ｑ信号を送信する場合、前記各ＤＡＣ３ａ、３ｂからの２つの信号の出力タイミングが異なると、送信信号の線形性が劣化する。

本実施形態では、各ＤＡＣ３ａ、３ｂにおいて基準クロック配線１５のバッファ１２を共有しているので、各ＤＡＣ３ａ、３ｂ内のスイッチ１０は、相互にほぼ同タイミングで駆動されるので、各ＤＡＣ３ａ、３ｂからの２つの出力信号はほぼ同時に出力される。

このように、本実施形態では、基準クロック配線１５のバッファ１２を２個のＤＡＣ３ａ、３ｂ間で共有したので、送信信号の線形性が劣化するのを有効に防止する効果がある。

尚、本実施形態では、送信信号は１組のＩ／Ｑ信号としたが、この信号以外でも良く、また３つ以上の送信信号にも同様に適用可能である。

（実施形態３）
図４は、本発明の実施形態３における送信フィルタ回路の構成を示す。

図４では、新たに比較器１３を配置し、この比較器１３においてＤＡＣ３の出力信号と期待値１７とを比較する点が特徴である。その他の構成は、図１と同様であるので、図１と同一部分には同一の符号を付してその説明を省略する。

本実施形態では、電源起動時などのタイミングテスト期間において、デジタルフィルタ２からＤＡＣ３にテスト信号１４を入力する。この時のＤＡＣ３の出力を前記比較器１３により期待値１７と比較する。ＤＡＣ３の出力結果が前記期待値１７と一致しない場合には、ＤＡＣ３への基準クロック配線１５に配置したＤＡＣ３内のバッファ１２の電流調整能力を調整してその遅延を調整したり、ＤＡＣ３内のスイッチドライバ９へのデータの入力タイミング（遅延）を変更する。この動作を前記期待値１７通りの値が得られるまで行う。そして、前記期待値１７が得られたタイミングで通常動作の通信を開始する。

送信フィルタ回路が高速で動作するときには、既述の通りタイミング設計が困難となるため、本実施形態では、電源起動時にタイミングの検証と補正とを行う。予め準備したテスト信号１４と対応する期待値１７とを準備しておき、比較器１３により期待値１７が得られているかどうかを判定する。この判定がＯＫである場合には、そのまま通常動作モードに移行する。一方、その判定がＮＧの場合には、前記バッファ１２又はデータの遅延を変更して再度テスト信号１４を入力し、比較器１３で期待値１７との比較判定を行って、その判定がＯＫとなるまで以上の動作を繰り返す。

送信フィルタの動作が高速な場合には、ＤＡＣ３の出力信号も高速になる関係上、前記テスト信号１４は、期待値１７が所定回数連続して同じ値を取る信号とすれば、比較器１３は高速動作が不要となり、低周波数で動作可能である。尚、前記テスト信号１４は、所定回数連続して同じ値を取るサイクル数を変化させる。

また、前記電流加算型ＤＡＣ３の電流源１１及びスイッチ１０の組は、実際には内部で複数組が並列接続されているので、これ等複数組のスイッチ１０を全て動作させるようなテスト信号パターンとすれば、より正確な補正を行うことができる。

以上により、プロセスばらつきや素子の劣化に起因するタイミングエラーを有効に防止することが可能となる。

尚、前記第１〜第３の実施形態では、本発明を送信フィルタ回路に適用したが、送信フィルタ以外のフィルタ回路に対しても同様に適用できるのは、勿論である。

（デジタルフィルタの具体例）
前記デジタルフィルタ２の内部構成を図５に基づいて説明する。

送信フィルタ回路１として十分な特性を得るために、デジタルＲＲＣフィルタ２を転送レートの２倍の周波数で動作させる。例えば、転送レートが１．７２８Ｇｂｐｓである場合には、デジタルフィルタ２の動作周波数は３．４５６ＧＨｚとなる。デジタルフィルタ２の入力信号は、１．７２８Ｇｂｐｓのバイナリデータを０挿入２倍アップサンプルしたものとなる。バイナリデータを０挿入２倍アップサンプルとは、図８に示すように、元データを速度２倍でサンプリングしつつ、それ等のサンプリングデータ間に０値を挿入することを言う。

３．４５６ＧＨｚ動作のデジタルフィルタ２を実現するには、既述の通り、並列処理が有効であるが、並列処理をすると回路規模は増大する。

そこで、本具体例では、回路規模の増大を抑制しながら並列処理を行い得るように、入力信号が０挿入２倍アップサンプルされたものであることを利用して、図５の通り回路規模の増大を抑制している。

図５に示したデジタルフィルタ２は、８並列化した構成例を示す。８並列であるので、クロック信号ｃｌｋは、３．４５６ＧＨｚの１／８である４３２ＭＨｚとなる。

図５において、ｄｆｉｎ０〜３はデジタルフィルタ入力信号である。８並列構成であるので、本来は８入力必要であるが、０挿入２倍アップサンプルであるため、挿入された０値を除外して４入力としている。

図５において、ＳＲは並列入力信号用のシフトレジスタであり、遅延量が小さい順に、信号xkp30、xkp20、xkp10…xkm80を出力する。

また、c00、c05、c10…c80はデジタルフィルタ係数である。これ等の係数を適切に設定することによって、ＲＲＣ（Root Raised Cosine）フィルタの特性を得ることができる。

ＰＳ１〜ＰＳ８は積和演算を行うブロックである。シフトレジスタＳＲの出力と係数c00…とを乗算し、その乗算結果を全て加算した値を出力する。その出力値は時間的に古い順にykpm0、ykp05、ykp10…ykp35となる。８並列処理であるので、８つの値を同時に出力している。これらの値がＤＡＣ３への入力となる。

ここで特徴的であるのは、各々の積和演算ブロックＰＳ１〜ＰＳ８には、偶系列の係数セット（c00、c10、c20…c80）か、又は奇系列の係数セット（c05、c15、c25…c75）の何れかのみが与えられている点である。全係数の半分のみで出力値を求めることにより、積和演算ブロックの回路規模を半減させることができている。

（ＰＬＬ回路の構成）
図６は前記ＰＬＬ回路５の内部構成の一例を示す。

ＰＬＬ回路５は、ＤＡＣ３の動作に必要となる数ＧＨｚ、例えば３．４５６ＧＨｚの差動クロックを生成する。

図６において、ＰＬＬ回路５は、位相比較器ＰＬ００１と、チャージポンプＰＬ００２と、フィルタＰＬ００３と、電圧制御発振器ＰＬ００４と、分周器ＰＬ００５とにより構成されており、入力されるＰＬＬリファレンスクロックＲＣＬＫから必要となる周波数の差動クロックＣＬＫ１を生成する。

前記位相比較器ＰＬ００１は、ＰＬＬリファレンスクロックＲＣＬＫと分周器ＰＬ００５の出力信号との位相同士を比較し、その比較結果に応じてアップ信号又はダウン信号をチャージポンプＰＬ００２に出力する。チャージポンプＰＬ００２は、位相比較器ＰＬ００１からの信号を受け、その信号がアップ信号の場合にはフィルタＰＬ００３へ充電することによりフィルタＰＬ００３の電圧を上げ、一方、ダウン信号の場合はフィルタＰＬ００３から放電することによりフィルタＰＬ００３の電位を下げる。電圧制御発振器ＰＬ００４は差動型リングオシレータ（図示せず）を内蔵し、フィルタＰＬ００３の電圧に応じた電流を差動型リングオシレータに流すことにより、所望の周波数の差動クロックＣＬＫ１を出力する。分周器ＰＬ００５は、電圧制御発振器ＰＬ００４の出力信号を分周して位相比較器ＰＬ００１に出力する。

ＤＡＣ３で使用するクロックのデューティー比は５０％近傍が求められる。また３．４５６ＧＨｚという高周波数のために、ＰＬＬ回路５から出力されたクロックＣＬＫ１は、差動のまま差動バッファ（図示せず）を介してＤＡＣ３に伝送される。

（実施形態４）
図７は、本発明の第４の実施形態を示す。本実施形態は、前記第１の実施形態の送信フィルタ回路を有するミリ波通信システムの全体構成を示す。

同図に示したミリ波通信システムは、ＢＢ(Base Band)部２０と、ＲＦ部２１とを有する。データ送信系では、送信データをＲＲＣ（Root Raised Cosine）フィルタを備えた前記第１の実施形態の図１の送信フィルタ回路（図７ではＰＬＬ回路４の図示を省略している）２２を通した後、ＲＦ部２１に送る。このＲＦ部２１では、ＰＬＬ回路２５及びＶＣＯ２６により生成される約６０ＧＨｚの搬送波と前記送信フィルタ回路２２を通った送信信号とをミキサ２７で変調し、この変調信号をＡＭＰ(Amplifier)２８で増幅し、ＢＰＦ(Band Pass Filter)２９を通して送信信号としてアンテナ３０から送信される。

一方、受信系では、アンテナ４０から受信した受信信号をＲＦ部２１内のＢＰＦ４１及びＡＭＰ４２を通した後、Ｄ検波器４３で信号波形のエンベロープを検出し、更にＬＰＦ４４を通してＢＢ部２０に送り、クロックリカバリ回路４５で信号の同期をとりながら、復調部４６で受信データを復調する。

尚、本実施形態では、送信フィルタ回路２２は、第１の実施形態で示した構成を示したが、これに限定されず、第２又は第３の実施形態で示した構成であっても良いのは勿論である。

以上説明したように、本発明は、数ＧＨｚの高速動作する送信フィルタ回路を提供できるので、ミリ波通信向けなどに必要な高速ＲＲＣフィルタを実現する回路として有用である。

１ 送信フィルタ
２ デジタルフィルタ
３、３ａ、３ｂ ＤＡＣ
４ ＰＬＬ回路
５ ＬＰＦ
６ 分周器
７ デコーダ
８ パラレル−シリアル変換回路
９ スイッチドライバ
１０ スイッチ
１１ 電流源
１２ バッファ
１３ 比較器
１４ テスト信号
１７ 期待値
ＣＬＫ１ 基準クロック
ＣＬＫ２ ２分周クロック
１５ クロック配線
１６ ２分周クロック配線

Claims (18)

1. 複数個のデジタルフィルタと、複数個のデコーダを内蔵するＤＡＣとを備え、
   前記複数個のデジタルフィルタと前記ＤＡＣの複数個のデコーダとは並列処理を行うフィルタ回路であって、
   前記ＤＡＣへ基準クロックを供給するＰＬＬ回路と、
   前記ＤＡＣ内に配置され、前記供給された基準クロックを分周する分周器とを備え、
   前記分周器で生成された分周クロックは、前記ＤＡＣ内の前記複数個のデコーダを含むパラレル処理部及び前記複数個のデジタルフィルタへ供給される
   ことを特徴とするフィルタ回路。
2. 前記請求項１記載のフィルタ回路は、信号をアンテナから出力するＲＦ部の前段に配置される送信フィルタである
   ことを特徴とする送信フィルタ回路。
3. 前記請求項１記載のフィルタ回路又は請求項２記載の送信フィルタ回路を搭載した
   ことを特徴とする半導体集積回路。
4. 前記請求項１記載のフィルタ回路、請求項２記載の送信フィルタ回路又は請求項３記載の半導体集積回路を搭載した
   ことを特徴とする通信機器。
5. 複数チャネルの信号を持つフィルタ回路であって、
   前記複数チャネルに等しい個数のデジタルフィルタ及びＤＡＣを備え、
   前記複数個のＤＡＣは、ＰＬＬ回路からの基準クロック配線に挿入されるクロックバッファを共有する
   ことを特徴とするフィルタ回路。
6. 前記請求項５記載のフィルタ回路において、
   前記複数チャネルの信号は、
   Ｉ信号とＱ信号とからなる直交信号である
   ことを特徴とするフィルタ回路。
7. デジタルフィルタと、
   前記デジタルフィルタのデジタル出力をアナログ値に変換するＤＡＣとを備えたフィルタ回路において、
   前記ＤＡＣの出力信号を期待値と比較する比較器を有し、
   前記比較器の比較結果に応じて、前記ＤＡＣへ供給するクロック信号の遅延又は前記ＤＡＣ内でのデータの遅延が調整される
   ことを特徴とするフィルタ回路。
8. 前記請求項７記載のフィルタ回路のタイミング調整方法であって、
   所定のタイミングテスト期間において、
   前記デジタルフィルタからテスト信号を前記ＤＡＣへ入力し、
   その後、前記テスト信号が入力された前記ＤＡＣの出力信号を、前記比較器において、前記テスト信号に対する期待値と比較するタイミングテストを行い、
   前記ＤＡＣの出力信号が前記期待値と等しい場合には、通常動作モードへ移行し、前記ＤＡＣの出力信号が前記期待値と一致しない場合には、前記ＤＡＣへ供給するクロック信号の遅延又は前記ＤＡＣ内でのデータの遅延を調整する
   ことを特徴とするフィルタ回路のタイミング調整方法。
9. 前記請求項８記載のフィルタ回路のタイミング調整方法であって、
   前記ＤＡＣへ供給するクロック信号の遅延又は前記ＤＡＣ内でのデータの遅延を調整した後、再度、前記タイミングテストを行うことを、前記ＤＡＣの出力信号が前記期待値と等しくなるまで繰り返す
   ことを特徴とするフィルタ回路のタイミング調整方法。
10. 前記請求項８記載のフィルタ回路のタイミング調整方法において、
    前記タイミングテスト期間は、電源起動時である
    ことを特徴とするフィルタ回路のタイミング調整方法。
11. 前記請求項８に記載のフィルタ回路のタイミング調整方法において、
    前記テスト信号は、
    期待値が所定回数連続して同じ値を取るパターンに設定され、この同じ値を取るサイクルを変更する信号であり、
    前記比較器は、前記ＤＡＣのサンプリング周波数よりも低い周波数で動作する
    ことを特徴とするフィルタ回路のタイミング調整方法。
12. 前記請求項８に記載のフィルタ回路のタイミング調整方法において、
    前記テスト信号は、ＤＡＣ内に配置されるデータ切り替え用の複数個のスイッチを全て変化させるパターンである
    ことを特徴とするフィルタ回路のタイミング調整方法。
13. 前記請求項７記載のフィルタ回路において、
    前記ＤＡＣへ供給するクロック信号の遅延は、前記クロック信号を供給するクロック配線に配置されるバッファの電流能力を変更して行われる
    ことを特徴とするフィルタ回路。
14. 請求項７に記載のフィルタ回路は、信号をアンテナから出力するＲＦ部の前段に配置される送信フィルタである
    ことを特徴とする送信フィルタ回路。
15. 前記請求項７に記載のフィルタ回路又は請求項１４記載の送信フィルタ回路を搭載した
    ことを特徴とする半導体集積回路。
16. 請求項１５記載の半導体集積回路を搭載した
    ことを特徴とする通信機器。
17. 複数個のデジタル回路と、複数個のデコーダを内蔵するＤＡＣからなり、
    前記複数個のデジタル回路と前記ＤＡＣの複数個のデコーダとは、それぞれ並列処理を行う回路であって、
    前記ＤＡＣへ供給される基準クロックと、
    前記ＤＡＣ内に配置され、前記供給された基準クロックを分周するする分周器とを備え、
    前記分周器で生成された分周クロックは、前記ＤＡＣ内の前記複数個のデコーダを含むパラレル処理部、及び前記複数個のデジタル回路を含むパラレル処理部へ供給される
    ことを特徴とする半導体集積回路。
18. 請求１７記載の半導体集積回路を搭載した
    ことを特徴とする通信機器。

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