CN102365825A - 滤波器电路、发送滤波器电路、半导体集成电路及通信设备以及滤波器电路的定时调整方法 - Google Patents

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Abstract

在使用数字滤波器和DAC的滤波器电路中，滤波器电路(1)具备2个并联构成的数字滤波器(2)、DAC(3)、LPF(5)。在DAC(3)内具备2个并联构成的解码器(3)、并行/串行转换器(8)、开关驱动器(9)、和开关(10)。PLL电路(4)向DAC(3)提供基准时钟(CLK1)。在上述DAC(3)内具备分频器(6)。上述分频器(6)2分频上述基准时钟(CLK1)，将此2分频时钟(CLK2)提供给DAC(3)内的并行处理部(2个解码器(7)及并行/串行转换器(8))、和上述2个数字滤波器(2)。因此，就能容易地确保定时余量，可在几GHz左右的高速通信中使用。

Description

滤波器电路、发送滤波器电路、半导体集成电路及通信设备以及滤波器电路的定时调整方法
技术领域
技术领域
本发明涉及一种用于实现高速通信的可进行高速处理的发送滤波器。
背景技术
背景技术
过去，在从天线发送信号的通信系统中，由发送滤波器取出发送信号的所需频带，由RF(射频：Radio Frequency)部将此发送信号与载波混频、调制后，作为发送信号从天线发送。作为面向毫米波通信系统的发送滤波器，在IEEE802.15.3c中，将α(roll-off factor)＝0.25的RRC(RootRaised Cosine)滤波器定为标准。在此，要用模拟滤波器实现α＝0.25的RRC滤波器，就需要14次以上的滤波器，在芯片化中不现实，发送滤波器的实现就成为大的课题。
因此，过去，在例如专利文献1中，作为发送滤波器，提出了一种用数字滤波器和DAC实现的结构。在图9中示出此发送滤波器的结构。
在同图中，1是发送滤波器、2是数字滤波器、3是DAC(Digital toAnalog Converter)、4是PLL电路、5是LPF(Low Pass Filter)。在此发送滤波器1中，数字滤波器2的输出由DAC3转换成模拟值后，由连接在DAC3的后级的LPF5截取高频成分。上述数字滤波器2及DAC3都从上述PLL电路4经由时钟布线6提供时钟进行工作。此发送滤波器1可在几MHz左右的速度的通信中使用。
在先技术文献
专利文献
专利文献1：JP特表2008-527935号公报(第1图)
发明内容
发明概要
发明要解决的课题
但是，近年来，使用定位在无线PAN(Personal Area Network)的30～300GHz频带的毫米波无线通信系统被关注。其主要的理由列举有2个，第一个理由是，60GHz频带是许可不需要频带，第二个理由是，随着CMOS微细化，60GHz的RF(Radio Frequency)部也逐步能1芯片化。
因此，如果考虑在几GHz的通信系统中使用在上述现有的几MHz左右的速度的通信中使用的发送滤波器，则产生下面的课题。
即，在上述现有发送滤波器中，虽然上述数字滤波器2和DAC3为了正确地取入数据值，提供的时钟和输入的数据之间的关系需要处于适当的定时关系，但是在从上述PLL电路4分别独立地向上述数字滤波器2和DAC3提供时钟的情况下，会产生因时钟布线的电阻成分及寄生电容成分等引起的延迟、和因插入时钟布线6中的缓冲器(在图9中未图示)而引起的延迟，考虑这些延迟和此延迟偏差等后，必须进行定时设计。但是，使用几GHz的高速信号的情况下，提供的时钟和输入的数据之间的定时制约变得更加严格，存在确保余量(margin)变得极其困难这样的课题。
如此，在现有的几MHz左右的速度的通信中使用的发送滤波器中，要在几GHz的通信系统中使用，定时余量的确保是极其困难的。
本发明的目的在于，提供一种即使在例如几GHz的高速通信系统中使用的情况下，也比较容易确保定时余量的发送滤波器等。
用于解决课题的手段
为了实现上述目的，在本发明中，采用如下结构，即，在滤波器电路中，削减影响定时设计的因时钟布线的电阻成分和寄生电容成分所引起的延迟，在用于发送多个信道的信号的发送滤波器中共用给予各信道的时钟。
具体地，本发明的滤波器电路，具备多个数字滤波器和内置多个解码器的DAC，其中，上述多个数字滤波器和上述DAC的多个解码器进行并行处理；该滤波器电路的特征在于，具备：PLL电路，其向上述DAC提供基准时钟；以及分频器，其配置在上述DAC内，对上述提供的基准时钟进行分频；由上述分频器生成的分频时钟被提供给包括上述DAC内的上述多个解码器在内的并行处理部及上述多个数字滤波器。
本发明的滤波器电路是具有多个信道的信号的滤波器电路，其特征在于，具备与上述多个信道相等的个数的数字滤波器及DAC，上述多个DAC共有被插入至源自PLL电路的基准时钟布线的时钟缓冲器。
本发明的特征在于，在上述滤波器电路中，上述多个信道的信号是由I信号和Q信号形成的正交信号。
本发明的滤波器电路具备数字滤波器、和将上述数字滤波器的数字输出转换成模拟值的DAC，该滤波器电路的特征在于，具有比较器，该比较器将上述DAC的输出信号与期待值进行比较，按照上述比较器的比较结果，对提供给上述DAC的时钟信号的延迟或上述DAC内的数据的延迟进行调整。
本发明是一种上述滤波器电路的定时调整方法，其特征在于，在规定的定时测试期间，从上述数字滤波器向上述DAC输入测试信号，此后，进行定时测试，该定时测试是，在上述比较器中，将输入了上述测试信号的上述DAC的输出信号与相对上述测试信号的期待值进行比较，在上述DAC的输出信号与上述期待值相等的情况下，转移至常规工作模式，在上述DAC的输出信号与上述期待值不一致的情况下，对提供给上述DAC的时钟信号的延迟或上述DAC内的数据的延迟进行调整。
本发明是一种上述滤波器电路的定时调整方法，其特征在于，在对提供给上述DAC的时钟信号的延迟或上述DAC内的数据的延迟进行调整后，再次重复进行上述定时测试，直到上述DAC的输出信号与上述期待值相等。
本发明的特征在于，在上述滤波器电路的定时调整方法中，上述定时测试期间是电源启动时。
本发明的特征在于，在上述滤波器电路的定时调整方法中，上述测试信号设定成期待值连续规定次数取相同的值的模式，并且是对取此相同的值的周期进行变更的信号，上述比较器以比上述DAC的取样频率更低的频率进行工作。
本发明的特征在于，在上述滤波器电路的定时调整方法中，上述测试信号是使配置在DAC内的数据切换用的多个开关全都变化的模式。
本发明的特征在于，在上述滤波器电路中，对配置在提供上述时钟信号的时钟布线上的缓冲器的电流能力进行变更，来进行提供给上述DAC的时钟信号的延迟。
本发明的发送滤波器电路，其特征在于，上述滤波器电路是配置在从天线输出信号的RF部的前级的发送滤波器。
本发明的半导体集成电路，其特征在于，搭载了上述滤波器电路或上述发送滤波器电路。
本发明的通信设备，其特征在于，搭载了上述滤波器电路、上述发送滤波器电路、或上述半导体集成电路。
根据上述说明，在本发明中，为了实现高速工作的滤波器电路，在配置多个数字滤波器，并且设置在DAC内配置了多个解码器的并行处理部的情况下，由于在DAC内配置了生成给予这些多个数字滤波器和DAC内的并行处理部的分频时钟的分频器，所以不需要从生成基本时钟的PLL电路至DAC之间的定时管理，其结果，容易确保在几GHz下高速工作的滤波器电路中的定时余量。
此外，在本发明中，在具有多个信道的信号的滤波器电路中，由于多个DAC共有插入源自PLL电路的基准时钟布线的时钟缓冲器，所以可良好地确保多个信道的信号的线性。
并且，在本发明中，由于设置比较器，可根据此比较器的比较结果修正滤波器电路中的数据和时钟之间的定时关系，所以能有效地防止因半导体的制造工艺中的偏差、和时效劣化所引起的定时错误。
发明效果
如以上发明所述，根据本发明的滤波器电路，容易确保数据和时钟之间的定时余量，可实现在几GHz下高速工作的滤波器电路。
附图说明
附图的简单说明
图1是表示本发明的实施方式1的发送滤波器电路的结构的图。
图2是表示本发明的实施方式2的发送滤波器电路的结构的图。
图3是表示同发送滤波器电路中所具备的DAC的内部结构的图。
图4是表示本发明的实施方式3的发送滤波器电路的结构的图。
图5是表示数字滤波器的具体例的图。
图6是表示PLL电路的具体例的图。
图7是表示本发明的实施方式4的毫米波通信系统的整体概括结构的图。
图8是表示向在同毫米波通信系统中使用的数字滤波器输入的零插入2倍增加取样数据的一例的图。
图9是表示现有的发送滤波器电路的结构的图。
具体实施方式
用于实施发明的方式
下面，参照附图说明本发明的实施方式。
(实施方式1)
图1表示本发明的实施方式1的发送滤波器电路的结构。
在图1中，1是发送滤波器，在此发送滤波器1中具备2个并联的数字滤波器2、1个DAC3、PLL电路4、和LPF5。
在上述DAC3内部具备2个并联的解码器7、并行/串行转换电路8、开关驱动器9、开关10、和电流源11。此DAC3是电流加法型DAC，用上述2个解码器7将从上述2个数字滤波器2输入的二进制数据分别解码为16进制数等后，用上述并行/串行转换电路8转换为1个串行数据，输入给上述开关驱动器9，驱动上述开关10。因此，从上述电流源11输出的电流，对应来自上述2个并联的数字滤波器2的数字数据，来控制输出及倒相输出，得到所希望的模拟值。
在本实施方式中，上述发送滤波器1在几GHz下高速工作。为了比较容易地实现此高速工作的发送滤波器，而使多个(n个)数字滤波器2并行工作。由此，由于各数字滤波器2的工作频率由发送滤波器1的工作频率的1/n完成，所以就能容易地构成各数字滤波器2。例如，在使发送滤波器1在3.456GHz下高速工作的情况下，在本实施方式中，由于数字滤波器2是2个并联，所以如果各数字滤波器2在1.728GHz下并行工作就能完成。
在由上述2个数字滤波器2并行处理输入数据的关系上，在上述DAC3内，具备与数字滤波器2的个数相等的2个解码器7。此2个解码器7并行地解码处理2个数字滤波器2的输出，用其后级的并行/串行转换电路8将这些并行数据转换成为1个串行数据。因此，这些解码器7的工作频率也能用发送滤波器1的工作频率的1/n来完成。
上述PLL电路4生成基准时钟CLK1。此基准时钟CLK1经由基准时钟布线15提供给上述DAC3内的开关驱动器9。
另一方面，在DAC3内配置分频器6。此分频器6从上述基准时钟布线15提供上述基准时钟CLK1，对此基准时钟CLK1进行2分频。此2分频时钟CLK2经由2分频时钟布线16被提供给上述并行工作的2个数字滤波器2和上述DAC3内的并行工作部(即，2个解码器7及并行/串行转换电路8)。
以差动方式传输上述高速工作的DAC3的输出数据和从上述PLL电路4提供给DAC3的基准时钟CLK1。
接着，说明本实施方式1的工作。首先，考虑DAC3内的定时。对开关驱动器9提供基准时钟CLK1，对2个解码器7提供2分频时钟CLK2。此时，输入到开关驱动器9中的数据和基准时钟CLK1之间的延迟因素为分频器6的延迟、2分频时钟布线16的延迟(在此2分频时钟布线16上配置缓冲器的情况下还有缓冲器的延迟)、并行/串行转换电路8的延迟、数据布线的延迟。
在此，在PLL电路4内生成上述2分频时钟CLK2并提供给上述DAC3内的并行工作部的情况下，2分频时钟布线变长，需要考虑更大的延迟；以及在基准时钟CLK1和2分频时钟CLK2的频率不同的关系上，还需要考虑起因于从PLL电路4到DAC3的基准时钟布线15中的寄生电容等的延迟、起因于从PLL电路4到DAC3的2分频时钟布线中的寄生电容等的延迟。因此，此情况下，需要进行比以PLL电路4为起点的更上位等级(level)中的定时验证。但是，在本实施方式，由于分频器6配置在DAC3内，所以以分频器6的基准时钟CLK1输入点为起点就能够进行定时验证。因此，不需要PLL电路4和DAC3之间的定时管理，此外，由于2分频时钟布线16的布线长的缩短，就容易确保定时余量。
接着，由于如果考虑上述数字滤波器2，则使用DAC3内的分频器6的2分频时钟CLK2作为数字滤波器2的时钟，所以与上述同样，不需要PLL电路4和DAC3之间的定时管理。
再有，在上文的说明中，虽然数字滤波器2和DAC3内的解码器7为2并行结构，但毫无疑问，也可以是例如8并行结构等，可以增加并行数。
像这样，由于在DAC3内的并行处理部和2个并联的数字滤波器2中的数字并行处理中使用在DAC3内分频的2分频时钟CLK2，所以可削减定时设计时的延迟因素，使高速化成为可能。
(实施方式2)
图2及图3表示本发明的实施方式2中的发送滤波器电路的结构。
图2表示用于发送1组的I/Q信号等多个信道的信号的发送滤波器电路。在同图的发送滤波器电路中具备I信号用的数字滤波器2a、DAC3a及LPF5a、和Q信号用的数字滤波器2b、DAC3b及LPF5b。
在这样的1组I/Q信号用的发送滤波器电路中，如图3所示，采用如下结构：即，在向各DAC3a、3b内具备的开关驱动器9提供基准时钟CLK1的基准时钟布线15中插入缓冲器12，在上述2个DAC3a、3b间共有此缓冲器12。
接着说明本实施方式2的工作。在发送1组I/Q信号的情况下，如果来自上述各DAC3a、3b的2个信号的输出定时不同，则发送信号的线性劣化。
在本实施方式中，由于在各DAC3a、3b中共有基准时钟布线15的缓冲器12，所以各DAC3a、3b内的开关10由于按彼此几乎相同的定时来驱动，所以来自各DAC3a、3b的2个输出信号几乎同时被输出。
像这样，在本实施方式中，由于在2个DAC3a、3b间共有基准时钟布线15的缓冲器12，所以具有有效地防止发送信号的线性劣化的效果。
再有，在本实施方式中，发送信号虽然为1组I/Q信号，但也可以是此信号以外，此外即便是3个以上的发送信号也同样能适用。
(实施方式3)
图4表示本发明的实施方式3的发送滤波器电路的结构。
在图4中，新配置比较器13，在此比较器13中比较DAC3的输出信号和期待值17这点是特征。其它的结构与图1相同，所以对于与图1相同的部分付与相同的符号，省略其说明。
在本实施方式中，在电源启动时等定时测试期间，从数字滤波器2向DAC3输入测试信号14。通过比较器13将此时的DAC3的输出与期待值17进行比较。在DAC3的输出结果与上述期待值17不一致时，调整配置在给予DAC3的基准时钟布线15上的DAC3内的缓冲器12的电流调整能力，并调整其延迟，对向DAC3内的开关驱动器9的数据的输入定时(延迟)进行变更。进行此工作直到得到如上述期待值17的值。然后，按得到上述期待值17的定时开始常规工作的通信。
在发送滤波器电路以高速进行工作时，由于如上所述定时设计变得困难，所以在本实施方式中，在电源启动时进行定时的验证和修正。准备与预先准备的测试信号14对应的期待值17，通过比较器13判定是否得到期待值17。在此判定为OK的情况下，保持原样转移至常规工作模式。另一方面，在此判定为NG的情况下，变更上述缓冲器12或数据的延迟，再次输入测试信号14，用比较器13进行与期待值17的比较判定，重复上述的工作，直到此判定变为OK。
在发送滤波器的工作是高速的情况下，在DAC3的输出信号也变为高速的关系上，上述测试信号14如果为期待值17连续规定次数取相同的值的信号，则比较器13不需要高速工作，可在低频下工作。再有，上述测试信号14使连续规定次数取相同的值的周期数变化。
此外，由于上述电流加法型DAC3的电流源11及开关10的组，实际上在内部并联连接有多组，所以如果为使这些多组的开关10全都工作的测试信号模式，就能够进行更正确的修正。
根据以上，能够有效地防止起因于工艺偏差和元件的劣化的定时错误。
再有，在上述第1～第3实施方式中，虽然在发送滤波器电路中应用本发明，但毫无疑问，即便对于发送滤波器以外的滤波器电路也能同样适用。
(数字滤波器的具体例)
根据图5说明上述数字滤波器2的内部结构。
作为发送滤波器电路1为了得到充分的特性，使数字RRC滤波器2在传输速度的2倍的频率下工作。例如，传输速度是1.728Gbps的时候，数字滤波器2的工作频率为3.456GHz。数字滤波器2的输入信号为对1.728Gbps的二进制数据进行0插入2倍增加取样后得到的信号。如图8所示，对二进制数据进行0插入2倍增加取样是指，一面按2倍速度取样源数据，一面在这些取样数据间插入0值。
要实现3.456GHz工作的数字滤波器2，虽然如上所述，并行处理是有效的，但如果进行并行处理，电路规模就会增大。
因此，在本具体例中，为了能一面抑制电路规模的增大一面进行并行处理，而利用对输入信号进行0插入2倍增加取样后得到的信号，抑制图5这样的电路规模的增大。
图5所示的数字滤波器2表示8并行化的结构例。由于是8并行，所以时钟信号clk是3.456GHz的1/8即432MHz。
在图5中，dfin0～3是数字滤波器输入信号。由于是8并行结构，本来需要8输入，但由于是0插入2倍增加取样，所以去除插入的0值后为4输入。
在图5中，SR是并行输入信号用的移位寄存器，按延迟量从小到大的顺序，输出信号xkp30、xkp20、xkp10...xkm80。
此外，c00、c05、c10...c80是数字滤波器系数。通过适当地设定这些系数，就能得到RRC(Root Raised Cosine)滤波器的特性。
PS1～PS8是进行积和运算的块。乘法计算移位寄存器SR的输出和系数c00...，输出将此乘积结果全部相加的值。此输出值按时间从早到晚的顺序为ykpm0、ykp05、ykp10...ykp35。由于是8并行处理，所以同时输出8个值。这些值成为给予DAC3的输入。
在此，特征为以下一点，即，仅给予各个积和运算块PS1～PS8偶系列的系数组(c00、c10、c20...c80)或奇系列的系数组(c5、c15、c25...c75)中的任意一个。通过仅用全系数的一半来求输出值，就能使积和运算块的电路规模减半。
(PPL电路结构)
图6表示上述PPL电路5的内部结构的一例。
PLL电路5生成DAC3的工作所需的几GHz、例如3.456GHz的差动时钟。
在图6中，PLL电路5由相位比较器PL001、电荷泵PL002、滤波器PL003、电压控制振荡器PL004、分频器PL005构成，从输入的PLL参考时钟RCLK中生成所需的频率的差动时钟CLK1。
上述相位比较器PL001比较PLL参考时钟RCLK和分频器PL005的输出信号的相位彼此，根据此比较结果向电荷泵PL002输出上升信号或下降信号。电荷泵PL002接受来自相位比较器PL001的信号，在此信号是上升信号的时候，通过向滤波器PL003充电来提高滤波器PL003的电压，另一方面，在是下降信号的时候，通过从滤波器PL003放电来降低滤波器PL003的电位。电压控制振荡器PL004内置差动型环形振荡器(未图示)，通过使与滤波器PL003的电压对应的电流流到差动型环形滤波器，来输出所希望的频率的差动时钟CLK1。分频器PL005对电压控制振荡器PL004的输出信号进行分频，输出给相位比较器PL001。
求出在DAC3中使用的时钟的占空比为50％附近。此外，为了所谓3.456GHz的高频，从PLL电路5输出的时钟CLK1仍旧保持差动经由差动缓冲器(未图示)传输给DAC3。
(实施方式4)
图7表示本发明的第4实施方式。本实施方式表示具有上述第1实施方式的发送滤波器电路的毫米波通信系统的整体结构。
同图所示的毫米波通信系统具有BB(Base Band)部20、和RF部21。在数据发送系统中，发送数据通过具备RRC(Root Raised Cosine)滤波器的上述第1实施方式的图1的发送滤波器电路(图7中省略PLL电路4的图示)22后，发送给RF部21。在此RF部21中，由混频器27调制由PLL电路25及VCO26生成的约60GHz的载波和通过上述发送滤波器电路22的发送信号，用AMP(Amplifier)28放大此调制信号，通过BPF(Band Pass Filter)29作为发送信号从天线30发送。
另一方面，在接收系统中，从天线40接收到的接收信号通过RF部21内的BPF41及AMP42后，由D检波器43检测信号波形的包络线(envelop)，并且通过LPF44发送到BB部20，一面通过时钟恢复电路45获取信号的同步，一面用解调部46解调接收数据。
再有，在本实施方式中，发送滤波器电路22虽然为第1实施方式示出的结构，但不限于此，毫无疑问，可以是由第2或第3实施方式示出的结构。
工业实用性
如以上所说明的，本发明由于能提供进行几GHz高速工作的发送滤波器电路，所以作为实现面向毫米波通信等所需的高速RRC滤波器的电路是有用的。
符号说明
1-发送滤波器，2-数字滤波器，3、3a、3b-DAC，4-PLL电路，5-LPF，6-分频器，7-解码器，8-并行/串行转换电路，9-开关驱动器，10-开关，11-电流源，12-缓冲器，13-比较器，14-测试信号，17-期待值，CLK1-基准时钟，CLK2-2分频时钟，15-时钟布线，16-2分频时钟布线

Claims (4)

1.一种滤波器电路，具备多个数字滤波器和内置多个解码器的DAC，其中，上述多个数字滤波器和上述DAC的多个解码器进行并行处理，
该滤波器电路的特征在于，具备：
PLL电路，其向上述DAC提供基准时钟；以及
分频器，其配置在上述DAC内，对上述提供的基准时钟进行分频，
由上述分频器生成的分频时钟被提供给包括上述DAC内的上述多个解码器在内的并行处理部及上述多个数字滤波器。
2.一种发送滤波器电路，其特征在于，
上述权利要求1所述的滤波器电路是配置在从天线输出信号的RF部的前级的发送滤波器。
3.一种半导体集成电路，其特征在于，
该半导体集成电路搭载了上述权利要求1所述的滤波器电路或权利要求2所述的发送滤波器电路。
4.一种通信设备，其特征在于，
该通信设备搭载了上述权利要求1所述的滤波器电路、权利要求2所述的发送滤波器电路或权利要求3所述的半导体集成电路。
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