JPH07212235A - バレルシフタ付きデータ変換器 - Google Patents
バレルシフタ付きデータ変換器Info
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- JPH07212235A JPH07212235A JP6312272A JP31227294A JPH07212235A JP H07212235 A JPH07212235 A JP H07212235A JP 6312272 A JP6312272 A JP 6312272A JP 31227294 A JP31227294 A JP 31227294A JP H07212235 A JPH07212235 A JP H07212235A
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- digital
- bit field
- analog
- shift selector
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/001—Analogue/digital/analogue conversion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/478—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication
- H03M3/488—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication using automatic control
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/51—Automatic control for modifying converter range
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 本発明は、一般に信号をアナログ形式からデ
ィジタル形式へ、あるいはディジタル形式からアナログ
形式に変換するためのエンコーダまたはデコーダ等のデ
ータ変換器に関し、特に更に処理を行うためにいくつか
の可能なビットフィールドの内の特定のビットフィール
ドを選択するバレルセレクタを含む変換器を提供するこ
とを目的とする。 【構成】 信号を一つの形式から別の形式に変換するデ
ータ変換器（例えば１０、９０、９２）は、信号をアナ
ログ形式からディジタル形式へ、あるいは、ディジタル
形式からアナログ形式へ変換する。本変換器はアナログ
側とディジタルサンプル側を有する。ディジタルサンプ
ル側のプログラマブルバレルシフトセレクタ（例えば３
４または８０）は、第一ビットフィールド幅のディジタ
ル信号サンプルを受け取り、第二ビットフィールド幅を
出力として選択する。第一ビットフィールドにおけるど
のビットが第二ビットフィールドに含まれるかを選択的
に決めるために、第二ビットフィールド幅はある範囲に
亘ってプログラム可能である。
ィジタル形式へ、あるいはディジタル形式からアナログ
形式に変換するためのエンコーダまたはデコーダ等のデ
ータ変換器に関し、特に更に処理を行うためにいくつか
の可能なビットフィールドの内の特定のビットフィール
ドを選択するバレルセレクタを含む変換器を提供するこ
とを目的とする。 【構成】 信号を一つの形式から別の形式に変換するデ
ータ変換器（例えば１０、９０、９２）は、信号をアナ
ログ形式からディジタル形式へ、あるいは、ディジタル
形式からアナログ形式へ変換する。本変換器はアナログ
側とディジタルサンプル側を有する。ディジタルサンプ
ル側のプログラマブルバレルシフトセレクタ（例えば３
４または８０）は、第一ビットフィールド幅のディジタ
ル信号サンプルを受け取り、第二ビットフィールド幅を
出力として選択する。第一ビットフィールドにおけるど
のビットが第二ビットフィールドに含まれるかを選択的
に決めるために、第二ビットフィールド幅はある範囲に
亘ってプログラム可能である。
Description
【０００１】
【技術分野】本出願は、一般に信号をアナログ形式から
ディジタル形式へ、あるいはディジタル形式からアナロ
グ形式に変換するためのエンコーダまたはデコーダ等の
データ変換器に関し、特に更に処理を行うためにいくつ
かの可能なビットフィールドの内の特定のビットフィー
ルドを選択するバレルセレクタを含む変換器に関する。
ディジタル形式へ、あるいはディジタル形式からアナロ
グ形式に変換するためのエンコーダまたはデコーダ等の
データ変換器に関し、特に更に処理を行うためにいくつ
かの可能なビットフィールドの内の特定のビットフィー
ルドを選択するバレルセレクタを含む変換器に関する。
【０００２】
【発明の背景】データ変換器は、電話交換装置、音声帯
域データ通信、通話符号化システム、オーディオ及びビ
デオ信号処理装置など多くの用途に用いられている。変
換器は一般にはデータをアナログからディジタルへ、ま
たは、その逆に変更するデシメータまたは補間回路を有
する。データ変換器における各デシメータまたは補間回
路、あるいは、デシメーションまたは補間の各段階は、
２種類のクロック周波数を動作に必要としている。低周
波数に対する高周波数の比は、デシメータにおいてはデ
シメーション係数として、また、補間回路においては補
間係数として知られている。データ変換器は一般には固
定デシメーション及び補間係数を有していた。固定デシ
メーション係数あるいは固定補間係数はデシメータある
いは補間回路のゲインを決める。デシメータまたは補間
回路の下流側のデータパスのビット幅は、デシメーショ
ン係数あるいは補間係数、従って、デシメータまたは補
間回路のゲインを知ることによって、オーバフローを防
ぐためにあらかじめ決めておくことができる。オーバフ
ローを防ぐためにプログラミング性をデシメーション係
数と補間係数に導入すると、デシメータまたは補間回路
の下流側のデータパスの最小ビット幅は、デシメーショ
ン係数または補間係数に依存する変数となる。あるい
は、過度に広いビット幅を有するデータパスを使用する
こともできるが、この方法は効率が悪く従って望ましく
ない。
域データ通信、通話符号化システム、オーディオ及びビ
デオ信号処理装置など多くの用途に用いられている。変
換器は一般にはデータをアナログからディジタルへ、ま
たは、その逆に変更するデシメータまたは補間回路を有
する。データ変換器における各デシメータまたは補間回
路、あるいは、デシメーションまたは補間の各段階は、
２種類のクロック周波数を動作に必要としている。低周
波数に対する高周波数の比は、デシメータにおいてはデ
シメーション係数として、また、補間回路においては補
間係数として知られている。データ変換器は一般には固
定デシメーション及び補間係数を有していた。固定デシ
メーション係数あるいは固定補間係数はデシメータある
いは補間回路のゲインを決める。デシメータまたは補間
回路の下流側のデータパスのビット幅は、デシメーショ
ン係数あるいは補間係数、従って、デシメータまたは補
間回路のゲインを知ることによって、オーバフローを防
ぐためにあらかじめ決めておくことができる。オーバフ
ローを防ぐためにプログラミング性をデシメーション係
数と補間係数に導入すると、デシメータまたは補間回路
の下流側のデータパスの最小ビット幅は、デシメーショ
ン係数または補間係数に依存する変数となる。あるい
は、過度に広いビット幅を有するデータパスを使用する
こともできるが、この方法は効率が悪く従って望ましく
ない。
【０００３】必要なことは、可変のプログラム可能デシ
メーション係数または補間係数を有する補間回路または
デシメータにより生成された広いビットフィールドから
適当なビットフィールドを選択する技術である。
メーション係数または補間係数を有する補間回路または
デシメータにより生成された広いビットフィールドから
適当なビットフィールドを選択する技術である。
【０００４】
【本件発明の概要】本発明の一実施例によれば、信号を
一つの形式から別の形式に変換するデータ変換器は、信
号をアナログ形式からディジタル形式に、あるいは、デ
ィジタル形式からアナログ形式に変換する。本変換器は
アナログ側とディジタルサンプル側を有する。ディジタ
ルサンプル側のプログラマブルバレルシフトセレクタ
は、第１ビットフィールド幅のディジタル信号サンプル
を受け取り、第２ビットフィールド幅を出力として選択
する。第１ビットフィールドにおけるどのビットが第２
ビットフィールドに含まれるかを選択的に決めるため
に、第２ビットフィールド幅はある範囲に亘ってプログ
ラム可能である。
一つの形式から別の形式に変換するデータ変換器は、信
号をアナログ形式からディジタル形式に、あるいは、デ
ィジタル形式からアナログ形式に変換する。本変換器は
アナログ側とディジタルサンプル側を有する。ディジタ
ルサンプル側のプログラマブルバレルシフトセレクタ
は、第１ビットフィールド幅のディジタル信号サンプル
を受け取り、第２ビットフィールド幅を出力として選択
する。第１ビットフィールドにおけるどのビットが第２
ビットフィールドに含まれるかを選択的に決めるため
に、第２ビットフィールド幅はある範囲に亘ってプログ
ラム可能である。
【０００５】
【発明の詳細な記述】ゲインディザ(gain dither) およ
び丸めを含む説明用データ変換器１０を第１図に示す。
データ変換器１０は、Ａ／Ｄ型データ変換器であるコー
ダ９０を含むアナログ−ディジタル（Ａ／Ｄ）変換信号
パスを有するものとして示されている。Ａ／Ｄ変換信号
パスはアナログシグマ−デルタ変調装置７１６、デシメ
ーションフィルタ７２０、バレルシフトセレクタ３４、
飽和回路３６を含む。ディジタル−アナログ（Ｄ／Ａ）
変換信号パスはＤ／Ａ型データ変換器である復調装置９
２を含む。ディジタル−アナログ変換パスは補間フィル
タ７８、バレルシフトセレクタ８０、飽和回路８２、補
間フィルタ８４、ディジタルシグマ−デルタ変調装置１
８、アナログ復調装置２２を含む。
び丸めを含む説明用データ変換器１０を第１図に示す。
データ変換器１０は、Ａ／Ｄ型データ変換器であるコー
ダ９０を含むアナログ−ディジタル（Ａ／Ｄ）変換信号
パスを有するものとして示されている。Ａ／Ｄ変換信号
パスはアナログシグマ−デルタ変調装置７１６、デシメ
ーションフィルタ７２０、バレルシフトセレクタ３４、
飽和回路３６を含む。ディジタル−アナログ（Ｄ／Ａ）
変換信号パスはＤ／Ａ型データ変換器である復調装置９
２を含む。ディジタル−アナログ変換パスは補間フィル
タ７８、バレルシフトセレクタ８０、飽和回路８２、補
間フィルタ８４、ディジタルシグマ−デルタ変調装置１
８、アナログ復調装置２２を含む。
【０００６】データ変換器１０は、プログラマブルＣＤ
ＩＶ分割・クロック分周器１４により分割されてオーバ
サンプリングクロック信号ＣＫＯＳを生成する入力クロ
ック信号ＣＣＫにより同期をとられている。オーバサン
プリングクロック信号ＣＫＯＳはアナログシグマ−デル
タ変調装置７１６、ディジタルシグマ−デルタ変調装置
１８、デシメーションフィルタ７２０、補間フィルタ８
４、アナログ復調装置２２に対する入力として提供さ
れ、そこで使用される。好ましい実施例においては、シ
グマ−デルタ変調装置は２次である。オーバサンプリン
グクロック信号ＣＫＯＳは、また、プログラマブルＭ１
分割・カウンタ２４とプログラマブルＬ１分割・カウン
タ７４の入力としても結合されている。Ｍ１はデシメー
ションフィルタ７２０のデシメーション係数である。Ｍ
１分割・カウンタ２４の出力は、オーバサンプリングク
ロック信号ＣＫＯＳの周波数をデシメーション係数Ｍ１
で割った周波数に等しい周波数を有する第２クロック信
号、つまり、デシメーションクロック信号ＣＫＭを、デ
シメーションフィルタ７２０に提供する。デシメーショ
ンフィルタ７２０の上流部分はクロックＣＫＯＳの速さ
で動作する。下流部分はそれよりも低いデシメートされ
た速さであるクロックＣＫＭの速さで動作する。例示し
てある実施例では、デシメーションフィルタ７２０は３
次くし型フィルタである。
ＩＶ分割・クロック分周器１４により分割されてオーバ
サンプリングクロック信号ＣＫＯＳを生成する入力クロ
ック信号ＣＣＫにより同期をとられている。オーバサン
プリングクロック信号ＣＫＯＳはアナログシグマ−デル
タ変調装置７１６、ディジタルシグマ−デルタ変調装置
１８、デシメーションフィルタ７２０、補間フィルタ８
４、アナログ復調装置２２に対する入力として提供さ
れ、そこで使用される。好ましい実施例においては、シ
グマ−デルタ変調装置は２次である。オーバサンプリン
グクロック信号ＣＫＯＳは、また、プログラマブルＭ１
分割・カウンタ２４とプログラマブルＬ１分割・カウン
タ７４の入力としても結合されている。Ｍ１はデシメー
ションフィルタ７２０のデシメーション係数である。Ｍ
１分割・カウンタ２４の出力は、オーバサンプリングク
ロック信号ＣＫＯＳの周波数をデシメーション係数Ｍ１
で割った周波数に等しい周波数を有する第２クロック信
号、つまり、デシメーションクロック信号ＣＫＭを、デ
シメーションフィルタ７２０に提供する。デシメーショ
ンフィルタ７２０の上流部分はクロックＣＫＯＳの速さ
で動作する。下流部分はそれよりも低いデシメートされ
た速さであるクロックＣＫＭの速さで動作する。例示し
てある実施例では、デシメーションフィルタ７２０は３
次くし型フィルタである。
【０００７】Ａ／Ｄ変換信号パス９０へのアナログ入力
信号は１つの入力をマルチプレクサ８に直接提供する。
乗算器１２においてプログラマブルゲインＧ１を掛けら
れたアナログ入力信号は、マルチプレクサ８へのもう一
つの入力として提供される。マルチプレクサ８は選択入
力４０に応答してそのアナログ入力の内の一つをそのア
ナログ出力信号として選択的に提供する。
信号は１つの入力をマルチプレクサ８に直接提供する。
乗算器１２においてプログラマブルゲインＧ１を掛けら
れたアナログ入力信号は、マルチプレクサ８へのもう一
つの入力として提供される。マルチプレクサ８は選択入
力４０に応答してそのアナログ入力の内の一つをそのア
ナログ出力信号として選択的に提供する。
【０００８】マルチプレクサ８により提供されたアナロ
グ出力信号は、アナログシグマ−デルタモジュレータ７
１６によりその入力として受け取られる。ディザ発生器
２６からのディザを受け取ることもあるアナログシグマ
−デルタモジュレータは、基準化アナログ入力信号を１
ビット／サンプルの第１ディジタルデータストリームに
変換する。技術上周知であるように、シグマ−デルタモ
ジュレータにより生成された１ビット／サンプルの第１
ディジタルデータストリームは、０と１（符号なしデー
タフォーマット）により表された信号から、２の補数ま
たは符号−絶対値形式と整合するマイナス１とプラス１
により表された２ビット／サンプルの信号に変換され
る。そのような表現は０で表された中点を有し、２の補
数語の形式を取ることができ、各値に関する符号を有す
る。アナログシグマ−デルタ変調装置７１６の出力はマ
ルチプレクサ２８への入力を提供する。マルチプレクサ
２８はユーザ定義の選択入力３０に応答してその入力の
内の一つをその出力部において選択的に提供する。マル
チプレクサ２８の出力はデシメーションフィルタ７２０
への入力として結合される。
グ出力信号は、アナログシグマ−デルタモジュレータ７
１６によりその入力として受け取られる。ディザ発生器
２６からのディザを受け取ることもあるアナログシグマ
−デルタモジュレータは、基準化アナログ入力信号を１
ビット／サンプルの第１ディジタルデータストリームに
変換する。技術上周知であるように、シグマ−デルタモ
ジュレータにより生成された１ビット／サンプルの第１
ディジタルデータストリームは、０と１（符号なしデー
タフォーマット）により表された信号から、２の補数ま
たは符号−絶対値形式と整合するマイナス１とプラス１
により表された２ビット／サンプルの信号に変換され
る。そのような表現は０で表された中点を有し、２の補
数語の形式を取ることができ、各値に関する符号を有す
る。アナログシグマ−デルタ変調装置７１６の出力はマ
ルチプレクサ２８への入力を提供する。マルチプレクサ
２８はユーザ定義の選択入力３０に応答してその入力の
内の一つをその出力部において選択的に提供する。マル
チプレクサ２８の出力はデシメーションフィルタ７２０
への入力として結合される。
【０００９】デシメーションフィルタ７２０は、クロッ
クＣＫＭ１の周波数で１ビット／サンプルの第１ディジ
タルデータストリームを２０ビット／サンプルの第２デ
ィジタルデータストリームにろ波・デシメートする。こ
のろ波により帯域外エネルギを削除する。例示実施例に
おいては、デシメーションフィルタ７２０は３次くし型
フィルタである。
クＣＫＭ１の周波数で１ビット／サンプルの第１ディジ
タルデータストリームを２０ビット／サンプルの第２デ
ィジタルデータストリームにろ波・デシメートする。こ
のろ波により帯域外エネルギを削除する。例示実施例に
おいては、デシメーションフィルタ７２０は３次くし型
フィルタである。
【００１０】バレルシフトセレクタ３４はデシメーショ
ンフィルタ７２０の出力部から第２ディジタルデータス
トリームを１サンプルあたり最大２０ビット受け取り、
１サンプルあたり１７ビットを有する第３ディジタルデ
ータストリームを出力として生成する。バレルシフトセ
レクタ３４はプログラマブルで、４つの可能なビットフ
ィールドの内の一つ、つまり、０−１６、１−１７、２
−１８、または３−１９を選択するように変更できる。
ンフィルタ７２０の出力部から第２ディジタルデータス
トリームを１サンプルあたり最大２０ビット受け取り、
１サンプルあたり１７ビットを有する第３ディジタルデ
ータストリームを出力として生成する。バレルシフトセ
レクタ３４はプログラマブルで、４つの可能なビットフ
ィールドの内の一つ、つまり、０−１６、１−１７、２
−１８、または３−１９を選択するように変更できる。
【００１１】バレルシフトセレクタ３４から出力された
１７ビット／サンプルの第３ディジタルデータストリー
ムは、マルチプレクサ３８を介して飽和回路３６へ入力
を提供する。バレルシフトセレクタ３４からの出力は、
マルチプレクサ３８への１つの入力として直接提供され
る。バレルシフトセレクタ３４からの出力は、乗算器４
２においてゲイン１／Ｇ１を掛けられマルチプレクサ３
８へのもう一つの入力とされる。発生器２６からのディ
ザがゲインスケーリングに追加されることもある。マル
チプレクサ３８は選択入力４０に応答してその入力の内
の一つをその出力部において選択的に提供する。
１７ビット／サンプルの第３ディジタルデータストリー
ムは、マルチプレクサ３８を介して飽和回路３６へ入力
を提供する。バレルシフトセレクタ３４からの出力は、
マルチプレクサ３８への１つの入力として直接提供され
る。バレルシフトセレクタ３４からの出力は、乗算器４
２においてゲイン１／Ｇ１を掛けられマルチプレクサ３
８へのもう一つの入力とされる。発生器２６からのディ
ザがゲインスケーリングに追加されることもある。マル
チプレクサ３８は選択入力４０に応答してその入力の内
の一つをその出力部において選択的に提供する。
【００１２】マルチプレクサ８と３８は両方とも、ゲイ
ンＧ１を掛けられるマルチプレクサ８への入力が選択さ
れると、ゲイン１／Ｇ１を掛けられるマルチプレクサ３
８への入力が選択されるように、選択入力４０に応答す
る。ゲインＧ１と１／Ｇ１を採用するゲインスケーリン
グは、アナログシグマ−デルタ変調装置７１６へのアナ
ログ入力信号がフルスケール未満の場合、フルスケール
つまり０ｄＢ基準であるマルチプレクサ３８からのパル
ス符号変調された出力となる。ゲインＧ１は単位元のゲ
インを維持するために選択される。このように、アナロ
グ−ディジタル信号パス（マルチプレクサ８の入力から
マルチプレクサ３８の出力まで）の絶対ゲインは、ゲイ
ンスケーリングが使用されているされてないに関わらず
同じである。
ンＧ１を掛けられるマルチプレクサ８への入力が選択さ
れると、ゲイン１／Ｇ１を掛けられるマルチプレクサ３
８への入力が選択されるように、選択入力４０に応答す
る。ゲインＧ１と１／Ｇ１を採用するゲインスケーリン
グは、アナログシグマ−デルタ変調装置７１６へのアナ
ログ入力信号がフルスケール未満の場合、フルスケール
つまり０ｄＢ基準であるマルチプレクサ３８からのパル
ス符号変調された出力となる。ゲインＧ１は単位元のゲ
インを維持するために選択される。このように、アナロ
グ−ディジタル信号パス（マルチプレクサ８の入力から
マルチプレクサ３８の出力まで）の絶対ゲインは、ゲイ
ンスケーリングが使用されているされてないに関わらず
同じである。
【００１３】飽和回路３６はマルチプレクサ３８から出
力された１７ビット／サンプルの第４ディジタルデータ
ストリームを取り、各データサンプルを１６ビットサン
プルに減少する。飽和回路３６の出力は１６ビット／サ
ンプルの第５ディジタルデータストリームである。
力された１７ビット／サンプルの第４ディジタルデータ
ストリームを取り、各データサンプルを１６ビットサン
プルに減少する。飽和回路３６の出力は１６ビット／サ
ンプルの第５ディジタルデータストリームである。
【００１４】飽和回路３６から出力された１６ビット／
サンプルの第５ディジタルデータストリームは、先入れ
先出し（ＦＩＦＯ）レジスタ４４にロードされる。レジ
スタ４４はいくつかのそのようなデータのサンプルを格
納する。ＦＩＦＯ４４から、１６ビットサンプルが、ラ
ンダムアクセスメモリ（ＲＡＭ）４８に書き込まれる前
に、一時的にレジスタ４６に転送される。ＲＡＭ４８は
ディジタル信号プロセッサ（ＤＳＰ）５０の一部であ
る。ＤＳＰはリアルタイムのディジタルデータに対して
数学的演算を効率よく実行するために開発された専用マ
イクロプロセッサである。サンプルは深度フラグ５４と
割り込みフラグ５６により制御されたように内部データ
バス５２を経由して転送される。
サンプルの第５ディジタルデータストリームは、先入れ
先出し（ＦＩＦＯ）レジスタ４４にロードされる。レジ
スタ４４はいくつかのそのようなデータのサンプルを格
納する。ＦＩＦＯ４４から、１６ビットサンプルが、ラ
ンダムアクセスメモリ（ＲＡＭ）４８に書き込まれる前
に、一時的にレジスタ４６に転送される。ＲＡＭ４８は
ディジタル信号プロセッサ（ＤＳＰ）５０の一部であ
る。ＤＳＰはリアルタイムのディジタルデータに対して
数学的演算を効率よく実行するために開発された専用マ
イクロプロセッサである。サンプルは深度フラグ５４と
割り込みフラグ５６により制御されたように内部データ
バス５２を経由して転送される。
【００１５】ディジタル−アナログ変換信号パスは、Ｄ
ＳＰ５０のＲＡＭ４８からのディジタルデータをアナロ
グ復調装置２２の出力部においてアナログ形式に変換す
るものである。アナログ形式に変換するＤＳＰ５０のＲ
ＡＭ４８からのディジタルデータは、１６ビットサンプ
ルとしてレジスタ５８に一時的に書き込まれる。各１６
ビットサンプルは、次に、深度フラグ６０、状態フラグ
６１、割り込みフラグ６２により制御されたようにＦＩ
ＦＯ６４に転送される。ＦＩＦＯ６４からの出力は１６
ビット／サンプルの第６ディジタルデータストリームで
ある。第６ディジタルデータストリームはマルチプレク
サ６８を介して補間フィルタ７８に入力される。ＦＩＦ
Ｏ６４から出力された第６ディジタルストリームは、マ
ルチプレクサへの入力の内の一つとして直接提供され
る。第６ディジタルデータストリームは乗算器７２にお
いてゲインＧ２の逆数を掛けられマルチプレクサ６８へ
のもう一つの入力となる。マルチプレクサ６８は選択入
力７２に応答してその入力の内の一つをその出力として
選択的に提供する。マルチプレクサ６８の出力は第７デ
ィジタルデータストリームである。
ＳＰ５０のＲＡＭ４８からのディジタルデータをアナロ
グ復調装置２２の出力部においてアナログ形式に変換す
るものである。アナログ形式に変換するＤＳＰ５０のＲ
ＡＭ４８からのディジタルデータは、１６ビットサンプ
ルとしてレジスタ５８に一時的に書き込まれる。各１６
ビットサンプルは、次に、深度フラグ６０、状態フラグ
６１、割り込みフラグ６２により制御されたようにＦＩ
ＦＯ６４に転送される。ＦＩＦＯ６４からの出力は１６
ビット／サンプルの第６ディジタルデータストリームで
ある。第６ディジタルデータストリームはマルチプレク
サ６８を介して補間フィルタ７８に入力される。ＦＩＦ
Ｏ６４から出力された第６ディジタルストリームは、マ
ルチプレクサへの入力の内の一つとして直接提供され
る。第６ディジタルデータストリームは乗算器７２にお
いてゲインＧ２の逆数を掛けられマルチプレクサ６８へ
のもう一つの入力となる。マルチプレクサ６８は選択入
力７２に応答してその入力の内の一つをその出力として
選択的に提供する。マルチプレクサ６８の出力は第７デ
ィジタルデータストリームである。
【００１６】第７ディジタルデータストリームは補間フ
ィルタ７８への入力として提供されている。補間フィル
タ７８はクロックＣＫＬ１とＣＫＬ２を受け取る。クロ
ックＣＫＬ１は補間係数Ｌ１でクロックＣＫＯＳを割っ
たものである。クロックＣＬＫ２は補間係数Ｌ２でクロ
ックＣＬＫ１を割ったものである。補間フィルタ７８か
らの出力は２７ビット／サンプルの第８ディジタルデー
タストリームである。補間フィルタ７８は、例示実施例
においては、帯域外エネルギを削除し、オーバサンプリ
ング周波数をＬ１で割った周波数で第８ディジタルデー
タストリームを生成する３次くし型フィルタである。補
間フィルタ７８の上流部は低クロック速度のＣＬＫ２で
動作する。上流部は高クロック速度のＣＬＫ１で動作す
る。
ィルタ７８への入力として提供されている。補間フィル
タ７８はクロックＣＫＬ１とＣＫＬ２を受け取る。クロ
ックＣＫＬ１は補間係数Ｌ１でクロックＣＫＯＳを割っ
たものである。クロックＣＬＫ２は補間係数Ｌ２でクロ
ックＣＬＫ１を割ったものである。補間フィルタ７８か
らの出力は２７ビット／サンプルの第８ディジタルデー
タストリームである。補間フィルタ７８は、例示実施例
においては、帯域外エネルギを削除し、オーバサンプリ
ング周波数をＬ１で割った周波数で第８ディジタルデー
タストリームを生成する３次くし型フィルタである。補
間フィルタ７８の上流部は低クロック速度のＣＬＫ２で
動作する。上流部は高クロック速度のＣＬＫ１で動作す
る。
【００１７】第８ディジタルデータストリームはバレル
シフトセレクタ８０への入力を提供する。バレルシフト
セレクタ８０は補間フィルタ７８の出力部から２７ビッ
ト／サンプルの第８ディジタルデータストリームを受け
取り、１サンプルあたり１７ビットのフィールドを選択
してその出力として第９ディジタルデータストリームを
提供する。バレルシフトセレクタ８０のフィールドはプ
ログラマブルである。例示実施例においては、１７ビッ
トフィールドが１１個ある。例示実施例においては、バ
レルシフトセレクタ８０のフィールドは最初の７個のビ
ットフィールドである４−２０、５−２１、６−２２、
７−２３〜１０−２６の内の一つを選択するようプログ
ラムされている。
シフトセレクタ８０への入力を提供する。バレルシフト
セレクタ８０は補間フィルタ７８の出力部から２７ビッ
ト／サンプルの第８ディジタルデータストリームを受け
取り、１サンプルあたり１７ビットのフィールドを選択
してその出力として第９ディジタルデータストリームを
提供する。バレルシフトセレクタ８０のフィールドはプ
ログラマブルである。例示実施例においては、１７ビッ
トフィールドが１１個ある。例示実施例においては、バ
レルシフトセレクタ８０のフィールドは最初の７個のビ
ットフィールドである４−２０、５−２１、６−２２、
７−２３〜１０−２６の内の一つを選択するようプログ
ラムされている。
【００１８】飽和回路８２はバレルシフトセレクタ８０
から出力された１７ビット／サンプルの第９ディジタル
データストリームを受け取り、各サンプルを１６ビット
に減少して飽和回路３６と略同じように第１０ディジタ
ルデータストリームを提供する。
から出力された１７ビット／サンプルの第９ディジタル
データストリームを受け取り、各サンプルを１６ビット
に減少して飽和回路３６と略同じように第１０ディジタ
ルデータストリームを提供する。
【００１９】補間フィルタ８４は第１０ディジタルデー
タストリームを受け取り、プログラマブルＬ１分割によ
り分割されたオーバサンプリングクロック速度で動作す
る。補間フィルタ８４の上流部は低クロック速度ＣＫＬ
１で動作する。下流部は高クロック速度ＣＫＯＳで動作
する。補間フィルタ８４は、例示実施例においては、帯
域外エネルギを削除し、第１１ディジタルデータストリ
ームを出力として生成する１次くし型フィルタである。
タストリームを受け取り、プログラマブルＬ１分割によ
り分割されたオーバサンプリングクロック速度で動作す
る。補間フィルタ８４の上流部は低クロック速度ＣＫＬ
１で動作する。下流部は高クロック速度ＣＫＯＳで動作
する。補間フィルタ８４は、例示実施例においては、帯
域外エネルギを削除し、第１１ディジタルデータストリ
ームを出力として生成する１次くし型フィルタである。
【００２０】補間フィルタ８４の第１１ディジタルデー
タストリーム出力はディジタルシグマ−デルタ変調装置
１８への入力として結合される。例示実施例におけるデ
ィジタルシグマ−デルタ変調装置１８は２次である。変
調装置１８はディザ発生器２６からのディザを受け取る
こともあり、１６ビット／サンプルのデータを１ビット
／サンプルの第１２ディジタルデータストリームに変換
する。
タストリーム出力はディジタルシグマ−デルタ変調装置
１８への入力として結合される。例示実施例におけるデ
ィジタルシグマ−デルタ変調装置１８は２次である。変
調装置１８はディザ発生器２６からのディザを受け取る
こともあり、１６ビット／サンプルのデータを１ビット
／サンプルの第１２ディジタルデータストリームに変換
する。
【００２１】ディジタルシグマデルタ変調装置１８の出
力はマルチプレクサ８６への入力を提供する。マルチプ
レクサ８６は選択入力８８に応答して入力の内の一つを
その出力部において選択的に提供する。マルチプレクサ
の出力は１ビット／サンプルの第１３ディジタルデータ
ストリームである。
力はマルチプレクサ８６への入力を提供する。マルチプ
レクサ８６は選択入力８８に応答して入力の内の一つを
その出力部において選択的に提供する。マルチプレクサ
の出力は１ビット／サンプルの第１３ディジタルデータ
ストリームである。
【００２２】アナログ復調装置２２は１ビットサンプル
で、マルチプレクサ８６から受け取った１ビット／サン
プルの第１３ディジタルデータストリームを階段状連続
アナログ出力信号に変換する変換器を保持している。ア
ナログ復調装置２２はアナログ出力信号を平滑にする技
術的に周知の１つまたは複数のアナログフィルタを含
む。アナログ復調装置２２からのアナログ出力信号はマ
ルチプレクサ９６への入力の一つとして直接提供され、
乗算器９４においてゲインＧ２を掛けられマルチプレク
サ９６へのもう一つの入力を提供する。ゲインＧ２は任
意の周知の方法で得られる。マルチプレクサ９６は選択
入力７０に応答してその入力の内の一つをその出力とし
て選択的に提供する。マルチプレクサ９６の出力はアナ
ログ信号である。マルチプレクサ６８と９６は両方と
も、ゲイン１／Ｇ１を掛けられるマルチプレクサ６８へ
の入力が選択されると、ゲインＧ２を掛けられるマルチ
プレクサ９６への入力が選択されるように、選択入力７
０に応答する。ゲインＧ２は単位元のゲインを維持する
ために選択される。このように、ディジタル−アナログ
信号パス（マルチプレクサ６８の入力からマルチプレク
サ９６の出力まで）の絶対ゲインは、ゲインスケーリン
グが使用されているされてないに関わらず同じである。
で、マルチプレクサ８６から受け取った１ビット／サン
プルの第１３ディジタルデータストリームを階段状連続
アナログ出力信号に変換する変換器を保持している。ア
ナログ復調装置２２はアナログ出力信号を平滑にする技
術的に周知の１つまたは複数のアナログフィルタを含
む。アナログ復調装置２２からのアナログ出力信号はマ
ルチプレクサ９６への入力の一つとして直接提供され、
乗算器９４においてゲインＧ２を掛けられマルチプレク
サ９６へのもう一つの入力を提供する。ゲインＧ２は任
意の周知の方法で得られる。マルチプレクサ９６は選択
入力７０に応答してその入力の内の一つをその出力とし
て選択的に提供する。マルチプレクサ９６の出力はアナ
ログ信号である。マルチプレクサ６８と９６は両方と
も、ゲイン１／Ｇ１を掛けられるマルチプレクサ６８へ
の入力が選択されると、ゲインＧ２を掛けられるマルチ
プレクサ９６への入力が選択されるように、選択入力７
０に応答する。ゲインＧ２は単位元のゲインを維持する
ために選択される。このように、ディジタル−アナログ
信号パス（マルチプレクサ６８の入力からマルチプレク
サ９６の出力まで）の絶対ゲインは、ゲインスケーリン
グが使用されているされてないに関わらず同じである。
【００２３】バレルシフトセレクタ３４はデシメーショ
ンフィルタ７２０から２０ビットＰＣＭ語を受け取り、
いくつかの可能なビットフィールドの内の１つを、例示
実施例では４つの可能なビットフィールドの内の１つを
選択するようプログラムされている。デシメーションフ
ィルタにおけるＤＣゲインは、くし型フィルタの次数の
累乗としたデシメーション係数Ｍ１の関数である。一般
に、くし型デシメーションフィルタのＤＣゲインはＫ乗
された転送関数の関数である。ここで、Ｋはくし型フィ
ルタにより実現されたくし型関数の次数である。デシメ
ーションフィルタ７２０のマグニチュード応答は次のよ
うに与えられる。
ンフィルタ７２０から２０ビットＰＣＭ語を受け取り、
いくつかの可能なビットフィールドの内の１つを、例示
実施例では４つの可能なビットフィールドの内の１つを
選択するようプログラムされている。デシメーションフ
ィルタにおけるＤＣゲインは、くし型フィルタの次数の
累乗としたデシメーション係数Ｍ１の関数である。一般
に、くし型デシメーションフィルタのＤＣゲインはＫ乗
された転送関数の関数である。ここで、Ｋはくし型フィ
ルタにより実現されたくし型関数の次数である。デシメ
ーションフィルタ７２０のマグニチュード応答は次のよ
うに与えられる。
【００２４】
【数１】 この転送関数は（Ｍ１）Ｋ ＤＣゲインを有する。デシ
メーションフィルタとバレルシフトセレクタの組み合わ
せＤＣゲインがバレルシフトセレクタ３４からのＰＣＭ
出力ビット数に関して０．５＜ＤＣゲイン≦１．０の範
囲に入るように、バレルシフトセレクタ３４の出力はＤ
Ｃゲインを正規化する必要がある。
メーションフィルタとバレルシフトセレクタの組み合わ
せＤＣゲインがバレルシフトセレクタ３４からのＰＣＭ
出力ビット数に関して０．５＜ＤＣゲイン≦１．０の範
囲に入るように、バレルシフトセレクタ３４の出力はＤ
Ｃゲインを正規化する必要がある。
【００２５】第２図はビットフィールド選択を行うため
のプログラマブルバレルシフトセレクタ３４の例示実施
例の略線図である。入力セレクタ８２０は１７ビットの
４つの可能なフィールドの内どれを選択して更に処理す
るかを決める。４つの可能な１７ビットフィールドの内
の特定のフィールドを選択するようユーザによりプログ
ラムされると、バレルシフトセレクタ３４は、可能なビ
ットフィールドの内の別のフィールドを選択するよう再
プログラムされるまで、選択された１７ビットフィール
ドをその出力として提供し続ける。
のプログラマブルバレルシフトセレクタ３４の例示実施
例の略線図である。入力セレクタ８２０は１７ビットの
４つの可能なフィールドの内どれを選択して更に処理す
るかを決める。４つの可能な１７ビットフィールドの内
の特定のフィールドを選択するようユーザによりプログ
ラムされると、バレルシフトセレクタ３４は、可能なビ
ットフィールドの内の別のフィールドを選択するよう再
プログラムされるまで、選択された１７ビットフィール
ドをその出力として提供し続ける。
【００２６】デシメーションフィルタ７２０からの２０
ビット出力はバス８００上で受け取られる。バレルシフ
トセレクタ３４は、マルチプレクサ８０１〜８１７の各
々から１個づつの１７個の出力を有する。２０ビット入
力から選択して、１７ビットを有するフルレンジのビッ
トフィールドを提供するために、マルチプレクサ８０１
〜８１７の各々は４個の入力を有する。マルチプレクサ
８０１はビットｂ０、ｂ１、ｂ２、ｂ３を受け取る。同
様に、マルチプレクサ８０２はビットｂ１、ｂ２、ｂ
３、ｂ４を受け取る。マルチプレクサ８１７はビットｂ
１６、ｂ１７、ｂ１８、ｂ１９を受け取る。各マルチプ
レクサは選択入力８２０に応答してその入力の内の１つ
を出力として選択的に提供する。２−４デコーダ８２２
は２ビット入力選択８２０を４つの復号入力選択の組み
合わせの内の一つに復号し、各マルチプレクサへの４つ
の入力ビットの内の１つをそのそれぞれの出力として選
択する４つの復号入力選択信号となる。マルチプレクサ
８０１〜８１７へ提供された復号入力選択信号は、各マ
ルチプレクサ８０１〜８１７がその入力の内の第１、第
２、第３あるいは第４入力を同時にその出力として選択
するように共通化されている。このようにして、マルチ
プレクサ８０１の出力は１７ビットフィールドにおける
最下位ビットとなり、マルチプレクサ８０２の出力は１
７ビットフィールドにおける第２ビットとなり、１７ビ
ットフィールドにおける最上位ビットを選択するマルチ
プレクサ８１７に至る。ビットフィールドはユーザが選
択入力８２０を選択的にプログラムすることにより決定
される。選択されたビットフィールドはバス８２２上で
バレルシフトセレクタ３４の出力として提供される。
ビット出力はバス８００上で受け取られる。バレルシフ
トセレクタ３４は、マルチプレクサ８０１〜８１７の各
々から１個づつの１７個の出力を有する。２０ビット入
力から選択して、１７ビットを有するフルレンジのビッ
トフィールドを提供するために、マルチプレクサ８０１
〜８１７の各々は４個の入力を有する。マルチプレクサ
８０１はビットｂ０、ｂ１、ｂ２、ｂ３を受け取る。同
様に、マルチプレクサ８０２はビットｂ１、ｂ２、ｂ
３、ｂ４を受け取る。マルチプレクサ８１７はビットｂ
１６、ｂ１７、ｂ１８、ｂ１９を受け取る。各マルチプ
レクサは選択入力８２０に応答してその入力の内の１つ
を出力として選択的に提供する。２−４デコーダ８２２
は２ビット入力選択８２０を４つの復号入力選択の組み
合わせの内の一つに復号し、各マルチプレクサへの４つ
の入力ビットの内の１つをそのそれぞれの出力として選
択する４つの復号入力選択信号となる。マルチプレクサ
８０１〜８１７へ提供された復号入力選択信号は、各マ
ルチプレクサ８０１〜８１７がその入力の内の第１、第
２、第３あるいは第４入力を同時にその出力として選択
するように共通化されている。このようにして、マルチ
プレクサ８０１の出力は１７ビットフィールドにおける
最下位ビットとなり、マルチプレクサ８０２の出力は１
７ビットフィールドにおける第２ビットとなり、１７ビ
ットフィールドにおける最上位ビットを選択するマルチ
プレクサ８１７に至る。ビットフィールドはユーザが選
択入力８２０を選択的にプログラムすることにより決定
される。選択されたビットフィールドはバス８２２上で
バレルシフトセレクタ３４の出力として提供される。
【００２７】第３図はバレルシフトセレクタ８０の略線
図である。補間フィルタ７８からの２７ビット出力がバ
ス９００上で受け取られる。バレルシフトセレクタ８０
は１７個の出力を有し、各出力はマルチプレクサ９０１
〜９１７の各々からの出力である。２７ビット入力から
選択して７個の異なるビットフィールド、ビット４−２
０〜１０−２６、を出力として提供するために、マルチ
プレクサ９０１〜９１７の各々は７個の入力を有する。
マルチプレクサ９０１はｂ０〜ｂ１０を受け取る。同様
に、マルチプレクサ８０２はビットｂ５〜ｂ１１を受け
取り、マルチプレクサ８０３はビットｂ６〜ｂ１２を受
け取り、ビットｂ２０〜ｂ２６を受け取るマルチプレク
サ９１７に至る。各マルチプレクサは選択入力９２０に
応答してその入力の内の１つをその出力として選択的に
提供する。３−７デコーダ９２２は３ビット入力選択９
２０を７つの復号入力選択の組み合わせの内の一つに復
号し、各マルチプレクサへの７つの入力ビットの内の１
つをその出力として選択する７つの復号入力選択信号と
なる。マルチプレクサ9０１〜9１７へ提供された復号入
力選択信号は、マルチプレクサ９０１が１７ビットフィ
ールドにおける最下位ビットを選択し、マルチプレクサ
９１７が１７ビットフィールドにおける最上位ビットを
選択するように共通化されている。ビットフィールドは
選択入力９２０を選択的にプログラムすることにより決
定される。選択されたビットフィールドの１７ビットは
バス８２２上で飽和回路８２に提供される。
図である。補間フィルタ７８からの２７ビット出力がバ
ス９００上で受け取られる。バレルシフトセレクタ８０
は１７個の出力を有し、各出力はマルチプレクサ９０１
〜９１７の各々からの出力である。２７ビット入力から
選択して７個の異なるビットフィールド、ビット４−２
０〜１０−２６、を出力として提供するために、マルチ
プレクサ９０１〜９１７の各々は７個の入力を有する。
マルチプレクサ９０１はｂ０〜ｂ１０を受け取る。同様
に、マルチプレクサ８０２はビットｂ５〜ｂ１１を受け
取り、マルチプレクサ８０３はビットｂ６〜ｂ１２を受
け取り、ビットｂ２０〜ｂ２６を受け取るマルチプレク
サ９１７に至る。各マルチプレクサは選択入力９２０に
応答してその入力の内の１つをその出力として選択的に
提供する。３−７デコーダ９２２は３ビット入力選択９
２０を７つの復号入力選択の組み合わせの内の一つに復
号し、各マルチプレクサへの７つの入力ビットの内の１
つをその出力として選択する７つの復号入力選択信号と
なる。マルチプレクサ9０１〜9１７へ提供された復号入
力選択信号は、マルチプレクサ９０１が１７ビットフィ
ールドにおける最下位ビットを選択し、マルチプレクサ
９１７が１７ビットフィールドにおける最上位ビットを
選択するように共通化されている。ビットフィールドは
選択入力９２０を選択的にプログラムすることにより決
定される。選択されたビットフィールドの１７ビットは
バス８２２上で飽和回路８２に提供される。
【００２８】デシメーションフィルタ７２０から受け取
られたビット数を変更できるのでバレルシフトセレクタ
３４が提供されている。最上位１７ビットが、与えられ
たデシメーション係数Ｍ１について選択される。各１ビ
ット入力についてデシメーションフィルタ７２０により
生成された各パルス符号変調された語におけるビット数
は２＋ｌｏｇ2 Ｍ１K となる。ここで、Ｍ１はデシメー
ションフィルタ７２０のデシメーション係数で、Ｋはく
し型フィルタの位数である。例示実施例においては、Ｍ
１は６４に限定され、Ｋは３に限定されている。この組
み合わせは、デシメーションフィルタ７２０からの合計
２０ビットについて最大２＋ｌｏｇ2 ６４3 または１９
個の追加ビットとなる。表１はデシメーション係数Ｍ１
の範囲、対応する選択入力８２０、バレルシフトセレク
タ３４の出力部におけるＤＣゲインを示す。
られたビット数を変更できるのでバレルシフトセレクタ
３４が提供されている。最上位１７ビットが、与えられ
たデシメーション係数Ｍ１について選択される。各１ビ
ット入力についてデシメーションフィルタ７２０により
生成された各パルス符号変調された語におけるビット数
は２＋ｌｏｇ2 Ｍ１K となる。ここで、Ｍ１はデシメー
ションフィルタ７２０のデシメーション係数で、Ｋはく
し型フィルタの位数である。例示実施例においては、Ｍ
１は６４に限定され、Ｋは３に限定されている。この組
み合わせは、デシメーションフィルタ７２０からの合計
２０ビットについて最大２＋ｌｏｇ2 ６４3 または１９
個の追加ビットとなる。表１はデシメーション係数Ｍ１
の範囲、対応する選択入力８２０、バレルシフトセレク
タ３４の出力部におけるＤＣゲインを示す。
【００２９】
【表１】
【００３０】表Ｉから分かるように、デシメーション係
数Ｍ１が１−３２の範囲（両端を含む）の場合、バレル
シフトセレクタ３４はビット０−１６を出力フィールド
として提供する。デシメーション係数が３３−４０の間
（両端を含む）の場合、バレルシフトセレクタ３４はビ
ット１−１７を出力フィールドとして提供する。デシメ
ーション係数が４１−５０の間（両端を含む）の場合、
バレルシフトセレクタ３４はビット２−１８を出力フィ
ールドとして提供する。デシメーション係数が５１−６
４の間（両端を含む）の場合、バレルシフトセレクタ３
４はビット３−１９を出力フィールドとして提供する。
数Ｍ１が１−３２の範囲（両端を含む）の場合、バレル
シフトセレクタ３４はビット０−１６を出力フィールド
として提供する。デシメーション係数が３３−４０の間
（両端を含む）の場合、バレルシフトセレクタ３４はビ
ット１−１７を出力フィールドとして提供する。デシメ
ーション係数が４１−５０の間（両端を含む）の場合、
バレルシフトセレクタ３４はビット２−１８を出力フィ
ールドとして提供する。デシメーション係数が５１−６
４の間（両端を含む）の場合、バレルシフトセレクタ３
４はビット３−１９を出力フィールドとして提供する。
【００３１】バレルシフトセレクタ８０は補間フィルタ
７８から受け取った可変数のビットを収容するのに提供
されている。補間フィルタ７８の場合、出力部で生成さ
れるビットの数は１７＋ｌｏｇ2 （Ｌ２）K-1 である。
ここで、Ｌ２は補間フィルタ７８の補間係数である。例
示実施例においては、Ｌ２は３２に限定されており、上
記のようにＫは３に限定されている。補間フィルタ７８
のマグニチュード応答は次のように与えられる。
７８から受け取った可変数のビットを収容するのに提供
されている。補間フィルタ７８の場合、出力部で生成さ
れるビットの数は１７＋ｌｏｇ2 （Ｌ２）K-1 である。
ここで、Ｌ２は補間フィルタ７８の補間係数である。例
示実施例においては、Ｌ２は３２に限定されており、上
記のようにＫは３に限定されている。補間フィルタ７８
のマグニチュード応答は次のように与えられる。
【００３２】
【数２】 この転送関数は（Ｌ２）ＫのＤＣゲインを有する。補間
フィルタとバレルシフトセレクタの組み合わせＤＣゲイ
ンがバレルシフトセレクタ８０からのＰＣＭ出力ビット
数に関して０．５＜ＤＣゲイン≦１．０の範囲に入るよ
うに、バレルシフトセレクタ８０の出力はＤＣゲインを
正規化する必要がある。表ＩＩは補間係数Ｌ２の範囲、
選択入力９２０、バレルシフトセレクタ８０の出力部に
おけるＤＣゲインを含む。
フィルタとバレルシフトセレクタの組み合わせＤＣゲイ
ンがバレルシフトセレクタ８０からのＰＣＭ出力ビット
数に関して０．５＜ＤＣゲイン≦１．０の範囲に入るよ
うに、バレルシフトセレクタ８０の出力はＤＣゲインを
正規化する必要がある。表ＩＩは補間係数Ｌ２の範囲、
選択入力９２０、バレルシフトセレクタ８０の出力部に
おけるＤＣゲインを含む。
【００３３】
【表２】
【００３４】表ＩＩから分かるように、補間係数Ｌ２が
２３−３２の範囲（両端を含む）の場合、バレルシフト
セレクタ８０はビット１０−２６を出力フィールドとし
て提供する。補間係数が１７−２２の場合、バレルシフ
トセレクタ８０はビット９−２５を出力フィールドとし
て提供する。補間係数が１２−１６（両端を含む）の場
合、バレルシフトセレクタ８０はビット８−２４を出力
フィールドとして提供する。補間係数が９−１１（両端
を含む）の場合、バレルシフトセレクタ８０はビット７
−２３を出力として提供する。同様に、補間係数が６ー
８、４ー５、または１ー３（両端を含む）のいずれかの
範囲にある場合、ビット６ー２２、５ー２１、４ー２０
がそれぞれ出力フィールドとして提供される。
２３−３２の範囲（両端を含む）の場合、バレルシフト
セレクタ８０はビット１０−２６を出力フィールドとし
て提供する。補間係数が１７−２２の場合、バレルシフ
トセレクタ８０はビット９−２５を出力フィールドとし
て提供する。補間係数が１２−１６（両端を含む）の場
合、バレルシフトセレクタ８０はビット８−２４を出力
フィールドとして提供する。補間係数が９−１１（両端
を含む）の場合、バレルシフトセレクタ８０はビット７
−２３を出力として提供する。同様に、補間係数が６ー
８、４ー５、または１ー３（両端を含む）のいずれかの
範囲にある場合、ビット６ー２２、５ー２１、４ー２０
がそれぞれ出力フィールドとして提供される。
【００３５】各バレルシフトセレクタの出力は飽和回路
に提供される。飽和回路３６、８２はそれぞれ１７ビッ
ト入力を受け取り、１６ビット出力を提供する。技術上
周知であるように、飽和回路３６と８２は、デシメーシ
ョンフィルタ７２０と補間フィルタ７８それぞれにおけ
るろ波の結果、オーバシュートを飽和させる。本発明
は、この技術を使用する通信システムや装置において特
に有用である。この様な通信システムや装置は、利用可
能なデータのビット数にかまわずに、限定された幅のバ
スを採用できるように多ビットサンプルから最上位ビッ
トを選択するという利点がある。
に提供される。飽和回路３６、８２はそれぞれ１７ビッ
ト入力を受け取り、１６ビット出力を提供する。技術上
周知であるように、飽和回路３６と８２は、デシメーシ
ョンフィルタ７２０と補間フィルタ７８それぞれにおけ
るろ波の結果、オーバシュートを飽和させる。本発明
は、この技術を使用する通信システムや装置において特
に有用である。この様な通信システムや装置は、利用可
能なデータのビット数にかまわずに、限定された幅のバ
スを採用できるように多ビットサンプルから最上位ビッ
トを選択するという利点がある。
【００３６】本発明は例示実施例を開示するのに使用さ
れた数値に制限されるものではない。例示実施例におい
て、各種要素からのビット幅出力、各種フィルタの順
序、補間及びデシメーション係数の範囲、バレルシフト
セレクタの出力フィールドや範囲、飽和のビット数等は
具体例としてあげたものである。
れた数値に制限されるものではない。例示実施例におい
て、各種要素からのビット幅出力、各種フィルタの順
序、補間及びデシメーション係数の範囲、バレルシフト
セレクタの出力フィールドや範囲、飽和のビット数等は
具体例としてあげたものである。
【００３７】本発明の例示実施例は待ち時間を減らすた
めのパイプライン方式または並行方式を組み込んだもの
として説明されなかったが、そのような技術を利用する
ことによって計算効率を向上できることは当業者には理
解できることであろう。
めのパイプライン方式または並行方式を組み込んだもの
として説明されなかったが、そのような技術を利用する
ことによって計算効率を向上できることは当業者には理
解できることであろう。
本発明を以下の図面を参照し例示・説明する。
【図１】本発明に係るデータ変換器のブロック図。
【図２】あらかじめ決められたビットフィールドを広い
ビットフィールドから選択するプログラマブルバレルシ
フトセレクタを示す回路図。
ビットフィールドから選択するプログラマブルバレルシ
フトセレクタを示す回路図。
【図３】プログラマブルバレルシフトセレクタの別の実
施例を示す回路図。
施例を示す回路図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 7/30 Ｚ 8842−5Ｊ
Claims (20)
- 【請求項１】 信号形式を一形式から別形式に変換する
装置において、 信号を一形式から別形式に変換する変換器（例えば１
０、９０または９２）であって、該形式の一つはアナロ
グで他方はディジタルであり、アナログ側とディジタル
サンプル側を有する変換器と、 第一ビットフィールド幅のディジタル信号サンプルを受
け取り、第二ビットフィールド幅を出力として選択する
該ディジタルサンプル側のプログラマブルバレルシフト
セレクタ（例えば３４または８０）であって、該第一ビ
ットフィールドにおけるどのビットが該第二ビットフィ
ールドに含まれるかを選択的に決めるために該第二ビッ
トフィールド幅は隣接した範囲に亘ってプログラム可能
であるプログラマブルバレルシフトセレクタとから成る
装置。 - 【請求項２】 請求項１に記載の装置において、更に飽
和回路（例えば３６または８２）から成り、該飽和回路
は該バレルシフトセレクタの出力を受け取り、そのビッ
トフィールド幅を減少させるものである装置。 - 【請求項３】 請求項１に記載の装置において、該飽和
回路はバレルシフトセレクタ出力のビットフィールド幅
を１ビット減少させることを特徴とする装置。 - 【請求項４】 請求項１に記載の装置において、該変換
器は第一ＤＣゲインを定義するフィルタから成り、該バ
レルシフトセレクタ（例えば３４または８０）は第二Ｄ
Ｃゲインを定義し、該第一ＤＣゲインと該第二ＤＣゲイ
ンの積は０．５と１．０の間（両端を含む）に入ること
を特徴とする装置。 - 【請求項５】 サンプル率変換を提供する装置におい
て、 クロック信号（例えばＣＫ０Ｓ）、分周クロック信号
（例えばＣＫＭ１またはＣＫＬ１またはＣＫＬ２）、お
よび第一率の第一ディジタル信号サンプルを受け取る変
換器（例えば９０または９２）であって、該第一ディジ
タル信号サンプルを第二ディジタル信号サンプルに第二
率で変換し、第一ビットフィールド幅を有し、該第一率
と該第二率の比が変換率係数を定義する変換器（例えば
９０または９２）と、 該クロック信号を受け取り、分周クロック信号（例えば
ＣＫＭ１またはＣＫＬ１またはＣＫＬ２）を生成するた
めに該クロック信号を分周し、変換率係数を選択的に定
義するためプログラム可能であるプログラマブルカウン
タ（例えば２４または７４または７６）と、 該第二ディジタル信号サンプルを受け取り、出力として
第二ビットフィールド幅を選択し、該第一ビットフィー
ルドにおけるどのビットが該第二ビットフィールドに含
まれるかを選択的に決めるために該第二ビットフィール
ド幅はある範囲に亘ってプログラム可能であるプログラ
マブルバレルシフトセレクタ（例えば３４または８０）
とから成る装置。 - 【請求項６】 請求項５に記載の装置において、該第二
ビットフィールドがプログラム可能である範囲は隣接し
ていることを特徴とする装置。 - 【請求項７】 請求項5に記載の装置において、更に飽
和回路（例えば３６または８２）から成り、該飽和回路
は該バレルシフトセレクタ（例えば３４または８０）の
出力を受け取り、そのビットフィールド幅を減少させる
ものである装置。 - 【請求項８】 請求項７に記載の装置において、該飽和
回路（例えば３６または８２）はバレルシフトセレクタ
出力のビットフィールド幅を１ビット減少させることを
特徴とする装置。 - 【請求項９】 請求項５に記載の装置において、該変換
器は第一ＤＣゲインを定義するフィルタから成り、該バ
レルシフトセレクタ（例えば３４または８０）は第二Ｄ
Ｃゲインを定義し、該第一ＤＣゲインと該第二ＤＣゲイ
ンの積は０．５と１．０の間（両端を含む）に入ること
を特徴とする装置。 - 【請求項１０】 請求項１に記載の装置において、信号
の該第一形式はアナログで、信号の該第二形式はディジ
タルであることを特徴とする装置。 - 【請求項１１】 請求項１に記載の装置において、信号
の該第一形式はディジタルで、信号の該第二形式はアナ
ログであることを特徴とする装置。 - 【請求項１２】 アナログ−ディジタル変換器（例えば
１０、９０）において、 アナログ信号を受け取り、該アナログ信号を第一ディジ
タルデータストリームに変換する変調装置（例えば７１
６）と、 該第一ディジタルデータストリームを受け取り、該第一
ディジタルデータストリームを第二ディジタルデータス
トリームにデシメートし、該第二ディジタルデータスト
リームは該第一ディジタルデータストリームより大きい
ビットフィールド幅を有するデシメーションフィルタ
（例えば７２０）と、 該第二ディジタルデータストリームを受け取り、該第二
ディジタルデータストリームのビットフィールド幅未満
のビットフィールド幅のディジタル信号サンプルを出力
としてそれから選択するプログラマブルバレルシフトセ
レクタ（例えば３４）であって、該第二ディジタルデー
タストリームにおけるどのビットが該ディジタル信号サ
ンプルに含まれるかを選択的に決めるために該ディジタ
ル信号サンプルのビットフィールド幅はある範囲に亘っ
てプログラム可能であるプログラマブルバレルシフトセ
レクタ（例えば３４）とから成るアナログ−ディジタル
変換器（例えば１０、９０）。 - 【請求項１３】 請求項１２に記載のアナログ−ディジ
タル変換器（例えば１０、９０）において、該ディジタ
ル信号サンプルのビットフィールド幅がプログラム可能
である範囲は隣接していることを特徴とするアナログ−
ディジタル変換器（例えば１０、９０）。 - 【請求項１４】 請求項１２に記載のアナログ−ディジ
タル変換器において、更に飽和回路（例えば３６）から
成り、該飽和回路（例えば３６）は該バレルシフトセレ
クタ（例えば３４）に結合され、該バレルシフトセレク
タ（例えば３４）の出力を受け取り、そのビットフィー
ルド幅を減少させるものであるアナログ−ディジタル変
換器。 - 【請求項１５】 請求項１４に記載のアナログ−ディジ
タル変換器（例えば１０、９０）において、該飽和回路
（例えば３６）は該バレルシフトセレクタ出力のビット
フィールド幅を１ビット減少させることを特徴とするア
ナログ−ディジタル変換器（例えば１０、９０）。 - 【請求項１６】 ディジタル−アナログ変換器（例えば
１０、９０）において、 第一ディジタルデータストリームを受け取り、第二ディ
ジタルデータストリームを生成するために第一ディジタ
ルデータストリームを補間する第一補間フィルタ（例え
ば７８）であって、該第二ディジタルデータストリーム
は該第一ディジタルデータストリームより大きいビット
フィールド幅を有する第一補間フィルタ（例えば７８）
と、 該第二ディジタルデータストリームを受け取り、該第二
ディジタルデータストリームのビットフィールド幅未満
のビットフィールド幅のディジタル信号サンプルを出力
としてそれから選択する該第一補間フィルタ（例えば７
８）に結合されたプログラマブルバレルシフトセレクタ
（例えば８０）であって、該第二ディジタルデータスト
リームにおけるどのビットが該ディジタル信号サンプル
に含まれるかを選択的に決めるために該ディジタル信号
サンプルのビットフィールド幅はある範囲に亘ってプロ
グラム可能であるプログラマブルバレルシフトセレクタ
（例えば８０）と、 該バレルシフトセレクタ（例えば８０）に結合されたア
ナログ復調装置（例えば２２）であって、該バレルシフ
トセレクタ（例えば８０）から出力されたディジタル信
号サンプルを入力として受け取り、該ディジタル信号サ
ンプルを階段状連続アナログ出力信号に変換するアナロ
グ復調装置（例えば２２）とから成るディジタル−アナ
ログ変換器（例えば１０、９２）。 - 【請求項１７】 請求項１６に記載のディジタル−ア
ナログ変換器（例えば１０、９２）において、該ディジ
タル信号サンプルのビットフィールド幅がプログラム可
能である範囲は隣接していることを特徴とするディジタ
ル−アナログ変換器（例えば１０、９２）。 - 【請求項１８】 請求項１６に記載のディジタル−アナ
ログ変換器（例えば１０、９２）において、更に飽和回
路（例えば８２）から成り、該飽和回路（例えば３６）
は該バレルシフトセレクタ（例えば８０）に結合され、
該バレルシフトセレクタの出力を受け取り、そのビット
フィールド幅を減少させるものであるディジタル−アナ
ログ変換器（例えば１０、９２）。 - 【請求項１９】 請求項１８に記載のディジタル−アナ
ログ変換器において、該飽和回路（例えば８２）は該バ
レルシフトセレクタ出力のビットフィールド幅を１ビッ
ト減少させることを特徴とするディジタル−アナログ変
換器。 - 【請求項２０】 請求項１６に記載のディジタル−アナ
ログ変換器（例えば１０、９２）において更に第二補間
フィルタ（例えば８４）から成り、該第二補間フィルタ
（例えば８４）は該バレルシフトセレクタ（例えば８
０）と該アナログ復調器（例えば２２）間に結合され、
該第二補間フィルタ（例えば８４）は該バレルシフトセ
レクタ（例えば８０）から出力される該ディジタル信号
サンプルを受け取り第二ディジタル信号サンプルを生成
するために該ディジタル信号サンプルを補間し、該第二
ディジタル信号サンプルが該アナログ復調器（例えば２
２）に入力として提供される第二補間フィルタ（例えば
８４）から更に成るディジタル−アナログ変換器（例え
ば１０、９２）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US168888 | 1993-12-16 | ||
| US08/168,888 US5420584A (en) | 1993-12-16 | 1993-12-16 | Data converter with barrel shifter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07212235A true JPH07212235A (ja) | 1995-08-11 |
Family
ID=22613371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6312272A Withdrawn JPH07212235A (ja) | 1993-12-16 | 1994-12-16 | バレルシフタ付きデータ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5420584A (ja) |
| EP (1) | EP0660224A1 (ja) |
| JP (1) | JPH07212235A (ja) |
| KR (1) | KR950022166A (ja) |
| TW (1) | TW275728B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
| US5760726A (en) * | 1996-08-23 | 1998-06-02 | Motorola, Inc. | Digital-to-analog converter with dynamic matching and bit splitting |
| US6198417B1 (en) | 1998-01-29 | 2001-03-06 | Massachusetts Institute Of Technology | Pipelined oversampling A/D converter |
| US20020126029A1 (en) * | 2001-03-08 | 2002-09-12 | Grale Trenton John | Programmable test modulator for selectively generating test signals of delta-sigma order N |
Family Cites Families (4)
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|---|---|---|---|---|
| US5142677A (en) * | 1989-05-04 | 1992-08-25 | Texas Instruments Incorporated | Context switching devices, systems and methods |
| US5051981A (en) * | 1988-01-21 | 1991-09-24 | Codex Corporation | Digital filtering |
| US5144308A (en) * | 1991-05-21 | 1992-09-01 | At&T Bell Laboratories | Idle channel tone and periodic noise suppression for sigma-delta modulators using high-level dither |
| DE69122860T2 (de) * | 1991-07-06 | 1997-04-03 | Ibm | Multiplexer |
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1993
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- 1993-12-28 TW TW082111087A patent/TW275728B/zh not_active IP Right Cessation
-
1994
- 1994-12-05 EP EP94308998A patent/EP0660224A1/en not_active Withdrawn
- 1994-12-15 KR KR1019940034337A patent/KR950022166A/ko not_active Application Discontinuation
- 1994-12-16 JP JP6312272A patent/JPH07212235A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7276036B2 (en) | 2003-05-09 | 2007-10-02 | Troy Polymers, Inc. | Foam articles |
| US7303536B2 (en) | 2003-05-09 | 2007-12-04 | Troy Polymers, Inc. | Foam articles |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950022166A (ko) | 1995-07-28 |
| EP0660224A1 (en) | 1995-06-28 |
| TW275728B (ja) | 1996-05-11 |
| US5420584A (en) | 1995-05-30 |
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