JP3137858B2 - ディザを具備し利得スケーリングを有するデータコンバータ - Google Patents
ディザを具備し利得スケーリングを有するデータコンバータInfo
- Publication number
- JP3137858B2 JP3137858B2 JP06311067A JP31106794A JP3137858B2 JP 3137858 B2 JP3137858 B2 JP 3137858B2 JP 06311067 A JP06311067 A JP 06311067A JP 31106794 A JP31106794 A JP 31106794A JP 3137858 B2 JP3137858 B2 JP 3137858B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- adders
- output
- multiplier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000013459 approach Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000001228 spectrum Methods 0.000 description 4
- 238000011144 upstream manufacturing Methods 0.000 description 3
- 101100438980 Arabidopsis thaliana CDC2C gene Proteins 0.000 description 2
- 101100274517 Arabidopsis thaliana CKL1 gene Proteins 0.000 description 2
- 101100113626 Arabidopsis thaliana CKL2 gene Proteins 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 1
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- 101100545228 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ZDS1 gene Proteins 0.000 description 1
- 235000019800 disodium phosphate Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- 230000002087 whitening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/478—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication
- H03M3/488—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication using automatic control
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/51—Automatic control for modifying converter range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/326—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors
- H03M3/328—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither
- H03M3/33—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither the dither being a random signal
- H03M3/332—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither the dither being a random signal in particular a pseudo-random signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/478—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication
- H03M3/48—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication characterised by the type of range control, e.g. limiting
- H03M3/486—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication characterised by the type of range control, e.g. limiting by adapting the input gain
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【０００１】
【産業上の利用分野】この発明は概ね信号をアナログ形
式からデジタル形式へ、または逆にデジタル形式からア
ナログ形式へと変換する、符号器や復号器のようなデー
タコンバータに関し、特に利得スケーリングを具備する
上記コンバータに関する。
式からデジタル形式へ、または逆にデジタル形式からア
ナログ形式へと変換する、符号器や復号器のようなデー
タコンバータに関し、特に利得スケーリングを具備する
上記コンバータに関する。
【０００２】
【従来の技術】データコンバータは電話交換機、音声帯
域データ通信、音声符号化システム、およびオーディオ
・ビデオ信号処理装置のような多くの用途で使用されて
いる。データコンバータは入力するアナログ信号の利得
スケーリングを組み込んでアナログからデジタルへのコ
ンバータの出力ノイズを低減している。データコンバー
タの中で、信号は一方の形式から他方へ変換が行われ
る。一方の形式はアナログで他方の形式がデジタルであ
る。
域データ通信、音声符号化システム、およびオーディオ
・ビデオ信号処理装置のような多くの用途で使用されて
いる。データコンバータは入力するアナログ信号の利得
スケーリングを組み込んでアナログからデジタルへのコ
ンバータの出力ノイズを低減している。データコンバー
タの中で、信号は一方の形式から他方へ変換が行われ
る。一方の形式はアナログで他方の形式がデジタルであ
る。
【０００３】データコンバータは、アナログからデジタ
ルへ（Ａ／Ｄ）のコンバータまたはデジタルからアナロ
グへ（Ｄ／Ａ）のコンバータのいずれか一方あるいは両
方を含む。Ａ／Ｄコンバータはアナログ信号を受信して
その出力にアナログ信号の代理物となるデジタル信号を
供給する。デジタル信号表示の典型はリニアのパルス符
号変調（ＰＣＭ）である。Ｄ／Ａコンバータはデジタル
信号を受信してその出力にアナログ信号を供給する。デ
ータコンバータのＰＣＭ符号化はアナログ信号の振幅幅
から対応するＰＣＭワード値への１対１マッピングを結
果として生じる。データコンバータのアナログ回路はそ
れがリニアに動作するあらかじめ設定された振幅範囲を
持っている。この範囲のあらかじめ設定された上限と下
限はデータコンバータの最大ＰＣＭ符号値と最小ＰＣＭ
符号値にそれぞれ対応するアナログレベルを確定する。
ルへ（Ａ／Ｄ）のコンバータまたはデジタルからアナロ
グへ（Ｄ／Ａ）のコンバータのいずれか一方あるいは両
方を含む。Ａ／Ｄコンバータはアナログ信号を受信して
その出力にアナログ信号の代理物となるデジタル信号を
供給する。デジタル信号表示の典型はリニアのパルス符
号変調（ＰＣＭ）である。Ｄ／Ａコンバータはデジタル
信号を受信してその出力にアナログ信号を供給する。デ
ータコンバータのＰＣＭ符号化はアナログ信号の振幅幅
から対応するＰＣＭワード値への１対１マッピングを結
果として生じる。データコンバータのアナログ回路はそ
れがリニアに動作するあらかじめ設定された振幅範囲を
持っている。この範囲のあらかじめ設定された上限と下
限はデータコンバータの最大ＰＣＭ符号値と最小ＰＣＭ
符号値にそれぞれ対応するアナログレベルを確定する。
【０００４】
【発明が解決しようとする課題】シグマ・デルタのデー
タコンバータはシグマ・デルタ変調として知られる変換
プロセスの中間段階を使用する。これはアナログ入力信
号の振幅に比例するパルス符号密度を持つ符号化された
データストリームを作りだす。シグマ・デルタＡ／Ｄコ
ンバータは最初にアナログ入力をパルス符号密度ストリ
ームに変換し、その後そのパルス符号密度ストリームを
対応するＰＣＭワードに変換する。パルス符号密度はあ
らかじめ設定した最大と最小のアナログ入力に比例す
る。パルス符号密度は１に接近するので、信号対雑音比
は大幅に低下する。このパルス符号密度ストリームがＰ
ＣＭワードに変換されると、ＰＣＭワードはそのフルス
ケール限度の範囲で信号帯雑音比が大幅に低下するだろ
う。
タコンバータはシグマ・デルタ変調として知られる変換
プロセスの中間段階を使用する。これはアナログ入力信
号の振幅に比例するパルス符号密度を持つ符号化された
データストリームを作りだす。シグマ・デルタＡ／Ｄコ
ンバータは最初にアナログ入力をパルス符号密度ストリ
ームに変換し、その後そのパルス符号密度ストリームを
対応するＰＣＭワードに変換する。パルス符号密度はあ
らかじめ設定した最大と最小のアナログ入力に比例す
る。パルス符号密度は１に接近するので、信号対雑音比
は大幅に低下する。このパルス符号密度ストリームがＰ
ＣＭワードに変換されると、ＰＣＭワードはそのフルス
ケール限度の範囲で信号帯雑音比が大幅に低下するだろ
う。
【０００５】同様に、シグマ・デルタのＤ／Ａコンバー
タも最初に連続したＰＣＭ入力ワードをパルス符号密度
データストリームに変換し、その後そのパルス符号密度
ストリームを対応するアナログ出力信号に変換する。Ｐ
ＣＭ入力ワードがその最大値に接近するにつれてデータ
ストリームのパルス符号密度は１に接近し、信号帯雑音
比の大幅な低下を生じる。このパルス符号密度がアナロ
グ出力信号に変換される場合、アナログ出力信号は、あ
らかじめ定められたフルスケール限度に到達しないうち
に、信号帯雑音比が大きく劣化するだろう。
タも最初に連続したＰＣＭ入力ワードをパルス符号密度
データストリームに変換し、その後そのパルス符号密度
ストリームを対応するアナログ出力信号に変換する。Ｐ
ＣＭ入力ワードがその最大値に接近するにつれてデータ
ストリームのパルス符号密度は１に接近し、信号帯雑音
比の大幅な低下を生じる。このパルス符号密度がアナロ
グ出力信号に変換される場合、アナログ出力信号は、あ
らかじめ定められたフルスケール限度に到達しないうち
に、信号帯雑音比が大きく劣化するだろう。
【０００６】フルスケール信号強度に対しては、コンバ
ータとして使用されるシグマ・デルタ変調器は利得スケ
ーリングを使用する必要性のある歪んだ出力を生じるだ
ろう。デジタル信号の利得スケーリングは下位ビットの
切り捨てや丸め処理を生じることのできる乗算法を具備
する。歪みのもう一つの発生源はワード幅を削減するた
めの切り捨てや丸め処理により信号内に取り込まれ、エ
ネルギースペクトルに入力信号の高調波の歪みを引き起
こす。
ータとして使用されるシグマ・デルタ変調器は利得スケ
ーリングを使用する必要性のある歪んだ出力を生じるだ
ろう。デジタル信号の利得スケーリングは下位ビットの
切り捨てや丸め処理を生じることのできる乗算法を具備
する。歪みのもう一つの発生源はワード幅を削減するた
めの切り捨てや丸め処理により信号内に取り込まれ、エ
ネルギースペクトルに入力信号の高調波の歪みを引き起
こす。
【０００７】利得スケーリングでの切り捨てや丸め処理
でもたらされる歪みを削減する利得スケーリングに有効
な技法が要求されている。
でもたらされる歪みを削減する利得スケーリングに有効
な技法が要求されている。
【０００８】
【問題を解決するための手段と作用】この発明ではデジ
タル信号サンプルを利得係数に乗算して、乗算されたデ
ジタル信号サンプルを作りだす乗算器を具備するデータ
コンバータを開示する。乗算器はバイパスしてもよく、
またはディザ信号を乗算操作に加えてもよい。マルチプ
レクサが選択入力に選択的に応答するデジタル信号サン
プルまたは乗算されたデジタル信号サンプルをマルチプ
レクサの出力として供給する。
タル信号サンプルを利得係数に乗算して、乗算されたデ
ジタル信号サンプルを作りだす乗算器を具備するデータ
コンバータを開示する。乗算器はバイパスしてもよく、
またはディザ信号を乗算操作に加えてもよい。マルチプ
レクサが選択入力に選択的に応答するデジタル信号サン
プルまたは乗算されたデジタル信号サンプルをマルチプ
レクサの出力として供給する。
【０００９】
【実施例】利得ディザと丸め処理を具備する例示のデー
タコンバータ１０を図１に示す。データコンバータ１０
は符号器９０を具備するアナログからデジタル（Ａ／
Ｄ）への変換信号パスを持つものとして示しており、Ａ
／Ｄ型コンバータである。Ａ／Ｄ変換パスはアナログの
シグマ・デルタ変調器７１６、デシメーションフィルタ
７２０、バレルシフトセレクタ３４と飽和回路３６を含
む。デジタルからアナログ（Ｄ／Ａ）への変換信号パス
はＤ／Ａ型データコンバータである復号器９２を含む。
デジタルからアナログへの変換パスは、補間フィルタ７
８、バレルシフトセレクタ８０、飽和回路８２、補間フ
ィルタ８４、デジタルのシグマ・デルタ変調器１８およ
びアナログ復調器２２を含む。
タコンバータ１０を図１に示す。データコンバータ１０
は符号器９０を具備するアナログからデジタル（Ａ／
Ｄ）への変換信号パスを持つものとして示しており、Ａ
／Ｄ型コンバータである。Ａ／Ｄ変換パスはアナログの
シグマ・デルタ変調器７１６、デシメーションフィルタ
７２０、バレルシフトセレクタ３４と飽和回路３６を含
む。デジタルからアナログ（Ｄ／Ａ）への変換信号パス
はＤ／Ａ型データコンバータである復号器９２を含む。
デジタルからアナログへの変換パスは、補間フィルタ７
８、バレルシフトセレクタ８０、飽和回路８２、補間フ
ィルタ８４、デジタルのシグマ・デルタ変調器１８およ
びアナログ復調器２２を含む。
【００１０】データコンバータ１０はプログラム可能な
ＣＤＩＶ分割のクロック分割器１４により分割されてオ
ーバーサンプリングのクロック信号ＣＫＯＳを作りだ
す。オーバーサンプリングのクロック信号ＣＫＯＳは、
アナログのシグマ・デルタ変調器７１６、デジタルのシ
グマ・デルタ変調器１８、デシメーションフィルタ７２
０、補間フィルタ８４およびアナログ復調器２２への入
力として供給され、使用される。好ましい実施例では、
シグマ・デルタ変調器は２次である。オーバーサンプリ
ングのクロック信号ＣＫＯＳはまた、プログラム可能な
Ｍ１分割のカウンタ２４とプログラム可能なＬ１分割の
カウンタ７４の入力としても接続されている。Ｍ１はデ
シメーションフィルタ７２０のデシメーション係数であ
る。Ｍ１分割のカウンタ２４の出力はデシメーションフ
ィルタ７２０に第二のクロック信号、デシメーションク
ロック信号ＣＫＭを供給する。これはデシメーション係
数Ｍ１で分割されるオーバーサンプリングのクロック信
号ＣＫＯＳと同一の周波数である。デシメーションフィ
ルタ７２０の上流部はクロックＣＫＯＳの速度で動作す
る。下流部は低い方のクロックＣＫＭというデシメーシ
ョンされた速度で動作する。例示した実施例では、デシ
メーションフィルタ７２０は３次のくし形フィルタであ
る。
ＣＤＩＶ分割のクロック分割器１４により分割されてオ
ーバーサンプリングのクロック信号ＣＫＯＳを作りだ
す。オーバーサンプリングのクロック信号ＣＫＯＳは、
アナログのシグマ・デルタ変調器７１６、デジタルのシ
グマ・デルタ変調器１８、デシメーションフィルタ７２
０、補間フィルタ８４およびアナログ復調器２２への入
力として供給され、使用される。好ましい実施例では、
シグマ・デルタ変調器は２次である。オーバーサンプリ
ングのクロック信号ＣＫＯＳはまた、プログラム可能な
Ｍ１分割のカウンタ２４とプログラム可能なＬ１分割の
カウンタ７４の入力としても接続されている。Ｍ１はデ
シメーションフィルタ７２０のデシメーション係数であ
る。Ｍ１分割のカウンタ２４の出力はデシメーションフ
ィルタ７２０に第二のクロック信号、デシメーションク
ロック信号ＣＫＭを供給する。これはデシメーション係
数Ｍ１で分割されるオーバーサンプリングのクロック信
号ＣＫＯＳと同一の周波数である。デシメーションフィ
ルタ７２０の上流部はクロックＣＫＯＳの速度で動作す
る。下流部は低い方のクロックＣＫＭというデシメーシ
ョンされた速度で動作する。例示した実施例では、デシ
メーションフィルタ７２０は３次のくし形フィルタであ
る。
【００１１】Ａ／Ｄ変換信号パス９０へのアナログ入力
信号はマルチプレクサ８に一方の入力を直接供給する。
乗算器１２のプログラム可能な利得Ｇ１に乗算されたア
ナログ入力信号はマルチプレクサ８のもう一方の入力に
供給される。マルチプレクサ８は選択入力４０に応答し
てそのアナログ入力の一方をそのアナログ出力信号とし
て選択的に供給する。
信号はマルチプレクサ８に一方の入力を直接供給する。
乗算器１２のプログラム可能な利得Ｇ１に乗算されたア
ナログ入力信号はマルチプレクサ８のもう一方の入力に
供給される。マルチプレクサ８は選択入力４０に応答し
てそのアナログ入力の一方をそのアナログ出力信号とし
て選択的に供給する。
【００１２】マルチプレクサ８によって供給されるアナ
ログ出力信号はアナログのシグマ・デルタ変調器７１６
によりその入力として受信される。アナログのシグマ・
デルタ変調器はディザ発生器２６からディザを受信でき
るが、スケーリングされたアナログ入力信号を１ビット
／サンプルの第一のデジタルデータストリームに変換す
る。従来の技術で周知のように、シグマ・デルタ変調器
で発生される１ビット／サンプルの第一デジタルデータ
ストリームは複数の０と１で表される信号（符号なしの
データ形式）から、２の補数または符号強度形式と一致
する−１と＋１で表される２ビット／サンプルの信号に
変換される。このような表示はゼロで表される中間点を
持ち、２の補数ワードの形式を取ることができ、それぞ
れの値に付随するサインを持つ。アナログのシグマ・デ
ルタ変調器７１６の出力はマルチプレクサ２８へ入力を
供給する。マルチプレクサ２８は利用者が決めた選択入
力３０に応答してその入力の内の一方をその出力に供給
する。マルチプレクサ２８の出力はデシメーションフィ
ルタ７２０の入力として接続される。
ログ出力信号はアナログのシグマ・デルタ変調器７１６
によりその入力として受信される。アナログのシグマ・
デルタ変調器はディザ発生器２６からディザを受信でき
るが、スケーリングされたアナログ入力信号を１ビット
／サンプルの第一のデジタルデータストリームに変換す
る。従来の技術で周知のように、シグマ・デルタ変調器
で発生される１ビット／サンプルの第一デジタルデータ
ストリームは複数の０と１で表される信号（符号なしの
データ形式）から、２の補数または符号強度形式と一致
する−１と＋１で表される２ビット／サンプルの信号に
変換される。このような表示はゼロで表される中間点を
持ち、２の補数ワードの形式を取ることができ、それぞ
れの値に付随するサインを持つ。アナログのシグマ・デ
ルタ変調器７１６の出力はマルチプレクサ２８へ入力を
供給する。マルチプレクサ２８は利用者が決めた選択入
力３０に応答してその入力の内の一方をその出力に供給
する。マルチプレクサ２８の出力はデシメーションフィ
ルタ７２０の入力として接続される。
【００１３】デシメーションフィルタ７２０は１ビット
／サンプルの第一デジタルデータストリームを２０ビッ
ト／サンプルの第二デジタルデータストリームにクロッ
クＣＫＭ１の周波数でフィルタしデシメーションする。
このフィルタリングにより帯域外のエネルギーを除去す
る。例示した実施例ではデシメーションフィルタ７２０
は３次のくし形フィルタである。
／サンプルの第一デジタルデータストリームを２０ビッ
ト／サンプルの第二デジタルデータストリームにクロッ
クＣＫＭ１の周波数でフィルタしデシメーションする。
このフィルタリングにより帯域外のエネルギーを除去す
る。例示した実施例ではデシメーションフィルタ７２０
は３次のくし形フィルタである。
【００１４】バレルシフトセレクタ３４は第二のデジタ
ルデータストリームをデシメーションフィルタ７２０の
出力からサンプルあたり２０ビットまで受信し、１７ビ
ット／サンプルを持つ第三デジタルデータストリームを
出力として作りだす。バレルシフトセレクタ３４はプロ
グラム可能であり、４個の可能なビットフィールド、０
−１６、１−１７、２−１８、３−１９の内の１個を選
択するように変更できる。
ルデータストリームをデシメーションフィルタ７２０の
出力からサンプルあたり２０ビットまで受信し、１７ビ
ット／サンプルを持つ第三デジタルデータストリームを
出力として作りだす。バレルシフトセレクタ３４はプロ
グラム可能であり、４個の可能なビットフィールド、０
−１６、１−１７、２−１８、３−１９の内の１個を選
択するように変更できる。
【００１５】バレルシフトセレクタ３４からの１７ビッ
ト／サンプルの第三デジタルデータストリームの出力は
マルチプレクサ３８を通して飽和回路３６へ入力を供給
する。バレルシフトセレクタ３４の出力はマルチプレク
サ３８の一方の入力として直接供給される。バレルシフ
トセレクタ３４の出力はマルチプレクサ３８への他方の
入力として乗算器４２で利得１／Ｇ１を乗算される。発
生器２６からのディザは利得スケーリングに加算するこ
ともできる。マルチプレクサ３８は選択入力４０に応答
してその入力の内の一方をその出力に選択的に供給す
る。
ト／サンプルの第三デジタルデータストリームの出力は
マルチプレクサ３８を通して飽和回路３６へ入力を供給
する。バレルシフトセレクタ３４の出力はマルチプレク
サ３８の一方の入力として直接供給される。バレルシフ
トセレクタ３４の出力はマルチプレクサ３８への他方の
入力として乗算器４２で利得１／Ｇ１を乗算される。発
生器２６からのディザは利得スケーリングに加算するこ
ともできる。マルチプレクサ３８は選択入力４０に応答
してその入力の内の一方をその出力に選択的に供給す
る。
【００１６】マルチプレクサ８と３８は、共に選択入力
４０に応答して、利得Ｇ１を乗算されるマルチプレクサ
８への入力が選択されたとき、利得１／Ｇ１を乗算され
るマルチプレクサ３８への入力が選択されるようにす
る。利得Ｇ１と１／Ｇ１を使用する利得スケーリング
は、ゼロｄＢを基準としたフルスケールであるパルス符
号変調出力をマルチプレクサ３８から結果として生じ
る。その時、アナログのシグマ・デルタ変調器７１６へ
のアナログ入力信号がフルスケール以下となる。利得Ｇ
１は利得１を維持するように選択される。このように、
アナログからデジタルへの信号パス（マルチプレクサ８
の入力からマルチプレクサ３８への出力）の絶対利得は
利得スケーリングを使用してもしなくても同一である。
４０に応答して、利得Ｇ１を乗算されるマルチプレクサ
８への入力が選択されたとき、利得１／Ｇ１を乗算され
るマルチプレクサ３８への入力が選択されるようにす
る。利得Ｇ１と１／Ｇ１を使用する利得スケーリング
は、ゼロｄＢを基準としたフルスケールであるパルス符
号変調出力をマルチプレクサ３８から結果として生じ
る。その時、アナログのシグマ・デルタ変調器７１６へ
のアナログ入力信号がフルスケール以下となる。利得Ｇ
１は利得１を維持するように選択される。このように、
アナログからデジタルへの信号パス（マルチプレクサ８
の入力からマルチプレクサ３８への出力）の絶対利得は
利得スケーリングを使用してもしなくても同一である。
【００１７】飽和回路３６は１７ビット／サンプルの第
四デジタルデータストリーム出力をマルチプレクサ３８
から取り、各データサンプルを１６ビットサンプルへ低
減する。飽和回路３６の出力は１６ビット／サンプルの
第五デジタルデータストリームである。飽和回路３６か
らの１６ビット／サンプルの第五デジタルデータストリ
ーム出力は先入れ先出し（ＦＩＦＯ）レジスタ４４にロ
ードされる。レジスタ４４はそのようなデータサンプル
を数個格納している。ＦＩＦＯ４４から、１６ビットサ
ンプルがランダムアクセスメモリ（ＲＡＭ）４８へ書き
込まれる前に一時的にレジスタ４６へ移転される。ＲＡ
Ｍ４８はデジタル信号処理装置（ＤＳＰ）５０の一部で
ある。ＤＳＰはリアルタイムのデジタルデータに対する
数理演算を効率的に実行するために開発された特別目的
のマイクロプロセッサである。サンプルは深度フラグ５
４と割り込みフラグ５６により制御されて内部データバ
ス５２を経由して転送される。
四デジタルデータストリーム出力をマルチプレクサ３８
から取り、各データサンプルを１６ビットサンプルへ低
減する。飽和回路３６の出力は１６ビット／サンプルの
第五デジタルデータストリームである。飽和回路３６か
らの１６ビット／サンプルの第五デジタルデータストリ
ーム出力は先入れ先出し（ＦＩＦＯ）レジスタ４４にロ
ードされる。レジスタ４４はそのようなデータサンプル
を数個格納している。ＦＩＦＯ４４から、１６ビットサ
ンプルがランダムアクセスメモリ（ＲＡＭ）４８へ書き
込まれる前に一時的にレジスタ４６へ移転される。ＲＡ
Ｍ４８はデジタル信号処理装置（ＤＳＰ）５０の一部で
ある。ＤＳＰはリアルタイムのデジタルデータに対する
数理演算を効率的に実行するために開発された特別目的
のマイクロプロセッサである。サンプルは深度フラグ５
４と割り込みフラグ５６により制御されて内部データバ
ス５２を経由して転送される。
【００１８】デジタルからアナログへの変換信号パスは
ＤＳＰ５０のＲＡＭ４８からのデジタルデータをアナロ
グ復調器２２の出力でアナログ形式に変換する。アナロ
グ形式への変換用ＤＳＰ５０のＲＡＭ４８からのデジタ
ルデータは１６ビットサンプルとして一時的にレジスタ
５８に書き込まれる。各１６ビットサンプルはその後、
深度フラグ６０、状態フラグ６１、割り込みフラグ６２
で制御されながらＦＩＦＯ６４へ移転される。ＦＩＦＯ
６４からの出力は１６ビット／サンプルの第六デジタル
データストリームである。第六デジタルデータストリー
ムはマルチプレクサ６８を通した補間フィルタ７８への
入力である。ＦＩＦＯ６４からの第六デジタルデータス
トリームはマルチプレクサ６８の入力の一方として直接
供給される。第六デジタルデータストリーム出力はマル
チプレクサ６８の他方の入力として乗算器７２で利得Ｇ
２の逆数に乗算される。マルチプレクサ６８は選択入力
７０に応答してその出力にその入力の一方を選択的に供
給する。マルチプレクサ６８の出力は第七デジタルデー
タストリームである。
ＤＳＰ５０のＲＡＭ４８からのデジタルデータをアナロ
グ復調器２２の出力でアナログ形式に変換する。アナロ
グ形式への変換用ＤＳＰ５０のＲＡＭ４８からのデジタ
ルデータは１６ビットサンプルとして一時的にレジスタ
５８に書き込まれる。各１６ビットサンプルはその後、
深度フラグ６０、状態フラグ６１、割り込みフラグ６２
で制御されながらＦＩＦＯ６４へ移転される。ＦＩＦＯ
６４からの出力は１６ビット／サンプルの第六デジタル
データストリームである。第六デジタルデータストリー
ムはマルチプレクサ６８を通した補間フィルタ７８への
入力である。ＦＩＦＯ６４からの第六デジタルデータス
トリームはマルチプレクサ６８の入力の一方として直接
供給される。第六デジタルデータストリーム出力はマル
チプレクサ６８の他方の入力として乗算器７２で利得Ｇ
２の逆数に乗算される。マルチプレクサ６８は選択入力
７０に応答してその出力にその入力の一方を選択的に供
給する。マルチプレクサ６８の出力は第七デジタルデー
タストリームである。
【００１９】第７デジタルデータストリームは補間フィ
ルタ７８への入力として供給される。補間フィルタ７８
はクロックＣＫＬ１とＣＫＬ２を受信する。クロックＣ
ＫＬ１は補間係数Ｌ１で分割されたクロックＣＫＯＳで
ある。クロックＣＫＬ２は補間係数Ｌ２で分割されたク
ロックＣＬＫ１である。補間フィルタ７８からの出力は
２７ビット／サンプルの第八デジタルデータストリーム
である。補間フィルタ７８は例示の実施例では、３次の
くし型フィルタであり帯域外エネルギーを除去し、第八
デジタルデータストリームをＬ１で分割されたオーバー
サンプリング周波数で作りだす。補間フィルタ７８の上
流部は低い方のクロック速度ＣＬＫ２で動作する。
ルタ７８への入力として供給される。補間フィルタ７８
はクロックＣＫＬ１とＣＫＬ２を受信する。クロックＣ
ＫＬ１は補間係数Ｌ１で分割されたクロックＣＫＯＳで
ある。クロックＣＫＬ２は補間係数Ｌ２で分割されたク
ロックＣＬＫ１である。補間フィルタ７８からの出力は
２７ビット／サンプルの第八デジタルデータストリーム
である。補間フィルタ７８は例示の実施例では、３次の
くし型フィルタであり帯域外エネルギーを除去し、第八
デジタルデータストリームをＬ１で分割されたオーバー
サンプリング周波数で作りだす。補間フィルタ７８の上
流部は低い方のクロック速度ＣＬＫ２で動作する。
【００２０】第八デジタルデータストリームはバレルシ
フトセレクタ８０への入力を供給する。バレルシフトセ
レクタ８０は２ビット／サンプルの第八デジタルのデー
タストリームを補間フィルタ７８の出力から受信して１
７ビット／サンプルのフィールドを選択してその出力と
して第九データストリームを供給する。バレルシフトセ
レクタ８０のフィールドはプログラム可能である。説明
した実施例では１７ビットフィールドが１１個可能であ
る。図示した実施例ではバレルシフトセレクタのフィー
ルドは、４−２０、５−２１、６−２２、７−２
３、、、１０−２６という先頭の７個のビットフィール
ドの１個を選択できるようにプログラムされている。
フトセレクタ８０への入力を供給する。バレルシフトセ
レクタ８０は２ビット／サンプルの第八デジタルのデー
タストリームを補間フィルタ７８の出力から受信して１
７ビット／サンプルのフィールドを選択してその出力と
して第九データストリームを供給する。バレルシフトセ
レクタ８０のフィールドはプログラム可能である。説明
した実施例では１７ビットフィールドが１１個可能であ
る。図示した実施例ではバレルシフトセレクタのフィー
ルドは、４−２０、５−２１、６−２２、７−２
３、、、１０−２６という先頭の７個のビットフィール
ドの１個を選択できるようにプログラムされている。
【００２１】飽和回路８２は１７ビット／サンプルの第
九デジタルデータストリームの出力をバレルシフトセレ
クタ８０から受信して各サンプルを１６ビットに低減し
第十デジタルデータストリームを飽和回路３６と本質的
に同様にして供給する。
九デジタルデータストリームの出力をバレルシフトセレ
クタ８０から受信して各サンプルを１６ビットに低減し
第十デジタルデータストリームを飽和回路３６と本質的
に同様にして供給する。
【００２２】補間フィルタ８４は第十デジタルデータス
トリームを受信し、オーバーサンプリングのクロック速
度で、プログラム可能なＬ１分割により分割されて動作
する。補間フィルタ８４の上流部は低い方のクロック速
度ＣＫＬ１で動作する。下流部は高い方のクロック速度
ＣＫＯＳで動作する。補間フィルタ８４は図示した実施
例では１次くし形フィルタであり帯域外エネルギーを除
去し、第十一デジタルデータストリームを出力として作
りだす。
トリームを受信し、オーバーサンプリングのクロック速
度で、プログラム可能なＬ１分割により分割されて動作
する。補間フィルタ８４の上流部は低い方のクロック速
度ＣＫＬ１で動作する。下流部は高い方のクロック速度
ＣＫＯＳで動作する。補間フィルタ８４は図示した実施
例では１次くし形フィルタであり帯域外エネルギーを除
去し、第十一デジタルデータストリームを出力として作
りだす。
【００２３】補間フィルタ８４の第十一データストリー
ム出力はデジタルのシグマ・デルタ変調器１８への入力
として接続される。例示の実施例でのデジタルのシグマ
・デルタ変調器１８は２次である。変調器１８はディザ
発生器２６からディザを受信して１６ビット／サンプル
のデータを１ビット／サンプルの第十二デジタルデータ
ストリームに変換する。
ム出力はデジタルのシグマ・デルタ変調器１８への入力
として接続される。例示の実施例でのデジタルのシグマ
・デルタ変調器１８は２次である。変調器１８はディザ
発生器２６からディザを受信して１６ビット／サンプル
のデータを１ビット／サンプルの第十二デジタルデータ
ストリームに変換する。
【００２４】デジタルのシグマ・デルタ変調器１８の出
力はマルチプレクサ８６への入力を供給する。マルチプ
レクサ８６は選択入力８８に応答して入力の一方をその
出力に選択的に供給する。マルチプレクサの出力は１ビ
ット／サンプルの第十三デジタルデータストリームであ
る。
力はマルチプレクサ８６への入力を供給する。マルチプ
レクサ８６は選択入力８８に応答して入力の一方をその
出力に選択的に供給する。マルチプレクサの出力は１ビ
ット／サンプルの第十三デジタルデータストリームであ
る。
【００２５】アナログ復調器２２は１ビットのサンプル
アンドホールドのコンバータであり、マルチプレクサ８
６から受信した１ビット／サンプルの第十三デジタルデ
ータストリームを階段状の連続したアナログ出力信号に
変換する。アナログ復調器２２は技術的に周知の１個ま
たは２個以上のアナログフィルタを具備し、アナログ出
力信号を平滑化する。アナログ復調器からのアナログ出
力はマルチプレクサ９６への一方の入力として直接供給
され、また乗算器９４で利得Ｇ２を乗算されマルチプレ
クサ９６の他方の入力を供給する。利得Ｇ２は周知の手
法で実現できる。マルチプレクサ９６は選択入力７０に
応答してその入力の一方をその出力に選択的に供給す
る。マルチプレクサ９６の出力はアナログ信号である。
マルチプレクサ６８と９６は共に選択入力７０に応答し
て、利得１／Ｇ２を乗算されるマルチプレクサ６８への
入力が選択されたとき、利得Ｇ２を乗算されるマルチプ
レクサ９６への入力が選択されるようにする。このよう
にして、デジタルからアナログへの信号パス（マルチプ
レクサ６８入力からマルチプレクサ９６の出力へ）の絶
対利得は利得スケーリングを使用してもしなくても同一
である。乗算器９４とマルチプレクサ９６はアナログ復
調器２２からの下流にあるが、アナログ復調器の入力側
または内部に組み込んでもよい。
アンドホールドのコンバータであり、マルチプレクサ８
６から受信した１ビット／サンプルの第十三デジタルデ
ータストリームを階段状の連続したアナログ出力信号に
変換する。アナログ復調器２２は技術的に周知の１個ま
たは２個以上のアナログフィルタを具備し、アナログ出
力信号を平滑化する。アナログ復調器からのアナログ出
力はマルチプレクサ９６への一方の入力として直接供給
され、また乗算器９４で利得Ｇ２を乗算されマルチプレ
クサ９６の他方の入力を供給する。利得Ｇ２は周知の手
法で実現できる。マルチプレクサ９６は選択入力７０に
応答してその入力の一方をその出力に選択的に供給す
る。マルチプレクサ９６の出力はアナログ信号である。
マルチプレクサ６８と９６は共に選択入力７０に応答し
て、利得１／Ｇ２を乗算されるマルチプレクサ６８への
入力が選択されたとき、利得Ｇ２を乗算されるマルチプ
レクサ９６への入力が選択されるようにする。このよう
にして、デジタルからアナログへの信号パス（マルチプ
レクサ６８入力からマルチプレクサ９６の出力へ）の絶
対利得は利得スケーリングを使用してもしなくても同一
である。乗算器９４とマルチプレクサ９６はアナログ復
調器２２からの下流にあるが、アナログ復調器の入力側
または内部に組み込んでもよい。
【００２６】デシメーションフィルタ７２０またはバレ
ルシフトセレクタ３４の出力でのパルス符号変調された
デジタルデータストリームはアナログのシグマ・デルタ
変調器７１６へのアナログ信号入力に比例したパルス符
号密度を持つ。アナログ入力信号があらかじめ設定した
正の強度に接近するとパルス符号密度はオール＋１（あ
らかじめ設定した負の強度に対してはオール−１）に接
近する。オール１以下のあらかじめ設定したパルス符号
密度では、信号対雑音比（ＳＮＲ）はその最適値である
最大値に到達する。このあらかじめ設定したパルス符号
密度は対応するアナログ入力レベルをアナログのシグマ
・デルタ変調器７１６の入力に持っている。上述の対応
するアナログ入力レベルより大きなアナログ入力強度は
オール１に接近し続けるパルス符号密度を作りだすだろ
うが、その一方でＳＮＲは図２に示すように劣化する。
ルシフトセレクタ３４の出力でのパルス符号変調された
デジタルデータストリームはアナログのシグマ・デルタ
変調器７１６へのアナログ信号入力に比例したパルス符
号密度を持つ。アナログ入力信号があらかじめ設定した
正の強度に接近するとパルス符号密度はオール＋１（あ
らかじめ設定した負の強度に対してはオール−１）に接
近する。オール１以下のあらかじめ設定したパルス符号
密度では、信号対雑音比（ＳＮＲ）はその最適値である
最大値に到達する。このあらかじめ設定したパルス符号
密度は対応するアナログ入力レベルをアナログのシグマ
・デルタ変調器７１６の入力に持っている。上述の対応
するアナログ入力レベルより大きなアナログ入力強度は
オール１に接近し続けるパルス符号密度を作りだすだろ
うが、その一方でＳＮＲは図２に示すように劣化する。
【００２７】図２に示したカーブは経験的に決定され
る。実際の信号対雑音比のカーブも図示している。カー
ブの平均の勾配を持つ線を低い信号レベル範囲から垂直
軸と交差するまで延長している。これは信号レベルの関
数として理想的な直線状の信号対雑音比を供給する。
る。実際の信号対雑音比のカーブも図示している。カー
ブの平均の勾配を持つ線を低い信号レベル範囲から垂直
軸と交差するまで延長している。これは信号レベルの関
数として理想的な直線状の信号対雑音比を供給する。
【００２８】信号対雑音比が最大となる点でカーブの傾
斜はゼロになる。端数で表されるパルス符号密度は信号
対雑音比の最大点でＰｐｃｄである。ＳＮＲの最大値ま
たはその近傍となるＳＮＲカーブのある一点でフルスケ
ールのＰＣＭ出力が発生するのが、利得スケーリング符
号器９０と復号器９２にとって望ましい。利得スケーリ
ングが利得１／Ｇ１と１／Ｇ２を使用しているとき、Ｐ
ｐｃｄはフルスケールのＰＣＭである。これは図２の点
線に示されており、ＳＮＲカーブの最大点がフルスケー
ルのＰＣＭに対応する。２次のシグマ・デルタ変調器に
とって最大になるのはＰｐｃｄが約１／１８の強度であ
り−２ｄＢに対応する。高次のシグマ・デルタ変調器で
は、最大になるのはもっと低いパルス符号密度であり約
−５ｄＢに対応しており変調器の特性に依存する。符号
器９０では乗算器４２の乗算に使用される最大ＳＮＲ
（１／Ｇ１を指定）での利得係数はＰｐｃｄの逆数の強
度を持つ。図示した実施例でのＰｐｃｄは約０．８であ
るので利得係数は１．２５である。このように、アナロ
グのシグマ・デルタ変調器７１６がパルス符号密度０．
８を持つデジタルのデータストリームを作りだすとき、
乗算器４２の出力でのデジタルデータストリームの正規
化したパルス符号密度はこのＰＣＭワードが包含するこ
とのできる最大強度になるようにする。この利得スケー
リングは過負荷による情報の損失を防いでいる一方で、
フルスケールのダイナミックレンジを利用する。乗算器
４２の利得１／Ｇ１は最高の信号対雑音比を実現するた
めに、アナログのシグマ・デルタ変調器７１６の出力で
の最適なパルス符号密度に一致する。１／Ｇ１以外の利
得は乗算器４２内で動作しても、その利得は最適にはな
らない。パルス符号密度と乗算器４２の間のこの関係は
利得をディザしたり丸めたりすることの有無に関係なく
望ましいことである。飽和回路３６は、ＰＣＭワードが
包含できる最大強度を作り出すと同時にクリッピング歪
みを起こす値よりより大きな入力強度に対して算術的回
り込み効果が発生することを防ぐ。前記の好ましい実施
例では最大ＳＮＲでもある最適なＳＮＲを開示したが、
用途によっては最大値に近いが最大値ではないＳＮＲを
最適値に選択することが望ましいこともある。そのよう
な最適ＳＮＲは最大ＳＮＲよりもわずかに高いパルス符
号密度にするのが典型である。これはダイナミックレン
ジを延長する一方で最大値よりもわずかに小さいＳＮＲ
を持つことを許容することになろう。
斜はゼロになる。端数で表されるパルス符号密度は信号
対雑音比の最大点でＰｐｃｄである。ＳＮＲの最大値ま
たはその近傍となるＳＮＲカーブのある一点でフルスケ
ールのＰＣＭ出力が発生するのが、利得スケーリング符
号器９０と復号器９２にとって望ましい。利得スケーリ
ングが利得１／Ｇ１と１／Ｇ２を使用しているとき、Ｐ
ｐｃｄはフルスケールのＰＣＭである。これは図２の点
線に示されており、ＳＮＲカーブの最大点がフルスケー
ルのＰＣＭに対応する。２次のシグマ・デルタ変調器に
とって最大になるのはＰｐｃｄが約１／１８の強度であ
り−２ｄＢに対応する。高次のシグマ・デルタ変調器で
は、最大になるのはもっと低いパルス符号密度であり約
−５ｄＢに対応しており変調器の特性に依存する。符号
器９０では乗算器４２の乗算に使用される最大ＳＮＲ
（１／Ｇ１を指定）での利得係数はＰｐｃｄの逆数の強
度を持つ。図示した実施例でのＰｐｃｄは約０．８であ
るので利得係数は１．２５である。このように、アナロ
グのシグマ・デルタ変調器７１６がパルス符号密度０．
８を持つデジタルのデータストリームを作りだすとき、
乗算器４２の出力でのデジタルデータストリームの正規
化したパルス符号密度はこのＰＣＭワードが包含するこ
とのできる最大強度になるようにする。この利得スケー
リングは過負荷による情報の損失を防いでいる一方で、
フルスケールのダイナミックレンジを利用する。乗算器
４２の利得１／Ｇ１は最高の信号対雑音比を実現するた
めに、アナログのシグマ・デルタ変調器７１６の出力で
の最適なパルス符号密度に一致する。１／Ｇ１以外の利
得は乗算器４２内で動作しても、その利得は最適にはな
らない。パルス符号密度と乗算器４２の間のこの関係は
利得をディザしたり丸めたりすることの有無に関係なく
望ましいことである。飽和回路３６は、ＰＣＭワードが
包含できる最大強度を作り出すと同時にクリッピング歪
みを起こす値よりより大きな入力強度に対して算術的回
り込み効果が発生することを防ぐ。前記の好ましい実施
例では最大ＳＮＲでもある最適なＳＮＲを開示したが、
用途によっては最大値に近いが最大値ではないＳＮＲを
最適値に選択することが望ましいこともある。そのよう
な最適ＳＮＲは最大ＳＮＲよりもわずかに高いパルス符
号密度にするのが典型である。これはダイナミックレン
ジを延長する一方で最大値よりもわずかに小さいＳＮＲ
を持つことを許容することになろう。
【００２９】ディザリングは丸め処理とは独立に使用す
ることができる。いったんディザを導入すると丸めるか
切り捨てるかを決定しなければならない。ディザリング
と無関係に、切り捨てによる歪み特性は丸め処理による
それよりも概ね好ましくない。広範囲の利得はディザと
切り捨て、またはディザと丸め処理とを使用することが
できる。ディザリングは技術的に周知であるが、三角ま
たは四角の確率密度関数のような周知の確率密度関数を
持ってもよく、典型的には平均ゼロを持つ。統計的な見
方から、最下位ビット２ビットにまたがる三角確率密度
関数を持つディザは、最下位ビット１ビットにわたる四
角確率密度関数を持つディザよりも優れているのは、相
関の２次モーメントがほとんどゼロだからである。四角
確率密度関数のディザは適切な結果を得て多くの用途で
使用されることがある。図示した実施例では、前記ディ
ザは有効にも無効にもできる。
ることができる。いったんディザを導入すると丸めるか
切り捨てるかを決定しなければならない。ディザリング
と無関係に、切り捨てによる歪み特性は丸め処理による
それよりも概ね好ましくない。広範囲の利得はディザと
切り捨て、またはディザと丸め処理とを使用することが
できる。ディザリングは技術的に周知であるが、三角ま
たは四角の確率密度関数のような周知の確率密度関数を
持ってもよく、典型的には平均ゼロを持つ。統計的な見
方から、最下位ビット２ビットにまたがる三角確率密度
関数を持つディザは、最下位ビット１ビットにわたる四
角確率密度関数を持つディザよりも優れているのは、相
関の２次モーメントがほとんどゼロだからである。四角
確率密度関数のディザは適切な結果を得て多くの用途で
使用されることがある。図示した実施例では、前記ディ
ザは有効にも無効にもできる。
【００３０】図３は、１より大きな利得段でディザと丸
め処理を実行するこの発明の実施例の回路図である。乗
算器４２は１７ビットワードを１６ビットワードへディ
ザし丸め処理することが望まれているとする。数値例と
して利得１／Ｇ１つまり５／４を考える。ディザと丸め
処理は１７ビットを取り込み、ディザを付けて２ビット
加えて、その後長さ１６ビットに切り捨てるときのキャ
リー操作を行うことにより実現されて、ディザされ丸め
処理されて１６ビットワードを結果として生じる。２個
のディザビットＤ１とＤ２がディザ発生器２６からバス
１００上で受信される。ディザビットＤ１とＤ２は典型
的にそれぞれラッチ１０２と１０４にラッチされる。デ
ィザビットは疑似ランダムであり、論理１または論理０
のいずれかの値を取る。ディザビットは、Ｓ．Ｗ．Ｇｏ
ｌｏｍｂによる「シフトレジスタシーケンス」で教育さ
れたように、シフトレジスタシーケンス発生器としても
知られるｐ−ｎシーケンス発生器により発生することが
できる。
め処理を実行するこの発明の実施例の回路図である。乗
算器４２は１７ビットワードを１６ビットワードへディ
ザし丸め処理することが望まれているとする。数値例と
して利得１／Ｇ１つまり５／４を考える。ディザと丸め
処理は１７ビットを取り込み、ディザを付けて２ビット
加えて、その後長さ１６ビットに切り捨てるときのキャ
リー操作を行うことにより実現されて、ディザされ丸め
処理されて１６ビットワードを結果として生じる。２個
のディザビットＤ１とＤ２がディザ発生器２６からバス
１００上で受信される。ディザビットＤ１とＤ２は典型
的にそれぞれラッチ１０２と１０４にラッチされる。デ
ィザビットは疑似ランダムであり、論理１または論理０
のいずれかの値を取る。ディザビットは、Ｓ．Ｗ．Ｇｏ
ｌｏｍｂによる「シフトレジスタシーケンス」で教育さ
れたように、シフトレジスタシーケンス発生器としても
知られるｐ−ｎシーケンス発生器により発生することが
できる。
【００３１】５／４は４／４＋１／４に等価であり、４
を乗算することは２ビット左へシフトすることであるこ
とを認識すると、ディザと丸め処理付きの利得５／４は
図３のように構成することができる。１７ビットワード
が連続した加算器へのＢ入力として供給される。１７ビ
ットワードのシフト版が連続した加算器のＡ入力として
供給される。バレルシフトセレクタ３４から受信される
１ワードの１７ビットのｂ０−ｂ１６はバス１０６上で
受信され、１ビット全加算器２００−２１６のＢ入力へ
のそれぞれの入力として供給される。ビットｂ１６はま
た符号拡張として１ビット全加算器２１７と２１８への
Ｂ入力として供給される。ディザビットＤ１とＤ２は加
算器２００と２０１へのＡ入力として供給される。加算
器２０２−２１８のＡ入力はｂ０−ｂ１６であり、した
がってその位置は効果的に２ビットだけ左へシフトされ
る。各加算器２００−２１７のキャリー出力は次段の高
い番号の加算器のキャリー入力へ接続され供給される。
加算器２１８のキャリー出力は廃棄される。
を乗算することは２ビット左へシフトすることであるこ
とを認識すると、ディザと丸め処理付きの利得５／４は
図３のように構成することができる。１７ビットワード
が連続した加算器へのＢ入力として供給される。１７ビ
ットワードのシフト版が連続した加算器のＡ入力として
供給される。バレルシフトセレクタ３４から受信される
１ワードの１７ビットのｂ０−ｂ１６はバス１０６上で
受信され、１ビット全加算器２００−２１６のＢ入力へ
のそれぞれの入力として供給される。ビットｂ１６はま
た符号拡張として１ビット全加算器２１７と２１８への
Ｂ入力として供給される。ディザビットＤ１とＤ２は加
算器２００と２０１へのＡ入力として供給される。加算
器２０２−２１８のＡ入力はｂ０−ｂ１６であり、した
がってその位置は効果的に２ビットだけ左へシフトされ
る。各加算器２００−２１７のキャリー出力は次段の高
い番号の加算器のキャリー入力へ接続され供給される。
加算器２１８のキャリー出力は廃棄される。
【００３２】各加算器２０２−２１８の総和出力はそれ
ぞれ、各加算器３０２−３１８への入力の一つを供給す
る。各加算器３０３−３１８の第２入力はグランドバス
３２０に接続されているために論理０である。加算器３
０２−３１８は全加算器として図示されているが半加算
器でも十分であろう。各加算器３０２−３１７のキャリ
ー出力は次段の高い番号の加算器のキャリー入力へ接続
され供給される。加算器３１８のキャリー出力は廃棄さ
れる。加算器３０２の第２入力は加算器２０１の総和出
力である。加算器２０２の総和出力に加算したときの加
算器２０１の総和出力からの加算器３０２へのこの入力
は、最下位ビットの丸め処理を供給する。加算器２００
−２１８で、２進小数点は２個の加算器２０１と２０２
の間にあり、その総和出力は加算器３０２の２個の入力
を供給する。こうして、２進小数点はディザを加える加
算器の左側にある。加算器３０２の総和出力は丸めた結
果の最下位ビットであり、加算器３０２の総和出力の右
側に２進小数点を持つ。他のもっと上位ビットは加算器
３０２から加算器３０３−３１８までのキャリー出力を
リップルすることにより作りだされる。加算器２００の
総和出力は廃棄される。
ぞれ、各加算器３０２−３１８への入力の一つを供給す
る。各加算器３０３−３１８の第２入力はグランドバス
３２０に接続されているために論理０である。加算器３
０２−３１８は全加算器として図示されているが半加算
器でも十分であろう。各加算器３０２−３１７のキャリ
ー出力は次段の高い番号の加算器のキャリー入力へ接続
され供給される。加算器３１８のキャリー出力は廃棄さ
れる。加算器３０２の第２入力は加算器２０１の総和出
力である。加算器２０２の総和出力に加算したときの加
算器２０１の総和出力からの加算器３０２へのこの入力
は、最下位ビットの丸め処理を供給する。加算器２００
−２１８で、２進小数点は２個の加算器２０１と２０２
の間にあり、その総和出力は加算器３０２の２個の入力
を供給する。こうして、２進小数点はディザを加える加
算器の左側にある。加算器３０２の総和出力は丸めた結
果の最下位ビットであり、加算器３０２の総和出力の右
側に２進小数点を持つ。他のもっと上位ビットは加算器
３０２から加算器３０３−３１８までのキャリー出力を
リップルすることにより作りだされる。加算器２００の
総和出力は廃棄される。
【００３３】マルチプレクサ３５２から３６８はそれぞ
れ２個の入力を受信する。図３に示したように、入力の
一つはバス１０６からであり他方の入力は１／Ｇ１を乗
算されディザされ丸め処理されたワードの対応する１ビ
ットである。各マルチプレクサ３５２−３６８は第２入
力を加算器３０２−３１８の総和出力からそれぞれ受信
する。上述したように、ディザと丸め処理を持つ利得は
マルチプレクサ３８の選択入力４０により決定されたと
おりに、導入するかバイパスすることができる。集合的
に、マルチプレクサ３５２−３６８はマルチプレクサ３
８を構成する。マルチプレクサ３５２−３６８のそれぞ
れは選択入力４０に応答して入力の一つをその出力に選
択的に供給する。１７ビット出力つまりｂ’１６−ｂ’
Ｏまたはｂ１６−ｂ０のいずれか一方はマルチプレクサ
３６８−３５２の出力から取られる。
れ２個の入力を受信する。図３に示したように、入力の
一つはバス１０６からであり他方の入力は１／Ｇ１を乗
算されディザされ丸め処理されたワードの対応する１ビ
ットである。各マルチプレクサ３５２−３６８は第２入
力を加算器３０２−３１８の総和出力からそれぞれ受信
する。上述したように、ディザと丸め処理を持つ利得は
マルチプレクサ３８の選択入力４０により決定されたと
おりに、導入するかバイパスすることができる。集合的
に、マルチプレクサ３５２−３６８はマルチプレクサ３
８を構成する。マルチプレクサ３５２−３６８のそれぞ
れは選択入力４０に応答して入力の一つをその出力に選
択的に供給する。１７ビット出力つまりｂ’１６−ｂ’
Ｏまたはｂ１６−ｂ０のいずれか一方はマルチプレクサ
３６８−３５２の出力から取られる。
【００３４】利得スケーリングのディザと丸め処理はエ
ネルギースペクトルの白色化と最下位ビット以下の信号
の消滅の利点をもたらす。上記の事例が丸め処理と組み
合わせたディザリングを開示している一方で、ディザリ
ングは丸め処理とは独立に使用することができる。ディ
ザをいったん取り入れると、最下位ビットを丸めるか切
り捨てるかの選択がなされる。利得スケーリングでのデ
ィザリングはノイズ内部で切り捨てや丸め処理を行うた
め、エネルギースペクトルの高調波歪み成分の強度を典
型的には１６ビットワードに対するフルスケール信号レ
ベル以下で１００ｄＢ以上削減する。
ネルギースペクトルの白色化と最下位ビット以下の信号
の消滅の利点をもたらす。上記の事例が丸め処理と組み
合わせたディザリングを開示している一方で、ディザリ
ングは丸め処理とは独立に使用することができる。ディ
ザをいったん取り入れると、最下位ビットを丸めるか切
り捨てるかの選択がなされる。利得スケーリングでのデ
ィザリングはノイズ内部で切り捨てや丸め処理を行うた
め、エネルギースペクトルの高調波歪み成分の強度を典
型的には１６ビットワードに対するフルスケール信号レ
ベル以下で１００ｄＢ以上削減する。
【００３５】利得スケーリングはまたデジタルからアナ
ログへの信号パス９２でも組み込まれる。１以下の利得
を持つ、ディザリングと丸め処理を組み込んだ利得段を
図４に示す。符号器と復号器は共に２次オーダのシグマ
・デルタ変調器を具備するので理想的には、例示した実
施例で利得１／Ｇ２は利得１／Ｇ１と同一であろう。図
示した利得は３／４で乗算器７２に採用した利得の強度
の典型である。３／４という利得は実行しやすさのため
に使用されるがダイナミックレンジを約０．５ｄＢほど
犠牲にしている。これが最大点よりもわずかに少ないＳ
ＮＲでの復号器の動作をもたらす。乗算器７２は１６ビ
ットワードを受信しその１６ビットワードをディザし丸
め処理してその出力に１６ビットワードを生じる。２個
のディザビットＤ１とＤ２がディザ発生器２６からバス
１００上で受信され、それぞれラッチ４０２と４０４に
ラッチされる。上述したようにディザビットは論理１と
論理０のいずれかの値を取り、疑似ランダムである。
ログへの信号パス９２でも組み込まれる。１以下の利得
を持つ、ディザリングと丸め処理を組み込んだ利得段を
図４に示す。符号器と復号器は共に２次オーダのシグマ
・デルタ変調器を具備するので理想的には、例示した実
施例で利得１／Ｇ２は利得１／Ｇ１と同一であろう。図
示した利得は３／４で乗算器７２に採用した利得の強度
の典型である。３／４という利得は実行しやすさのため
に使用されるがダイナミックレンジを約０．５ｄＢほど
犠牲にしている。これが最大点よりもわずかに少ないＳ
ＮＲでの復号器の動作をもたらす。乗算器７２は１６ビ
ットワードを受信しその１６ビットワードをディザし丸
め処理してその出力に１６ビットワードを生じる。２個
のディザビットＤ１とＤ２がディザ発生器２６からバス
１００上で受信され、それぞれラッチ４０２と４０４に
ラッチされる。上述したようにディザビットは論理１と
論理０のいずれかの値を取り、疑似ランダムである。
【００３６】３／４は４／４マイナス１／４であり、４
を乗算することは２ビット左へシフトするのと等価であ
ることを認識すると、ディザと丸め処理付きの利得３／
４は図４のように構成することができる。先入れ先出し
レジスタ６４から受信した１６ビットワードのシフト版
が連続した全加算器へのＡ入力として供給される。先入
れ先出しレジスタ６４から受信された１６ビットワード
が連続した全加算器Ｂ入力として供給される。ディザビ
ットＤ１とＤ２は加算器５００と５０１へのＡ入力とし
て供給される。加算器５０２−５１７のＡ入力はｂ０−
ｂ１５であり、したがってその位置は効果的に２ビット
だけ左へシフトされる。先入れ先出しレジスタ６４から
受信した１ワードの１６ビット、ｂ０−ｂ１５はバス４
０６上で受信され、１ビット全減算器５００−５１５の
Ｂ入力へそれぞれ入力として供給される。ビットｂ１５
はまた１ビット全加算器５１６と５１７のＢ入力として
符号拡張として供給される。各加算器へのＢ入力はＡ入
力から減算される。各加算器５００−５１６のキャリー
出力は次段の高い番号の加算器のキャリー入力へ接続さ
れ供給される。加算器５１７のキャリー出力は廃棄され
る。加算器５００へのキャリー入力はグランド接続によ
り論理０である。
を乗算することは２ビット左へシフトするのと等価であ
ることを認識すると、ディザと丸め処理付きの利得３／
４は図４のように構成することができる。先入れ先出し
レジスタ６４から受信した１６ビットワードのシフト版
が連続した全加算器へのＡ入力として供給される。先入
れ先出しレジスタ６４から受信された１６ビットワード
が連続した全加算器Ｂ入力として供給される。ディザビ
ットＤ１とＤ２は加算器５００と５０１へのＡ入力とし
て供給される。加算器５０２−５１７のＡ入力はｂ０−
ｂ１５であり、したがってその位置は効果的に２ビット
だけ左へシフトされる。先入れ先出しレジスタ６４から
受信した１ワードの１６ビット、ｂ０−ｂ１５はバス４
０６上で受信され、１ビット全減算器５００−５１５の
Ｂ入力へそれぞれ入力として供給される。ビットｂ１５
はまた１ビット全加算器５１６と５１７のＢ入力として
符号拡張として供給される。各加算器へのＢ入力はＡ入
力から減算される。各加算器５００−５１６のキャリー
出力は次段の高い番号の加算器のキャリー入力へ接続さ
れ供給される。加算器５１７のキャリー出力は廃棄され
る。加算器５００へのキャリー入力はグランド接続によ
り論理０である。
【００３７】各加算器５０２−５１７の総和出力はそれ
ぞれ、各加算器６０２−６１７への入力の一つを供給す
る。各加算器６０３−６１７の第２入力はグランドバス
６２０に接続されているために論理０である。加算器６
０２−６１７は全加算器として図示されているが半加算
器でも十分であろう。各加算器６０２−６１６のキャリ
ー出力は次段の高い番号の加算器のキャリー入力へ接続
され供給される。加算器６１７のキャリー出力は廃棄さ
れる。加算器６０２の第２入力は加算器５０１の総和出
力である。加算器５０１の総和出力からの加算器６０２
へのこの入力は、加算器５０２の総和出力に加算したと
き、最下位ビットの丸め処理を供給する。加算器５００
−５１７で、２進小数点は２個の加算器５０１と５０２
の間にあり、その総和出力は加算器６０２の２個の入力
を供給する。こうして、２進小数点はディザを加える加
算器の左側にある。加算器６０２の総和出力は丸め処理
した結果の最下位ビットであり、加算器６０２の総和出
力の右側に位置する２進小数点を持つ。他のもっと上位
ビットは加算器６０２から加算器６０３−６１７までの
キャリー出力のリプリングにより作りだされる。加算器
５００の総和出力は廃棄される。
ぞれ、各加算器６０２−６１７への入力の一つを供給す
る。各加算器６０３−６１７の第２入力はグランドバス
６２０に接続されているために論理０である。加算器６
０２−６１７は全加算器として図示されているが半加算
器でも十分であろう。各加算器６０２−６１６のキャリ
ー出力は次段の高い番号の加算器のキャリー入力へ接続
され供給される。加算器６１７のキャリー出力は廃棄さ
れる。加算器６０２の第２入力は加算器５０１の総和出
力である。加算器５０１の総和出力からの加算器６０２
へのこの入力は、加算器５０２の総和出力に加算したと
き、最下位ビットの丸め処理を供給する。加算器５００
−５１７で、２進小数点は２個の加算器５０１と５０２
の間にあり、その総和出力は加算器６０２の２個の入力
を供給する。こうして、２進小数点はディザを加える加
算器の左側にある。加算器６０２の総和出力は丸め処理
した結果の最下位ビットであり、加算器６０２の総和出
力の右側に位置する２進小数点を持つ。他のもっと上位
ビットは加算器６０２から加算器６０３−６１７までの
キャリー出力のリプリングにより作りだされる。加算器
５００の総和出力は廃棄される。
【００３８】マルチプレクサ６５２−６６７はそれぞれ
２個の入力を受信する。図４に示したように、入力の一
つはバス４０６からであり他方の入力は１／Ｇ２を乗算
されディザされ丸め処理された１ワードの対応するビッ
トである。各マルチプレクサ６５２−６６７は第２入力
を加算器６０２−６１７の総和出力からそれぞれ受信す
る。上述したように、ディザと丸め処理を持つ利得はマ
ルチプレクサ６８の選択入力７０により決定されたとお
りに、導入するかバイパスすることができる。集合的
に、マルチプレクサ６５２−６６７はマルチプレクサ６
８を構成する。マルチプレクサ６５２−６６７のそれぞ
れは選択入力７０に応答してその出力に入力の一つを選
択的に供給する。１６ビット出力つまりｂ’１５−ｂ’
０またはｂ１５−ｂ０のいずれか一方はマルチプレクサ
６６７−６５２の出力から取り出される。
２個の入力を受信する。図４に示したように、入力の一
つはバス４０６からであり他方の入力は１／Ｇ２を乗算
されディザされ丸め処理された１ワードの対応するビッ
トである。各マルチプレクサ６５２−６６７は第２入力
を加算器６０２−６１７の総和出力からそれぞれ受信す
る。上述したように、ディザと丸め処理を持つ利得はマ
ルチプレクサ６８の選択入力７０により決定されたとお
りに、導入するかバイパスすることができる。集合的
に、マルチプレクサ６５２−６６７はマルチプレクサ６
８を構成する。マルチプレクサ６５２−６６７のそれぞ
れは選択入力７０に応答してその出力に入力の一つを選
択的に供給する。１６ビット出力つまりｂ’１５−ｂ’
０またはｂ１５−ｂ０のいずれか一方はマルチプレクサ
６６７−６５２の出力から取り出される。
【００３９】デジタルのシグマ・デルタ変調器１８も２
次のオーダなので、図２はまたデジタルからアナログへ
の変換信号パスにも適用できる。利得１／Ｇ２で導入さ
れる減衰は、デジタルのシグマ・デルタ変調器１８の出
力でのパルス符号変調されたデジタルのデータストリー
ムがオール１に到達しないことを断言している。利得Ｇ
２は、最適ではないが、４での除算を２ビットシフトに
よるという利点を採用している。デジタルのシグマ・デ
ルタ変調器１８への入力でのパルス符号密度は乗算器７
２への入力に利得１／Ｇ２を乗算することによってＧ２
を越えないように制限されている。
次のオーダなので、図２はまたデジタルからアナログへ
の変換信号パスにも適用できる。利得１／Ｇ２で導入さ
れる減衰は、デジタルのシグマ・デルタ変調器１８の出
力でのパルス符号変調されたデジタルのデータストリー
ムがオール１に到達しないことを断言している。利得Ｇ
２は、最適ではないが、４での除算を２ビットシフトに
よるという利点を採用している。デジタルのシグマ・デ
ルタ変調器１８への入力でのパルス符号密度は乗算器７
２への入力に利得１／Ｇ２を乗算することによってＧ２
を越えないように制限されている。
【００４０】乗算の一つの形式を上述したが、乗算は多
くの手法で効果的に実現できる。乗算はフィルタに利得
を採用したりビットシフト動作でのソフトウェアで、ま
たはハードウェアフィルタで、効果的に実現できる。利
得とディザはＤＳＰ内で実現できよう。
くの手法で効果的に実現できる。乗算はフィルタに利得
を採用したりビットシフト動作でのソフトウェアで、ま
たはハードウェアフィルタで、効果的に実現できる。利
得とディザはＤＳＰ内で実現できよう。
【００４１】利得スケーリングはＤ／Ａパスに最低のサ
ンプリング速度で導入されてきた。しかしこの発明はそ
こに限定するものではない。利得スケーリングはＤ／Ａ
パスに沿ってデジタルのシグマ・デルタ変調器の前にど
の地点にでも導入することができる。利得スケーリング
を高速データ速度でデジタルのシグマ・デルタ変調器１
８の直前に採用する利点は、ディザで加算されるノイズ
が広い周波数スペクトルにわたって拡散され、それによ
って帯域内ノイズが低くなるからである。しかし利得ス
ケーリングを高速で実行するにはもっと複雑な回路が必
要である。
ンプリング速度で導入されてきた。しかしこの発明はそ
こに限定するものではない。利得スケーリングはＤ／Ａ
パスに沿ってデジタルのシグマ・デルタ変調器の前にど
の地点にでも導入することができる。利得スケーリング
を高速データ速度でデジタルのシグマ・デルタ変調器１
８の直前に採用する利点は、ディザで加算されるノイズ
が広い周波数スペクトルにわたって拡散され、それによ
って帯域内ノイズが低くなるからである。しかし利得ス
ケーリングを高速で実行するにはもっと複雑な回路が必
要である。
【００４２】アナログのシグマ・デルタ変調器７１６、
デシメーションフィルタ７２０、デジタルのシグマ・デ
ルタ変調器１８、補間フィルタ７８および補間フィルタ
８４はフィルタであるかまたはフィルタを具備してい
る。これらのフィルタのオーダは図示した実施例に示さ
れていたが、発明は示したオーダには限定されない。
デシメーションフィルタ７２０、デジタルのシグマ・デ
ルタ変調器１８、補間フィルタ７８および補間フィルタ
８４はフィルタであるかまたはフィルタを具備してい
る。これらのフィルタのオーダは図示した実施例に示さ
れていたが、発明は示したオーダには限定されない。
【００４３】利得Ｇ１と１／Ｇ１、同様に利得Ｇ２と１
／Ｇ２はアナログからデジタルへおよびデジタルからア
ナログへの信号パスにそれぞれ利得１を反映するように
図示してきたが、利得１は必ずしも必要ではない。好ま
しくは信号パスのシグマ・デルタ変調器の前の利得は１
よりも小さくすべきである。
／Ｇ２はアナログからデジタルへおよびデジタルからア
ナログへの信号パスにそれぞれ利得１を反映するように
図示してきたが、利得１は必ずしも必要ではない。好ま
しくは信号パスのシグマ・デルタ変調器の前の利得は１
よりも小さくすべきである。
【００４４】この発明は図示した実施例を開示するのに
使用した数値に限定されるものではない。種々の構成要
素からのビット幅出力、種々のフィルタのオーダ、補間
フィルタとデシメーションフィルタの範囲、バレルシフ
トセレクタの出力フィールドと範囲、飽和ビットの数、
等々は図示した実施例での例示にすぎない。
使用した数値に限定されるものではない。種々の構成要
素からのビット幅出力、種々のフィルタのオーダ、補間
フィルタとデシメーションフィルタの範囲、バレルシフ
トセレクタの出力フィールドと範囲、飽和ビットの数、
等々は図示した実施例での例示にすぎない。
【００４５】この発明の図示した実施例は潜在する時間
を削減するためにパイプライン化や並列化を組み込むこ
とについて記述しなかったが、技術に習熟した者はその
ような技法を使用することによって得られる計算機上の
効率の向上を認識することができよう。
を削減するためにパイプライン化や並列化を組み込むこ
とについて記述しなかったが、技術に習熟した者はその
ような技法を使用することによって得られる計算機上の
効率の向上を認識することができよう。
【図１】この発明の実施例によるデータコンバータのブ
ロック図。
ロック図。
【図２】信号レベルの関数としての信号対雑音比のグラ
フ。
フ。
【図３】１より大きいデータコンバータ利得でのディザ
と丸め処理を示す回路図。
と丸め処理を示す回路図。
【図４】１より小さいデータコンバータ利得でのディザ
と丸め処理を示す回路図。
と丸め処理を示す回路図。
８、２８、３８、６８、８６、９６ マルチプレクサ １０ データコンバータ １２、４２、７２、９４ 乗算器 １４、２４、７４、７６ 分割器 １８ デジタルのシグマ・デルタ変調器 ２２ アナログ復号器 ２６ ディザ発生器 ３０、４０、７０、８８ 選択入力 ３４、８０ バレルシフトセレクタ ３６、８２ 飽和回路 ４４、６４ 先入れ先出し（ＦＩＦＯ）レジスタ ４６、５８ レジスタ ４８ ランダムアクセスメモリ（ＲＡＭ） ５０ デジタル信号処理装置（ＤＳＰ） ５２ 内部データバス ５４、６０ 深度フラグ ５５、６１ 状態フラグ ５６、６２ 割り込みフラグ ７８、８４ 補間フィルタ ９０ 利得スケーリング符号器 ９２ 利得スケーリング復号器 １００、１０６、４０６ バス １０２、１０４ ラッチ ２００−２１８ 加算器 ３０２−３１８ 加算器 ３２０、６２０ グランドバス ３５２−３６８ マルチプレクサ ３６０ クロック発生器 ４０２、４０４ ラッチ ５００−５１７ 加算器 ６０２−６１７ 加算器 ６５２−６６８ マルチプレクサ ７１６ アナログのシグマ・デルタ変調器 ７２０ デシメーションフィルタ
フロントページの続き (56)参考文献 特開 平２−29030（ＪＰ，Ａ) 特開 昭55−18114（ＪＰ，Ａ) 特開 昭64−73825（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 5/22
Claims (21)
- 【請求項１】 信号を一方の形式から他方の形式に変換
するコンバータ（例えば、１０，９０又は９２）を含む
と共に、信号を一方の形式から他方の形式に変換する装
置であって、該形式の一方はアナログで他方はディジタ
ルであり、 該コンバータは、 アナログ側及びディジタルサンプル側と、 該コンバータの該ディジタルサンプル側でディジタル信
号サンプルに利得係数（例えば、１／Ｇ１又は１／Ｇ
２）を乗算して、乗算されたディジタル信号サンプルを
生成する乗算器（例えば、４２又は７２）と、 第一の入力信号として該ディジタル信号サンプルを受信
する第一の入力と第二の入力信号として該乗算されたデ
ィジタル信号サンプルを受信する第二の入力とを備える
と共に、選択入力（例えば、４０又は７０）に応答して
該入力信号のうちの１つを出力として選択的に供給する
マルチプレクサとを備え、 該第一の入力信号が、該マルチプレクサの出力として選
択された場合には、該乗算器は、バイパスされ、該第二
の入力信号が、該マルチプレクサの出力として選択され
た場合には、該ディジタル信号サンプルに該第一の利得
係数を乗算するように、該乗算器は動作し、ディザ発生
器（例えば、２６）が、該乗算器にディザを導入するこ
とを特徴とする装置。 - 【請求項２】 請求項１に記載の装置において、該乗算
器の該利得係数（例えば、１／Ｇ１又は１／Ｇ２）と第
二の乗算器（例えば、１２又は９４）の第二の利得係数
（例えば、Ｇ１又はＧ２）との積が、１となることを特
徴とする装置。 - 【請求項３】 請求項１に記載の装置において、該ディ
ジタル信号サンプルは、多ビットワードを含み、該乗算
器（例えば、４２又は７２）は、複数の第一の加算器
（例えば、２００―２１８；５００―５１７）を含み、
該複数の第一の加算器の各々は、第一の入力（例えば、
Ｂ）と第二の入力（例えば、Ａ）とを備え、該複数の第
一の各加算器の該第一の入力は、多ビットワードの１つ
のビットを受信し、該複数の第一の加算器のうちの少な
くとも１つの加算器（例えば、２００又は２０１；５０
０又は５０１）の該第二の入力（例えば、Ａ）は、該デ
ィザ発生器（例えば、２６）からディザ（例えば、Ｄ１
又はＤ２）を受信することを特徴とする装置。 - 【請求項４】 請求項３に記載の装置において、該複数
の第一の加算器（例えば、２００―２１８；５００―５
１７）のうちの、該多ビットワードのシフトされたもの
のビットを受信しない各加算器の該第二の入力が、該デ
ィザ発生器（例えば、２６）からのディザ（例えば、Ｄ
１又はＤ２）を受信することを特徴とする装置。 - 【請求項５】 請求項３に記載の装置において、該複数
の第一の加算器（例えば、２００―２１８；５００―５
１７）の各々は、総和の出力（例えば、Ｓ）をさらに含
み、該データコンバータは、複数の第二の加算器（例え
ば、３０２―３１８；６０２―６２０）をさらに含み、
該複数の第二の加算器のうちの少なくとも１つの加算器
（例えば、３０２；６０２）は、第一の入力（例えば、
Ｂ）と第二の入力（例えば、Ａ）とを備え、該複数の第
二の加算器のうちの該少なくとも１つの加算器は、該第
一の入力（例えば、Ｂ）で該複数の第一の加算器のうち
の１つの加算器（例えば、２０１；５０１）からの該総
和の出力を受信すると共に、該第二の出力（例えば、
Ａ）で該複数の第一の加算器のうちの他の１つの加算器
（例えば、２０２；５０２）からの該総和の出力を受信
することを特徴とする装置。 - 【請求項６】 請求項５に記載の装置において、該複数
の第二の加算器のうちの該少なくとも１つの加算器（例
えば、３０２；６０２）の該第一の入力（例えば、Ｂ）
と該第二の入力（例えば、Ａ）とに接続されている該複
数の第一の加算器からの加算器（例えば、２０１及び２
０２；５０１及び５０２）は、二進小数点に近接してい
ることを特徴とする装置。 - 【請求項７】 請求項５に記載の装置において、該複数
の第一の加算器（例えば、２００―２１８；５００―５
１７）のうちの少なくとも１つの加算器（例えば、２０
０；５００）の該総和の出力は、該複数の第二の加算器
（例えば、３０２―３１８；６０２―６１８）のうちの
任意の加算器の第一の入力（例えば、Ｂ）及び第二の入
力（例えば、Ａ）の何れにも接続されないことを特徴と
する装置。 - 【請求項８】 請求項３に記載の装置において、該複数
の第一の加算器（例えば、２０２―２１８；５０２―５
１７）の該第二の入力は、それぞれ、該多ビットワード
のビットシフトされたもののうちの１つのビットを受信
することを特徴とする装置。 - 【請求項９】 請求項８に記載の装置において、該利得
係数（例えば、１／Ｇ１又は１／Ｇ２）は、分母を持つ
商として表現可能であり、該分母は、２の冪数であるこ
とを特徴とする装置。 - 【請求項１０】 請求項９に記載の装置において、該２
の冪数は、該多ビットワードをシフトして該多ビットワ
ードのビットシフトされたものを生成するビットの数に
対応することを特徴とする装置。 - 【請求項１１】 信号を一方の形式から他方の形式に変
換するコンバータ（例えば、１０，９０又は９２）を含
む装置であって、該一方の形式は、アナログであり、該
他方の形式は、ディジタルであり、該コンバータは、ア
ナログ側と、ディジタルサンプル側と、ディザ信号を生
成するディザ発生器（例えば、２６）とを備え、 該ディザ信号を受信し、該コンバータの該ディジタルサ
ンプル側で利得係数とディジタル信号サンプルとの乗算
に該ディザ信号を導入して乗算されたディジタル信号を
生成する乗算器を特徴とする装置。 - 【請求項１２】 請求項１１に記載の装置において、該
装置は、 アナログ信号を受信し、該アナログ信号を第二の利得係
数（例えば、Ｇ１又はＧ２）で乗算して乗算されたアナ
ログ信号を生成する第二の乗算器（例えば、１２又は９
４）と、 第一の入力信号として該アナログ信号を受信する第一の
入力と第二の入力信号として該乗算されたアナログ信号
を受信する第二の入力とを備えると共に、該コンバータ
の該アナログ側に位置するマルチプレクサ（例えば、８
又は９６）とを特徴とし、該マルチプレクサ（例えば、
８又は９６）は、選択入力（例えば、４０又は７０）に
応答して、該入力信号のうちの１つを選択的に供給し、 該第一の入力信号が、該第二の乗算機の出力として選択
された場合には、該第二の乗算器は、バイパスされ、該
第二の入力信号が、該第二の乗算器の出力として選択さ
れた場合には、該第二の乗算器は、該アナログ信号を該
第二の利得係数で乗算するように動作する装置。 - 【請求項１３】 請求項１２に記載の装置において、該
乗算器（例えば、４２）の該利得係数と該第二の乗算器
（例えば、１２）の該第二の利得係数との積が、１とな
ることを特徴とする装置。 - 【請求項１４】 請求項１１に記載の装置において、該
ディジタル信号サンプルは、多ビットワードを含み、該
乗算器（例えば、４２）は、複数の第一の加算器を含
み、該複数の第一の加算器の各々は、第一の入力と第二
の入力とを備え、該複数の第一の各加算器の該第一の入
力は、多ビットワードのうちの１つのビットを受信し、
該複数の第一の加算器のうちの少なくとも１つの加算器
の該第二の入力は、該ディザ発生器からのディザを受信
することを特徴とする装置。 - 【請求項１５】 請求項１４に記載の装置において、該
複数の第一の加算器のうちの、該多ビットワードのシフ
トされたもののビットを受信しない各加算器の各々の該
第二の入力（例えば、Ａ）は、該ディザ発生器（例え
ば、２６）からのディザを受信することを特徴とする装
置。 - 【請求項１６】 請求項１４に記載の装置において、該
複数の第一の加算器（例えば、２００―２１８）の各々
は、総和の出力（例えば、Ｓ）をさらに含み、該データ
コンバータは、複数の第二の加算器（例えば、３０２―
３１８）をさらに含み、該複数の第二の加算器のうちの
少なくとも１つが、第一の入力と第二の入力（例えば、
ＢとＡ）とを備え、該複数の第二の加算器（例えば、３
０２―３１８）のうちの該少なくとも１つの加算器（例
えば、３０２）は、該第一の入力（例えば、Ｂ）で該複
数の第一の加算器（例えば、２００―２１８）のうちの
１つの加算器（例えば、２０１）からの該総和の出力
（例えば、Ｓ）を受信し、該第二の出力（例えば、Ａ）
で該複数の第一の加算器（例えば、２００―２１８）の
うちの他の１つの加算器（例えば、２０２）からの該総
和の出力（例えば、Ｓ）を受信することを特徴とする装
置。 - 【請求項１７】 請求項１６に記載の装置において、該
複数の第一の加算器（例えば、２００―２１８）のうち
の、該複数の第二の加算器（例えば、３０２―３１８）
のうちの該少なくとも１つの加算器（例えば、３０２）
の該第一の入力と該第二の入力とに接続されている複数
の加算器（例えば、２０１，２０２）は、２進小数点に
近接していることを特徴とする装置。 - 【請求項１８】 請求項１６に記載の装置において、該
複数の第一の加算器（例えば、２００―２１８；５００
―５１７）のうちの少なくとも１つの加算器（例えば、
２００；５００）の該総和の出力は、複数の第二の加算
器（例えば、３０２―３１８；６０２―６１８）のうち
の任意の加算器の第一の入力（例えば、Ｂ）又は第二の
入力（例えば、Ａ）の何れにも接続されていないことを
特徴とする装置。 - 【請求項１９】 請求項１４に記載の装置において、該
複数の第一の加算器の該第二の入力（例えば、Ａ）は、
各々、該多ビットワードのビットシフトされたものの１
つのビットを受信する装置。 - 【請求項２０】 装置であって、 入力アナログ信号を第一のディジタル信号サンプルに変
換するアナログ-ディジタルコンバータ（例えば、９
０）と、 該第一のディジタル信号サンプルを第一の利得係数で乗
算して、第一の乗算されたディジタル信号サンプルを生
成する第一の乗算器（例えば、４２）と、 第二のディジタル信号サンプルを第二の利得係数で乗算
して、第二の乗算されたディジタル信号サンプルを生成
する第二の乗算器（例えば、７２）と、 該第二の乗算器からの出力をアナログ信号に変換するデ
ィジタル-アナログコンバータ（例えば、９２）と、 ディザ信号を生成して、該第一の乗算器又は該第二の乗
算器のうちの一方に該ディザ信号を導入するディザ発生
器（例えば、２６）とを含む装置。 - 【請求項２１】 信号を一方の形式から他方の形式に変
換する方法であって、一方の形式は、アナログであり、
他方の形式は、ディジタルであり、該方法は、 ディザ信号を生成するステップと、 ディジタル信号を利得係数で乗算して、その結果、乗算
されたディジタル信号を生成するステップと、 ディザを該乗算の演算に導入するステップと、 該ディジタル信号又は該乗算されたディジタル信号のい
ずれかを出力として選択するステップと、 信号を一方の形式から他方の形式に変換するステップと
を含み、該一方の形式は、ディジタルであり、該他方の
形式は、アナログであり、アナログ-ディジタルコンバ
ータを使用する場合には、該ディジタル形式の信号は、
ディジタル信号であり、ディジタル-アナログコンバー
タを使用する場合には、該ディジタル形式の信号は、乗
算されたディジタル信号である方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US168900 | 1993-12-16 | ||
| US08/168,900 US5483238A (en) | 1993-12-16 | 1993-12-16 | Data converter with gain scaling including dither |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202697A JPH07202697A (ja) | 1995-08-04 |
| JP3137858B2 true JP3137858B2 (ja) | 2001-02-26 |
Family
ID=22613418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06311067A Expired - Fee Related JP3137858B2 (ja) | 1993-12-16 | 1994-12-15 | ディザを具備し利得スケーリングを有するデータコンバータ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5483238A (ja) |
| EP (2) | EP0660527B1 (ja) |
| JP (1) | JP3137858B2 (ja) |
| KR (1) | KR100408963B1 (ja) |
| DE (2) | DE69434634T2 (ja) |
| TW (1) | TW289884B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19630605A1 (de) * | 1996-07-29 | 1998-02-05 | Tech Gmbh Antriebstechnik Und | Multiplikationsschaltung für Leistungs-Meßgerät |
| US5835038A (en) * | 1997-05-08 | 1998-11-10 | Burr-Brown Corporation | DC dither circuitry and method for delta-sigma modulator |
| US6005500A (en) * | 1997-06-06 | 1999-12-21 | Rosemount, Inc. | Transmitter with improved analog to digital converter |
| US5905453A (en) * | 1997-08-04 | 1999-05-18 | Motorola, Inc. | Dithered sigma delta modulator having programmable full scale range adjustment |
| US5889482A (en) * | 1997-10-06 | 1999-03-30 | Motorola Inc. | Analog-to-digital converter using dither and method for converting analog signals to digital signals |
| DE19800775C2 (de) * | 1998-01-12 | 2001-01-25 | Rohde & Schwarz | Verfahren und Anordnung zum Reduzieren der Linearitätsfehlereinflüsse bei Hochfrequenzschaltungen, inbesondere AD-Wandler |
| DE19804425A1 (de) * | 1998-02-05 | 1999-08-12 | Cit Alcatel | Breitbandinformationssystem für Verteildienste und interaktive Dienste |
| US6115731A (en) * | 1998-04-07 | 2000-09-05 | Lucent Technologies Inc. | Scalable overflow clamp and method for a digital gain scaler/summer |
| FR2783374B1 (fr) * | 1998-09-11 | 2000-12-08 | Thomson Csf | Procede et dispositif de generation d'un signal aleatoire et systemes de conversion numerique-analogique utilisant un tel signal aleatoire |
| US7081908B2 (en) * | 2001-02-22 | 2006-07-25 | Mitsubishi Heavy Industries, Ltd. | Apparatus and method for testing electrode structure for thin display device using FET function |
| AU2002244265A1 (en) * | 2001-07-13 | 2003-01-29 | Cirrus Logic, Inc. | Circuits, systems and methods for volume control in 1-bit digital audio systems |
| US7924937B2 (en) | 2002-03-04 | 2011-04-12 | Stmicroelectronics N.V. | Resonant power converter for radio frequency transmission and method |
| WO2003077529A2 (en) | 2002-03-04 | 2003-09-18 | Stmicroelectronics, N.V. | Coder apparatus for resonant power conversion and method |
| IT1393809B1 (it) * | 2008-10-22 | 2012-05-11 | St Wireless Sa | Unità aritmetico-logica per processore di segnali digitali |
| KR20210122348A (ko) * | 2020-03-30 | 2021-10-12 | 삼성전자주식회사 | 음성 인식을 위한 디지털 마이크로폰 인터페이스 회로 및 이를 포함하는 전자 장치 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518114A (en) * | 1978-07-26 | 1980-02-08 | Hitachi Ltd | Analog-digital converter |
| JPS5952576B2 (ja) * | 1979-07-13 | 1984-12-20 | 株式会社東芝 | Ａ／ｄ変換器の安定化回路 |
| US4366469A (en) * | 1980-09-22 | 1982-12-28 | Ilc Data Device Corporation | Companding analog to digital converter |
| US4851841A (en) * | 1987-10-02 | 1989-07-25 | Crystal Semiconductor Corporation | Gain scaling of oversampled analog-to-digital converters |
| US5051981A (en) * | 1988-01-21 | 1991-09-24 | Codex Corporation | Digital filtering |
| JPH0229030A (ja) * | 1988-04-20 | 1990-01-31 | Nec Corp | 信号処理回路 |
| JPH0230A (ja) * | 1988-12-16 | 1990-01-05 | Minolta Camera Co Ltd | データ送信機能を有する交換レンズ |
| EP0444234B1 (de) * | 1990-03-02 | 1995-06-07 | Siemens-Elema AB | Verfahren und Einrichtung zur Analog-Digital-Wandlung |
| US5134399A (en) * | 1990-10-05 | 1992-07-28 | Hewlett-Packard Company | Subranging analog-to-digital converter with dither |
| US5187481A (en) * | 1990-10-05 | 1993-02-16 | Hewlett-Packard Company | Combined and simplified multiplexing and dithered analog to digital converter |
| US5144308A (en) * | 1991-05-21 | 1992-09-01 | At&T Bell Laboratories | Idle channel tone and periodic noise suppression for sigma-delta modulators using high-level dither |
| US5250948A (en) * | 1991-12-19 | 1993-10-05 | Eastman Kodak Company | High level resolution enhancement for dual-range A/D conversion |
| ATE178171T1 (de) * | 1993-06-28 | 1999-04-15 | Suisse Electronique Microtech | Schaltung zur verarbeitung von signalen mit einer eingangsstufe mit veränderbarer verstärkung |
-
1993
- 1993-12-16 US US08/168,900 patent/US5483238A/en not_active Expired - Lifetime
- 1993-12-28 TW TW082111097A patent/TW289884B/zh not_active IP Right Cessation
-
1994
- 1994-12-05 EP EP94308999A patent/EP0660527B1/en not_active Expired - Lifetime
- 1994-12-05 DE DE69434634T patent/DE69434634T2/de not_active Expired - Lifetime
- 1994-12-05 DE DE69434276T patent/DE69434276T2/de not_active Expired - Lifetime
- 1994-12-05 EP EP98119509A patent/EP0895359B1/en not_active Expired - Lifetime
- 1994-12-15 KR KR1019940034338A patent/KR100408963B1/ko not_active IP Right Cessation
- 1994-12-15 JP JP06311067A patent/JP3137858B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW289884B (ja) | 1996-11-01 |
| JPH07202697A (ja) | 1995-08-04 |
| US5483238A (en) | 1996-01-09 |
| EP0895359A2 (en) | 1999-02-03 |
| DE69434276T2 (de) | 2006-03-30 |
| EP0660527A1 (en) | 1995-06-28 |
| KR100408963B1 (ko) | 2004-02-19 |
| KR950022070A (ko) | 1995-07-26 |
| DE69434634T2 (de) | 2006-12-14 |
| DE69434276D1 (de) | 2005-03-24 |
| DE69434634D1 (de) | 2006-04-27 |
| EP0895359A3 (en) | 1999-03-03 |
| EP0660527B1 (en) | 2006-02-22 |
| EP0895359B1 (en) | 2005-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3137858B2 (ja) | ディザを具備し利得スケーリングを有するデータコンバータ | |
| US8085176B2 (en) | Method and apparatus for dithering in multi-bit sigma-delta digital-to-analog converters | |
| US6697003B1 (en) | System and method for dynamic element matching | |
| CN1158774C (zh) | 西格马-德尔他调制器 | |
| US20030122692A1 (en) | Method and apparatus for generating a pulse width modulated signal | |
| EP0658979A2 (en) | Data converter with programmable decimation or interpolation factor | |
| JPH0793582B2 (ja) | シグマ−デルタ変調器 | |
| EP0494738B1 (en) | A sigma-delta modulator for a D/A converter with dither signal | |
| WO2002013391A2 (en) | Second and higher order dynamic element matching in multibit digital to analog and analog to digital data converters | |
| US5181033A (en) | Digital filter for filtering and decimating delta sigma modulator output signals | |
| Hein et al. | New properties of sigma-delta modulators with dc inputs | |
| Leung et al. | Area-efficient multichannel oversampled PCM voice-band coder | |
| JP3636130B2 (ja) | トレリス型ノイズシェイピング変調器 | |
| US5581253A (en) | Implementation and method for a digital sigma-delta modulator | |
| JPH05206957A (ja) | シグマデルタ変換器の分割フィルタ及び同前を用いるアナログ／ディジタル変換器 | |
| Friedman et al. | A bit-slice architecture for sigma-delta analog-to-digital converters | |
| US10861433B1 (en) | Quantizer | |
| US11329634B1 (en) | Digital filter structure | |
| EP0792024B1 (en) | Introduction of a whitener signal in a sigma delta modulator in the/a conversion of digital audio signals | |
| US5420584A (en) | Data converter with barrel shifter | |
| Venugopal et al. | Design and implementation of a decimation filter for hearing aid applications | |
| Birru | Optimized reduced sample rate sigma-delta modulation | |
| JP3812774B2 (ja) | １ビット信号処理装置 | |
| JP3420134B2 (ja) | Ｄ／ａ変換システムとｄ／ａ変換方法 | |
| JP2002064384A (ja) | デルタシグマ変調器、デジタル信号処理装置及び方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001106 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071208 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081208 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081208 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091208 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111208 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111208 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131208 Year of fee payment: 13 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |