JP3137858B2 - ディザを具備し利得スケーリングを有するデータコンバータ - Google Patents
ディザを具備し利得スケーリングを有するデータコンバータInfo
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Description
式からデジタル形式へ、または逆にデジタル形式からア
ナログ形式へと変換する、符号器や復号器のようなデー
タコンバータに関し、特に利得スケーリングを具備する
上記コンバータに関する。
域データ通信、音声符号化システム、およびオーディオ
・ビデオ信号処理装置のような多くの用途で使用されて
いる。データコンバータは入力するアナログ信号の利得
スケーリングを組み込んでアナログからデジタルへのコ
ンバータの出力ノイズを低減している。データコンバー
タの中で、信号は一方の形式から他方へ変換が行われ
る。一方の形式はアナログで他方の形式がデジタルであ
る。
ルへ(A/D)のコンバータまたはデジタルからアナロ
グへ(D/A)のコンバータのいずれか一方あるいは両
方を含む。A/Dコンバータはアナログ信号を受信して
その出力にアナログ信号の代理物となるデジタル信号を
供給する。デジタル信号表示の典型はリニアのパルス符
号変調(PCM)である。D/Aコンバータはデジタル
信号を受信してその出力にアナログ信号を供給する。デ
ータコンバータのPCM符号化はアナログ信号の振幅幅
から対応するPCMワード値への1対1マッピングを結
果として生じる。データコンバータのアナログ回路はそ
れがリニアに動作するあらかじめ設定された振幅範囲を
持っている。この範囲のあらかじめ設定された上限と下
限はデータコンバータの最大PCM符号値と最小PCM
符号値にそれぞれ対応するアナログレベルを確定する。
タコンバータはシグマ・デルタ変調として知られる変換
プロセスの中間段階を使用する。これはアナログ入力信
号の振幅に比例するパルス符号密度を持つ符号化された
データストリームを作りだす。シグマ・デルタA/Dコ
ンバータは最初にアナログ入力をパルス符号密度ストリ
ームに変換し、その後そのパルス符号密度ストリームを
対応するPCMワードに変換する。パルス符号密度はあ
らかじめ設定した最大と最小のアナログ入力に比例す
る。パルス符号密度は1に接近するので、信号対雑音比
は大幅に低下する。このパルス符号密度ストリームがP
CMワードに変換されると、PCMワードはそのフルス
ケール限度の範囲で信号帯雑音比が大幅に低下するだろ
う。
タも最初に連続したPCM入力ワードをパルス符号密度
データストリームに変換し、その後そのパルス符号密度
ストリームを対応するアナログ出力信号に変換する。P
CM入力ワードがその最大値に接近するにつれてデータ
ストリームのパルス符号密度は1に接近し、信号帯雑音
比の大幅な低下を生じる。このパルス符号密度がアナロ
グ出力信号に変換される場合、アナログ出力信号は、あ
らかじめ定められたフルスケール限度に到達しないうち
に、信号帯雑音比が大きく劣化するだろう。
ータとして使用されるシグマ・デルタ変調器は利得スケ
ーリングを使用する必要性のある歪んだ出力を生じるだ
ろう。デジタル信号の利得スケーリングは下位ビットの
切り捨てや丸め処理を生じることのできる乗算法を具備
する。歪みのもう一つの発生源はワード幅を削減するた
めの切り捨てや丸め処理により信号内に取り込まれ、エ
ネルギースペクトルに入力信号の高調波の歪みを引き起
こす。
でもたらされる歪みを削減する利得スケーリングに有効
な技法が要求されている。
タル信号サンプルを利得係数に乗算して、乗算されたデ
ジタル信号サンプルを作りだす乗算器を具備するデータ
コンバータを開示する。乗算器はバイパスしてもよく、
またはディザ信号を乗算操作に加えてもよい。マルチプ
レクサが選択入力に選択的に応答するデジタル信号サン
プルまたは乗算されたデジタル信号サンプルをマルチプ
レクサの出力として供給する。
タコンバータ10を図1に示す。データコンバータ10
は符号器90を具備するアナログからデジタル(A/
D)への変換信号パスを持つものとして示しており、A
/D型コンバータである。A/D変換パスはアナログの
シグマ・デルタ変調器716、デシメーションフィルタ
720、バレルシフトセレクタ34と飽和回路36を含
む。デジタルからアナログ(D/A)への変換信号パス
はD/A型データコンバータである復号器92を含む。
デジタルからアナログへの変換パスは、補間フィルタ7
8、バレルシフトセレクタ80、飽和回路82、補間フ
ィルタ84、デジタルのシグマ・デルタ変調器18およ
びアナログ復調器22を含む。
CDIV分割のクロック分割器14により分割されてオ
ーバーサンプリングのクロック信号CKOSを作りだ
す。オーバーサンプリングのクロック信号CKOSは、
アナログのシグマ・デルタ変調器716、デジタルのシ
グマ・デルタ変調器18、デシメーションフィルタ72
0、補間フィルタ84およびアナログ復調器22への入
力として供給され、使用される。好ましい実施例では、
シグマ・デルタ変調器は2次である。オーバーサンプリ
ングのクロック信号CKOSはまた、プログラム可能な
M1分割のカウンタ24とプログラム可能なL1分割の
カウンタ74の入力としても接続されている。M1はデ
シメーションフィルタ720のデシメーション係数であ
る。M1分割のカウンタ24の出力はデシメーションフ
ィルタ720に第二のクロック信号、デシメーションク
ロック信号CKMを供給する。これはデシメーション係
数M1で分割されるオーバーサンプリングのクロック信
号CKOSと同一の周波数である。デシメーションフィ
ルタ720の上流部はクロックCKOSの速度で動作す
る。下流部は低い方のクロックCKMというデシメーシ
ョンされた速度で動作する。例示した実施例では、デシ
メーションフィルタ720は3次のくし形フィルタであ
る。
信号はマルチプレクサ8に一方の入力を直接供給する。
乗算器12のプログラム可能な利得G1に乗算されたア
ナログ入力信号はマルチプレクサ8のもう一方の入力に
供給される。マルチプレクサ8は選択入力40に応答し
てそのアナログ入力の一方をそのアナログ出力信号とし
て選択的に供給する。
ログ出力信号はアナログのシグマ・デルタ変調器716
によりその入力として受信される。アナログのシグマ・
デルタ変調器はディザ発生器26からディザを受信でき
るが、スケーリングされたアナログ入力信号を1ビット
/サンプルの第一のデジタルデータストリームに変換す
る。従来の技術で周知のように、シグマ・デルタ変調器
で発生される1ビット/サンプルの第一デジタルデータ
ストリームは複数の0と1で表される信号(符号なしの
データ形式)から、2の補数または符号強度形式と一致
する−1と+1で表される2ビット/サンプルの信号に
変換される。このような表示はゼロで表される中間点を
持ち、2の補数ワードの形式を取ることができ、それぞ
れの値に付随するサインを持つ。アナログのシグマ・デ
ルタ変調器716の出力はマルチプレクサ28へ入力を
供給する。マルチプレクサ28は利用者が決めた選択入
力30に応答してその入力の内の一方をその出力に供給
する。マルチプレクサ28の出力はデシメーションフィ
ルタ720の入力として接続される。
/サンプルの第一デジタルデータストリームを20ビッ
ト/サンプルの第二デジタルデータストリームにクロッ
クCKM1の周波数でフィルタしデシメーションする。
このフィルタリングにより帯域外のエネルギーを除去す
る。例示した実施例ではデシメーションフィルタ720
は3次のくし形フィルタである。
ルデータストリームをデシメーションフィルタ720の
出力からサンプルあたり20ビットまで受信し、17ビ
ット/サンプルを持つ第三デジタルデータストリームを
出力として作りだす。バレルシフトセレクタ34はプロ
グラム可能であり、4個の可能なビットフィールド、0
−16、1−17、2−18、3−19の内の1個を選
択するように変更できる。
ト/サンプルの第三デジタルデータストリームの出力は
マルチプレクサ38を通して飽和回路36へ入力を供給
する。バレルシフトセレクタ34の出力はマルチプレク
サ38の一方の入力として直接供給される。バレルシフ
トセレクタ34の出力はマルチプレクサ38への他方の
入力として乗算器42で利得1/G1を乗算される。発
生器26からのディザは利得スケーリングに加算するこ
ともできる。マルチプレクサ38は選択入力40に応答
してその入力の内の一方をその出力に選択的に供給す
る。
40に応答して、利得G1を乗算されるマルチプレクサ
8への入力が選択されたとき、利得1/G1を乗算され
るマルチプレクサ38への入力が選択されるようにす
る。利得G1と1/G1を使用する利得スケーリング
は、ゼロdBを基準としたフルスケールであるパルス符
号変調出力をマルチプレクサ38から結果として生じ
る。その時、アナログのシグマ・デルタ変調器716へ
のアナログ入力信号がフルスケール以下となる。利得G
1は利得1を維持するように選択される。このように、
アナログからデジタルへの信号パス(マルチプレクサ8
の入力からマルチプレクサ38への出力)の絶対利得は
利得スケーリングを使用してもしなくても同一である。
四デジタルデータストリーム出力をマルチプレクサ38
から取り、各データサンプルを16ビットサンプルへ低
減する。飽和回路36の出力は16ビット/サンプルの
第五デジタルデータストリームである。飽和回路36か
らの16ビット/サンプルの第五デジタルデータストリ
ーム出力は先入れ先出し(FIFO)レジスタ44にロ
ードされる。レジスタ44はそのようなデータサンプル
を数個格納している。FIFO44から、16ビットサ
ンプルがランダムアクセスメモリ(RAM)48へ書き
込まれる前に一時的にレジスタ46へ移転される。RA
M48はデジタル信号処理装置(DSP)50の一部で
ある。DSPはリアルタイムのデジタルデータに対する
数理演算を効率的に実行するために開発された特別目的
のマイクロプロセッサである。サンプルは深度フラグ5
4と割り込みフラグ56により制御されて内部データバ
ス52を経由して転送される。
DSP50のRAM48からのデジタルデータをアナロ
グ復調器22の出力でアナログ形式に変換する。アナロ
グ形式への変換用DSP50のRAM48からのデジタ
ルデータは16ビットサンプルとして一時的にレジスタ
58に書き込まれる。各16ビットサンプルはその後、
深度フラグ60、状態フラグ61、割り込みフラグ62
で制御されながらFIFO64へ移転される。FIFO
64からの出力は16ビット/サンプルの第六デジタル
データストリームである。第六デジタルデータストリー
ムはマルチプレクサ68を通した補間フィルタ78への
入力である。FIFO64からの第六デジタルデータス
トリームはマルチプレクサ68の入力の一方として直接
供給される。第六デジタルデータストリーム出力はマル
チプレクサ68の他方の入力として乗算器72で利得G
2の逆数に乗算される。マルチプレクサ68は選択入力
70に応答してその出力にその入力の一方を選択的に供
給する。マルチプレクサ68の出力は第七デジタルデー
タストリームである。
ルタ78への入力として供給される。補間フィルタ78
はクロックCKL1とCKL2を受信する。クロックC
KL1は補間係数L1で分割されたクロックCKOSで
ある。クロックCKL2は補間係数L2で分割されたク
ロックCLK1である。補間フィルタ78からの出力は
27ビット/サンプルの第八デジタルデータストリーム
である。補間フィルタ78は例示の実施例では、3次の
くし型フィルタであり帯域外エネルギーを除去し、第八
デジタルデータストリームをL1で分割されたオーバー
サンプリング周波数で作りだす。補間フィルタ78の上
流部は低い方のクロック速度CLK2で動作する。
フトセレクタ80への入力を供給する。バレルシフトセ
レクタ80は2ビット/サンプルの第八デジタルのデー
タストリームを補間フィルタ78の出力から受信して1
7ビット/サンプルのフィールドを選択してその出力と
して第九データストリームを供給する。バレルシフトセ
レクタ80のフィールドはプログラム可能である。説明
した実施例では17ビットフィールドが11個可能であ
る。図示した実施例ではバレルシフトセレクタのフィー
ルドは、4−20、5−21、6−22、7−2
3、、、10−26という先頭の7個のビットフィール
ドの1個を選択できるようにプログラムされている。
九デジタルデータストリームの出力をバレルシフトセレ
クタ80から受信して各サンプルを16ビットに低減し
第十デジタルデータストリームを飽和回路36と本質的
に同様にして供給する。
トリームを受信し、オーバーサンプリングのクロック速
度で、プログラム可能なL1分割により分割されて動作
する。補間フィルタ84の上流部は低い方のクロック速
度CKL1で動作する。下流部は高い方のクロック速度
CKOSで動作する。補間フィルタ84は図示した実施
例では1次くし形フィルタであり帯域外エネルギーを除
去し、第十一デジタルデータストリームを出力として作
りだす。
ム出力はデジタルのシグマ・デルタ変調器18への入力
として接続される。例示の実施例でのデジタルのシグマ
・デルタ変調器18は2次である。変調器18はディザ
発生器26からディザを受信して16ビット/サンプル
のデータを1ビット/サンプルの第十二デジタルデータ
ストリームに変換する。
力はマルチプレクサ86への入力を供給する。マルチプ
レクサ86は選択入力88に応答して入力の一方をその
出力に選択的に供給する。マルチプレクサの出力は1ビ
ット/サンプルの第十三デジタルデータストリームであ
る。
アンドホールドのコンバータであり、マルチプレクサ8
6から受信した1ビット/サンプルの第十三デジタルデ
ータストリームを階段状の連続したアナログ出力信号に
変換する。アナログ復調器22は技術的に周知の1個ま
たは2個以上のアナログフィルタを具備し、アナログ出
力信号を平滑化する。アナログ復調器からのアナログ出
力はマルチプレクサ96への一方の入力として直接供給
され、また乗算器94で利得G2を乗算されマルチプレ
クサ96の他方の入力を供給する。利得G2は周知の手
法で実現できる。マルチプレクサ96は選択入力70に
応答してその入力の一方をその出力に選択的に供給す
る。マルチプレクサ96の出力はアナログ信号である。
マルチプレクサ68と96は共に選択入力70に応答し
て、利得1/G2を乗算されるマルチプレクサ68への
入力が選択されたとき、利得G2を乗算されるマルチプ
レクサ96への入力が選択されるようにする。このよう
にして、デジタルからアナログへの信号パス(マルチプ
レクサ68入力からマルチプレクサ96の出力へ)の絶
対利得は利得スケーリングを使用してもしなくても同一
である。乗算器94とマルチプレクサ96はアナログ復
調器22からの下流にあるが、アナログ復調器の入力側
または内部に組み込んでもよい。
ルシフトセレクタ34の出力でのパルス符号変調された
デジタルデータストリームはアナログのシグマ・デルタ
変調器716へのアナログ信号入力に比例したパルス符
号密度を持つ。アナログ入力信号があらかじめ設定した
正の強度に接近するとパルス符号密度はオール+1(あ
らかじめ設定した負の強度に対してはオール−1)に接
近する。オール1以下のあらかじめ設定したパルス符号
密度では、信号対雑音比(SNR)はその最適値である
最大値に到達する。このあらかじめ設定したパルス符号
密度は対応するアナログ入力レベルをアナログのシグマ
・デルタ変調器716の入力に持っている。上述の対応
するアナログ入力レベルより大きなアナログ入力強度は
オール1に接近し続けるパルス符号密度を作りだすだろ
うが、その一方でSNRは図2に示すように劣化する。
る。実際の信号対雑音比のカーブも図示している。カー
ブの平均の勾配を持つ線を低い信号レベル範囲から垂直
軸と交差するまで延長している。これは信号レベルの関
数として理想的な直線状の信号対雑音比を供給する。
斜はゼロになる。端数で表されるパルス符号密度は信号
対雑音比の最大点でPpcdである。SNRの最大値ま
たはその近傍となるSNRカーブのある一点でフルスケ
ールのPCM出力が発生するのが、利得スケーリング符
号器90と復号器92にとって望ましい。利得スケーリ
ングが利得1/G1と1/G2を使用しているとき、P
pcdはフルスケールのPCMである。これは図2の点
線に示されており、SNRカーブの最大点がフルスケー
ルのPCMに対応する。2次のシグマ・デルタ変調器に
とって最大になるのはPpcdが約1/18の強度であ
り−2dBに対応する。高次のシグマ・デルタ変調器で
は、最大になるのはもっと低いパルス符号密度であり約
−5dBに対応しており変調器の特性に依存する。符号
器90では乗算器42の乗算に使用される最大SNR
(1/G1を指定)での利得係数はPpcdの逆数の強
度を持つ。図示した実施例でのPpcdは約0.8であ
るので利得係数は1.25である。このように、アナロ
グのシグマ・デルタ変調器716がパルス符号密度0.
8を持つデジタルのデータストリームを作りだすとき、
乗算器42の出力でのデジタルデータストリームの正規
化したパルス符号密度はこのPCMワードが包含するこ
とのできる最大強度になるようにする。この利得スケー
リングは過負荷による情報の損失を防いでいる一方で、
フルスケールのダイナミックレンジを利用する。乗算器
42の利得1/G1は最高の信号対雑音比を実現するた
めに、アナログのシグマ・デルタ変調器716の出力で
の最適なパルス符号密度に一致する。1/G1以外の利
得は乗算器42内で動作しても、その利得は最適にはな
らない。パルス符号密度と乗算器42の間のこの関係は
利得をディザしたり丸めたりすることの有無に関係なく
望ましいことである。飽和回路36は、PCMワードが
包含できる最大強度を作り出すと同時にクリッピング歪
みを起こす値よりより大きな入力強度に対して算術的回
り込み効果が発生することを防ぐ。前記の好ましい実施
例では最大SNRでもある最適なSNRを開示したが、
用途によっては最大値に近いが最大値ではないSNRを
最適値に選択することが望ましいこともある。そのよう
な最適SNRは最大SNRよりもわずかに高いパルス符
号密度にするのが典型である。これはダイナミックレン
ジを延長する一方で最大値よりもわずかに小さいSNR
を持つことを許容することになろう。
ることができる。いったんディザを導入すると丸めるか
切り捨てるかを決定しなければならない。ディザリング
と無関係に、切り捨てによる歪み特性は丸め処理による
それよりも概ね好ましくない。広範囲の利得はディザと
切り捨て、またはディザと丸め処理とを使用することが
できる。ディザリングは技術的に周知であるが、三角ま
たは四角の確率密度関数のような周知の確率密度関数を
持ってもよく、典型的には平均ゼロを持つ。統計的な見
方から、最下位ビット2ビットにまたがる三角確率密度
関数を持つディザは、最下位ビット1ビットにわたる四
角確率密度関数を持つディザよりも優れているのは、相
関の2次モーメントがほとんどゼロだからである。四角
確率密度関数のディザは適切な結果を得て多くの用途で
使用されることがある。図示した実施例では、前記ディ
ザは有効にも無効にもできる。
め処理を実行するこの発明の実施例の回路図である。乗
算器42は17ビットワードを16ビットワードへディ
ザし丸め処理することが望まれているとする。数値例と
して利得1/G1つまり5/4を考える。ディザと丸め
処理は17ビットを取り込み、ディザを付けて2ビット
加えて、その後長さ16ビットに切り捨てるときのキャ
リー操作を行うことにより実現されて、ディザされ丸め
処理されて16ビットワードを結果として生じる。2個
のディザビットD1とD2がディザ発生器26からバス
100上で受信される。ディザビットD1とD2は典型
的にそれぞれラッチ102と104にラッチされる。デ
ィザビットは疑似ランダムであり、論理1または論理0
のいずれかの値を取る。ディザビットは、S.W.Go
lombによる「シフトレジスタシーケンス」で教育さ
れたように、シフトレジスタシーケンス発生器としても
知られるp−nシーケンス発生器により発生することが
できる。
を乗算することは2ビット左へシフトすることであるこ
とを認識すると、ディザと丸め処理付きの利得5/4は
図3のように構成することができる。17ビットワード
が連続した加算器へのB入力として供給される。17ビ
ットワードのシフト版が連続した加算器のA入力として
供給される。バレルシフトセレクタ34から受信される
1ワードの17ビットのb0−b16はバス106上で
受信され、1ビット全加算器200−216のB入力へ
のそれぞれの入力として供給される。ビットb16はま
た符号拡張として1ビット全加算器217と218への
B入力として供給される。ディザビットD1とD2は加
算器200と201へのA入力として供給される。加算
器202−218のA入力はb0−b16であり、した
がってその位置は効果的に2ビットだけ左へシフトされ
る。各加算器200−217のキャリー出力は次段の高
い番号の加算器のキャリー入力へ接続され供給される。
加算器218のキャリー出力は廃棄される。
ぞれ、各加算器302−318への入力の一つを供給す
る。各加算器303−318の第2入力はグランドバス
320に接続されているために論理0である。加算器3
02−318は全加算器として図示されているが半加算
器でも十分であろう。各加算器302−317のキャリ
ー出力は次段の高い番号の加算器のキャリー入力へ接続
され供給される。加算器318のキャリー出力は廃棄さ
れる。加算器302の第2入力は加算器201の総和出
力である。加算器202の総和出力に加算したときの加
算器201の総和出力からの加算器302へのこの入力
は、最下位ビットの丸め処理を供給する。加算器200
−218で、2進小数点は2個の加算器201と202
の間にあり、その総和出力は加算器302の2個の入力
を供給する。こうして、2進小数点はディザを加える加
算器の左側にある。加算器302の総和出力は丸めた結
果の最下位ビットであり、加算器302の総和出力の右
側に2進小数点を持つ。他のもっと上位ビットは加算器
302から加算器303−318までのキャリー出力を
リップルすることにより作りだされる。加算器200の
総和出力は廃棄される。
れ2個の入力を受信する。図3に示したように、入力の
一つはバス106からであり他方の入力は1/G1を乗
算されディザされ丸め処理されたワードの対応する1ビ
ットである。各マルチプレクサ352−368は第2入
力を加算器302−318の総和出力からそれぞれ受信
する。上述したように、ディザと丸め処理を持つ利得は
マルチプレクサ38の選択入力40により決定されたと
おりに、導入するかバイパスすることができる。集合的
に、マルチプレクサ352−368はマルチプレクサ3
8を構成する。マルチプレクサ352−368のそれぞ
れは選択入力40に応答して入力の一つをその出力に選
択的に供給する。17ビット出力つまりb’16−b’
Oまたはb16−b0のいずれか一方はマルチプレクサ
368−352の出力から取られる。
ネルギースペクトルの白色化と最下位ビット以下の信号
の消滅の利点をもたらす。上記の事例が丸め処理と組み
合わせたディザリングを開示している一方で、ディザリ
ングは丸め処理とは独立に使用することができる。ディ
ザをいったん取り入れると、最下位ビットを丸めるか切
り捨てるかの選択がなされる。利得スケーリングでのデ
ィザリングはノイズ内部で切り捨てや丸め処理を行うた
め、エネルギースペクトルの高調波歪み成分の強度を典
型的には16ビットワードに対するフルスケール信号レ
ベル以下で100dB以上削減する。
ログへの信号パス92でも組み込まれる。1以下の利得
を持つ、ディザリングと丸め処理を組み込んだ利得段を
図4に示す。符号器と復号器は共に2次オーダのシグマ
・デルタ変調器を具備するので理想的には、例示した実
施例で利得1/G2は利得1/G1と同一であろう。図
示した利得は3/4で乗算器72に採用した利得の強度
の典型である。3/4という利得は実行しやすさのため
に使用されるがダイナミックレンジを約0.5dBほど
犠牲にしている。これが最大点よりもわずかに少ないS
NRでの復号器の動作をもたらす。乗算器72は16ビ
ットワードを受信しその16ビットワードをディザし丸
め処理してその出力に16ビットワードを生じる。2個
のディザビットD1とD2がディザ発生器26からバス
100上で受信され、それぞれラッチ402と404に
ラッチされる。上述したようにディザビットは論理1と
論理0のいずれかの値を取り、疑似ランダムである。
を乗算することは2ビット左へシフトするのと等価であ
ることを認識すると、ディザと丸め処理付きの利得3/
4は図4のように構成することができる。先入れ先出し
レジスタ64から受信した16ビットワードのシフト版
が連続した全加算器へのA入力として供給される。先入
れ先出しレジスタ64から受信された16ビットワード
が連続した全加算器B入力として供給される。ディザビ
ットD1とD2は加算器500と501へのA入力とし
て供給される。加算器502−517のA入力はb0−
b15であり、したがってその位置は効果的に2ビット
だけ左へシフトされる。先入れ先出しレジスタ64から
受信した1ワードの16ビット、b0−b15はバス4
06上で受信され、1ビット全減算器500−515の
B入力へそれぞれ入力として供給される。ビットb15
はまた1ビット全加算器516と517のB入力として
符号拡張として供給される。各加算器へのB入力はA入
力から減算される。各加算器500−516のキャリー
出力は次段の高い番号の加算器のキャリー入力へ接続さ
れ供給される。加算器517のキャリー出力は廃棄され
る。加算器500へのキャリー入力はグランド接続によ
り論理0である。
ぞれ、各加算器602−617への入力の一つを供給す
る。各加算器603−617の第2入力はグランドバス
620に接続されているために論理0である。加算器6
02−617は全加算器として図示されているが半加算
器でも十分であろう。各加算器602−616のキャリ
ー出力は次段の高い番号の加算器のキャリー入力へ接続
され供給される。加算器617のキャリー出力は廃棄さ
れる。加算器602の第2入力は加算器501の総和出
力である。加算器501の総和出力からの加算器602
へのこの入力は、加算器502の総和出力に加算したと
き、最下位ビットの丸め処理を供給する。加算器500
−517で、2進小数点は2個の加算器501と502
の間にあり、その総和出力は加算器602の2個の入力
を供給する。こうして、2進小数点はディザを加える加
算器の左側にある。加算器602の総和出力は丸め処理
した結果の最下位ビットであり、加算器602の総和出
力の右側に位置する2進小数点を持つ。他のもっと上位
ビットは加算器602から加算器603−617までの
キャリー出力のリプリングにより作りだされる。加算器
500の総和出力は廃棄される。
2個の入力を受信する。図4に示したように、入力の一
つはバス406からであり他方の入力は1/G2を乗算
されディザされ丸め処理された1ワードの対応するビッ
トである。各マルチプレクサ652−667は第2入力
を加算器602−617の総和出力からそれぞれ受信す
る。上述したように、ディザと丸め処理を持つ利得はマ
ルチプレクサ68の選択入力70により決定されたとお
りに、導入するかバイパスすることができる。集合的
に、マルチプレクサ652−667はマルチプレクサ6
8を構成する。マルチプレクサ652−667のそれぞ
れは選択入力70に応答してその出力に入力の一つを選
択的に供給する。16ビット出力つまりb’15−b’
0またはb15−b0のいずれか一方はマルチプレクサ
667−652の出力から取り出される。
次のオーダなので、図2はまたデジタルからアナログへ
の変換信号パスにも適用できる。利得1/G2で導入さ
れる減衰は、デジタルのシグマ・デルタ変調器18の出
力でのパルス符号変調されたデジタルのデータストリー
ムがオール1に到達しないことを断言している。利得G
2は、最適ではないが、4での除算を2ビットシフトに
よるという利点を採用している。デジタルのシグマ・デ
ルタ変調器18への入力でのパルス符号密度は乗算器7
2への入力に利得1/G2を乗算することによってG2
を越えないように制限されている。
くの手法で効果的に実現できる。乗算はフィルタに利得
を採用したりビットシフト動作でのソフトウェアで、ま
たはハードウェアフィルタで、効果的に実現できる。利
得とディザはDSP内で実現できよう。
ンプリング速度で導入されてきた。しかしこの発明はそ
こに限定するものではない。利得スケーリングはD/A
パスに沿ってデジタルのシグマ・デルタ変調器の前にど
の地点にでも導入することができる。利得スケーリング
を高速データ速度でデジタルのシグマ・デルタ変調器1
8の直前に採用する利点は、ディザで加算されるノイズ
が広い周波数スペクトルにわたって拡散され、それによ
って帯域内ノイズが低くなるからである。しかし利得ス
ケーリングを高速で実行するにはもっと複雑な回路が必
要である。
デシメーションフィルタ720、デジタルのシグマ・デ
ルタ変調器18、補間フィルタ78および補間フィルタ
84はフィルタであるかまたはフィルタを具備してい
る。これらのフィルタのオーダは図示した実施例に示さ
れていたが、発明は示したオーダには限定されない。
/G2はアナログからデジタルへおよびデジタルからア
ナログへの信号パスにそれぞれ利得1を反映するように
図示してきたが、利得1は必ずしも必要ではない。好ま
しくは信号パスのシグマ・デルタ変調器の前の利得は1
よりも小さくすべきである。
使用した数値に限定されるものではない。種々の構成要
素からのビット幅出力、種々のフィルタのオーダ、補間
フィルタとデシメーションフィルタの範囲、バレルシフ
トセレクタの出力フィールドと範囲、飽和ビットの数、
等々は図示した実施例での例示にすぎない。
を削減するためにパイプライン化や並列化を組み込むこ
とについて記述しなかったが、技術に習熟した者はその
ような技法を使用することによって得られる計算機上の
効率の向上を認識することができよう。
ロック図。
フ。
と丸め処理を示す回路図。
と丸め処理を示す回路図。
Claims (21)
- 【請求項1】 信号を一方の形式から他方の形式に変換
するコンバータ(例えば、10,90又は92)を含む
と共に、信号を一方の形式から他方の形式に変換する装
置であって、該形式の一方はアナログで他方はディジタ
ルであり、 該コンバータは、 アナログ側及びディジタルサンプル側と、 該コンバータの該ディジタルサンプル側でディジタル信
号サンプルに利得係数(例えば、1/G1又は1/G
2)を乗算して、乗算されたディジタル信号サンプルを
生成する乗算器(例えば、42又は72)と、 第一の入力信号として該ディジタル信号サンプルを受信
する第一の入力と第二の入力信号として該乗算されたデ
ィジタル信号サンプルを受信する第二の入力とを備える
と共に、選択入力(例えば、40又は70)に応答して
該入力信号のうちの1つを出力として選択的に供給する
マルチプレクサとを備え、 該第一の入力信号が、該マルチプレクサの出力として選
択された場合には、該乗算器は、バイパスされ、該第二
の入力信号が、該マルチプレクサの出力として選択され
た場合には、該ディジタル信号サンプルに該第一の利得
係数を乗算するように、該乗算器は動作し、ディザ発生
器(例えば、26)が、該乗算器にディザを導入するこ
とを特徴とする装置。 - 【請求項2】 請求項1に記載の装置において、該乗算
器の該利得係数(例えば、1/G1又は1/G2)と第
二の乗算器(例えば、12又は94)の第二の利得係数
(例えば、G1又はG2)との積が、1となることを特
徴とする装置。 - 【請求項3】 請求項1に記載の装置において、該ディ
ジタル信号サンプルは、多ビットワードを含み、該乗算
器(例えば、42又は72)は、複数の第一の加算器
(例えば、200―218;500―517)を含み、
該複数の第一の加算器の各々は、第一の入力(例えば、
B)と第二の入力(例えば、A)とを備え、該複数の第
一の各加算器の該第一の入力は、多ビットワードの1つ
のビットを受信し、該複数の第一の加算器のうちの少な
くとも1つの加算器(例えば、200又は201;50
0又は501)の該第二の入力(例えば、A)は、該デ
ィザ発生器(例えば、26)からディザ(例えば、D1
又はD2)を受信することを特徴とする装置。 - 【請求項4】 請求項3に記載の装置において、該複数
の第一の加算器(例えば、200―218;500―5
17)のうちの、該多ビットワードのシフトされたもの
のビットを受信しない各加算器の該第二の入力が、該デ
ィザ発生器(例えば、26)からのディザ(例えば、D
1又はD2)を受信することを特徴とする装置。 - 【請求項5】 請求項3に記載の装置において、該複数
の第一の加算器(例えば、200―218;500―5
17)の各々は、総和の出力(例えば、S)をさらに含
み、該データコンバータは、複数の第二の加算器(例え
ば、302―318;602―620)をさらに含み、
該複数の第二の加算器のうちの少なくとも1つの加算器
(例えば、302;602)は、第一の入力(例えば、
B)と第二の入力(例えば、A)とを備え、該複数の第
二の加算器のうちの該少なくとも1つの加算器は、該第
一の入力(例えば、B)で該複数の第一の加算器のうち
の1つの加算器(例えば、201;501)からの該総
和の出力を受信すると共に、該第二の出力(例えば、
A)で該複数の第一の加算器のうちの他の1つの加算器
(例えば、202;502)からの該総和の出力を受信
することを特徴とする装置。 - 【請求項6】 請求項5に記載の装置において、該複数
の第二の加算器のうちの該少なくとも1つの加算器(例
えば、302;602)の該第一の入力(例えば、B)
と該第二の入力(例えば、A)とに接続されている該複
数の第一の加算器からの加算器(例えば、201及び2
02;501及び502)は、二進小数点に近接してい
ることを特徴とする装置。 - 【請求項7】 請求項5に記載の装置において、該複数
の第一の加算器(例えば、200―218;500―5
17)のうちの少なくとも1つの加算器(例えば、20
0;500)の該総和の出力は、該複数の第二の加算器
(例えば、302―318;602―618)のうちの
任意の加算器の第一の入力(例えば、B)及び第二の入
力(例えば、A)の何れにも接続されないことを特徴と
する装置。 - 【請求項8】 請求項3に記載の装置において、該複数
の第一の加算器(例えば、202―218;502―5
17)の該第二の入力は、それぞれ、該多ビットワード
のビットシフトされたもののうちの1つのビットを受信
することを特徴とする装置。 - 【請求項9】 請求項8に記載の装置において、該利得
係数(例えば、1/G1又は1/G2)は、分母を持つ
商として表現可能であり、該分母は、2の冪数であるこ
とを特徴とする装置。 - 【請求項10】 請求項9に記載の装置において、該2
の冪数は、該多ビットワードをシフトして該多ビットワ
ードのビットシフトされたものを生成するビットの数に
対応することを特徴とする装置。 - 【請求項11】 信号を一方の形式から他方の形式に変
換するコンバータ(例えば、10,90又は92)を含
む装置であって、該一方の形式は、アナログであり、該
他方の形式は、ディジタルであり、該コンバータは、ア
ナログ側と、ディジタルサンプル側と、ディザ信号を生
成するディザ発生器(例えば、26)とを備え、 該ディザ信号を受信し、該コンバータの該ディジタルサ
ンプル側で利得係数とディジタル信号サンプルとの乗算
に該ディザ信号を導入して乗算されたディジタル信号を
生成する乗算器を特徴とする装置。 - 【請求項12】 請求項11に記載の装置において、該
装置は、 アナログ信号を受信し、該アナログ信号を第二の利得係
数(例えば、G1又はG2)で乗算して乗算されたアナ
ログ信号を生成する第二の乗算器(例えば、12又は9
4)と、 第一の入力信号として該アナログ信号を受信する第一の
入力と第二の入力信号として該乗算されたアナログ信号
を受信する第二の入力とを備えると共に、該コンバータ
の該アナログ側に位置するマルチプレクサ(例えば、8
又は96)とを特徴とし、該マルチプレクサ(例えば、
8又は96)は、選択入力(例えば、40又は70)に
応答して、該入力信号のうちの1つを選択的に供給し、 該第一の入力信号が、該第二の乗算機の出力として選択
された場合には、該第二の乗算器は、バイパスされ、該
第二の入力信号が、該第二の乗算器の出力として選択さ
れた場合には、該第二の乗算器は、該アナログ信号を該
第二の利得係数で乗算するように動作する装置。 - 【請求項13】 請求項12に記載の装置において、該
乗算器(例えば、42)の該利得係数と該第二の乗算器
(例えば、12)の該第二の利得係数との積が、1とな
ることを特徴とする装置。 - 【請求項14】 請求項11に記載の装置において、該
ディジタル信号サンプルは、多ビットワードを含み、該
乗算器(例えば、42)は、複数の第一の加算器を含
み、該複数の第一の加算器の各々は、第一の入力と第二
の入力とを備え、該複数の第一の各加算器の該第一の入
力は、多ビットワードのうちの1つのビットを受信し、
該複数の第一の加算器のうちの少なくとも1つの加算器
の該第二の入力は、該ディザ発生器からのディザを受信
することを特徴とする装置。 - 【請求項15】 請求項14に記載の装置において、該
複数の第一の加算器のうちの、該多ビットワードのシフ
トされたもののビットを受信しない各加算器の各々の該
第二の入力(例えば、A)は、該ディザ発生器(例え
ば、26)からのディザを受信することを特徴とする装
置。 - 【請求項16】 請求項14に記載の装置において、該
複数の第一の加算器(例えば、200―218)の各々
は、総和の出力(例えば、S)をさらに含み、該データ
コンバータは、複数の第二の加算器(例えば、302―
318)をさらに含み、該複数の第二の加算器のうちの
少なくとも1つが、第一の入力と第二の入力(例えば、
BとA)とを備え、該複数の第二の加算器(例えば、3
02―318)のうちの該少なくとも1つの加算器(例
えば、302)は、該第一の入力(例えば、B)で該複
数の第一の加算器(例えば、200―218)のうちの
1つの加算器(例えば、201)からの該総和の出力
(例えば、S)を受信し、該第二の出力(例えば、A)
で該複数の第一の加算器(例えば、200―218)の
うちの他の1つの加算器(例えば、202)からの該総
和の出力(例えば、S)を受信することを特徴とする装
置。 - 【請求項17】 請求項16に記載の装置において、該
複数の第一の加算器(例えば、200―218)のうち
の、該複数の第二の加算器(例えば、302―318)
のうちの該少なくとも1つの加算器(例えば、302)
の該第一の入力と該第二の入力とに接続されている複数
の加算器(例えば、201,202)は、2進小数点に
近接していることを特徴とする装置。 - 【請求項18】 請求項16に記載の装置において、該
複数の第一の加算器(例えば、200―218;500
―517)のうちの少なくとも1つの加算器(例えば、
200;500)の該総和の出力は、複数の第二の加算
器(例えば、302―318;602―618)のうち
の任意の加算器の第一の入力(例えば、B)又は第二の
入力(例えば、A)の何れにも接続されていないことを
特徴とする装置。 - 【請求項19】 請求項14に記載の装置において、該
複数の第一の加算器の該第二の入力(例えば、A)は、
各々、該多ビットワードのビットシフトされたものの1
つのビットを受信する装置。 - 【請求項20】 装置であって、 入力アナログ信号を第一のディジタル信号サンプルに変
換するアナログ-ディジタルコンバータ(例えば、9
0)と、 該第一のディジタル信号サンプルを第一の利得係数で乗
算して、第一の乗算されたディジタル信号サンプルを生
成する第一の乗算器(例えば、42)と、 第二のディジタル信号サンプルを第二の利得係数で乗算
して、第二の乗算されたディジタル信号サンプルを生成
する第二の乗算器(例えば、72)と、 該第二の乗算器からの出力をアナログ信号に変換するデ
ィジタル-アナログコンバータ(例えば、92)と、 ディザ信号を生成して、該第一の乗算器又は該第二の乗
算器のうちの一方に該ディザ信号を導入するディザ発生
器(例えば、26)とを含む装置。 - 【請求項21】 信号を一方の形式から他方の形式に変
換する方法であって、一方の形式は、アナログであり、
他方の形式は、ディジタルであり、該方法は、 ディザ信号を生成するステップと、 ディジタル信号を利得係数で乗算して、その結果、乗算
されたディジタル信号を生成するステップと、 ディザを該乗算の演算に導入するステップと、 該ディジタル信号又は該乗算されたディジタル信号のい
ずれかを出力として選択するステップと、 信号を一方の形式から他方の形式に変換するステップと
を含み、該一方の形式は、ディジタルであり、該他方の
形式は、アナログであり、アナログ-ディジタルコンバ
ータを使用する場合には、該ディジタル形式の信号は、
ディジタル信号であり、ディジタル-アナログコンバー
タを使用する場合には、該ディジタル形式の信号は、乗
算されたディジタル信号である方法。
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