CN1158774C - 西格马-德尔他调制器 - Google Patents

Abstract

尤其在数字无线通信设备中用于把时间离散的采样值或采样转换成相应模拟信号的西格马-德尔他调制器，其特征在于：并行化一阶西格马-德尔他调制器，并由多个并行化的一阶结构组成一种级联的高阶西格马-德尔他调制器。

Description

西格马-德尔他调制器

技术领域

本发明涉及一种西格马-德尔他调制器，用于借助一阶西格马-德尔他调制器把数字输入信号转换成被量化的输出信号，所述的一阶西格马-德尔他调制器具有第一和第二加法器、延迟器、以及判定器，其中，输至所述一阶西格马-德尔他调制器的调制输入信号在经过所述第一加法器和经其后的延迟器被延迟一个脉冲单元之后，一方面被连接到所述的第二加法器上，另一方面被连接到所述的判定器上，由所述判定器产生的调制输出信号被倒置地连接到所述的第二加法器，由该第二加法器求出量化误差值并将其输入到所述的第一加法器。本发明另外还涉及由这种西格马-德尔他调制器构成的高阶西格马-德尔他调制器。

背景技术

在数模转换器中，正如其譬如在数字无线电通信设备中所使用的那样，具有2ⁿ种信号状态和固定采样频率f_a的数字输入信号通常被转换成以下的模拟信号，即该模拟信号应尽可能好地在频率范围-f_a/2～+f_a/2内与该数字信号相一致。

尤其在高位宽n的情形中，需由模拟电路技术实现的信号状态数目呈现为一个基本的问题。由于这种原因，数字信号由数字滤波器实行内插，并使用所谓的西格马-德尔他调制器，以便在高采样频率情况下大大减少数字信号的位宽n，由此所产生的量化噪声被转换成至今未加利用的频率范围。有些实现噪声整形的结构对此是尤其有效的，它们与利用高阶IIR滤波器(无限脉冲响应滤波器)所实现的整形相类似。

有两种方法来实现西格马-德尔他调制器的噪声整形。在第一种方法中应用了高阶反馈回路，这可以最多减少至两个信号状态(1比特信号技术)，但是，从第三阶的噪声整形开始，在高输入信号情形下可能会导致不稳定。超过数值范围的情形很容易发生。为了解决这一问题，实际上不仅使用具有削波特性的状态存储器，而且还对输入信号进行减幅，由此可以实现可凭经验求出的电路稳定性。

另一种方法是把一阶及/或二阶的结构进行级联，这些结构都是多级的，并由此显现出稳定的工作性能。

已知的西格马-德尔他调制器结构是串行和以较高的时钟脉冲工作的，因为该西格马-德尔他调制器涉及具有非线性元件的反馈结构。S.R.Norswothy，R.Schreier，G.Temes所著的：“德尔他-西格马数据转换器，理论、设计和模拟”，IEEE于1997年出版，ISBN0-7803-1045-4，曾给出过西格马-德尔他调制器的理论和结构。

在US 5,870,048的附图2a和2b中曾示出了级联西格马-德尔他调制器装置的电路框图。在图2b中，输入信号X(z)被连接到第一西格马-德尔他调制器，该西格马-德尔他调制器一方面产生一个“第一级量化噪声Q1(z)”信号，另一方面还产生一个数字式的第一输出信号。所述的“第一级量化噪声Q1(z)”信号以输入信号的形式到达第二西格马-德尔他调制器，由该第二西格马-德尔他调制器借助该信号产生一个第二输出信号。该第二输出信号被反馈回去，并倒置地加到所述的“第一级量化噪声Q1(z)”信号上。所述第一和第二西格马-德尔他调制器的第一和第二输出信号被相加成输出信号Y(z)。

在EP 0 506 079 A1的附图4中示出了一个系统，它由多个并行布置的西格马-德尔他转换器组成。输入信号“数字输入”在经过信号预处理之后到达各个单独的西格马-德尔他转换器，由这些转换器互不干扰地把所述的输入信号进一步处理成输出信号“模拟输出”。

在EP 0 551 690 A1的附图9a中同样也示出了一种并行布置的多个西格马-德尔他转换器，由它们相互独立地把模拟的输入信号“模拟输入”进一步处理成数字输出信号“数字输出”。

由于需努力进行噪声整形，所以典型D/A转换器的西格马-德尔他调制器都是时间离散和数值离散地工作在一个远远高于最大使用信号频率的时钟频率上。它具有反馈滤波器和非线性子结构，它们不允许在低时钟脉冲情况下实施该结构。

发明内容

本发明的任务是研制一种西格马-德尔他调制器结构，它能在低时钟脉冲下工作，并由此具有便宜和节省功率的技术。

从文章开头所说的那种西格马-德尔他调制器出发，本发明的任务通过以下的进一步特征来解决：所述的数字输入信号被连接到相互并行布置的n个支路；在i＝1时，第一支路具有作为输出信号的量化输出信号和一阶西格马-德尔他调制器的量化误差值；在1＜i≤n时，每第i个支路都具有延迟器、用脉冲速率k2提供脉冲以进行时间采样的开关、第一和第二加法器、以及多位量化器，它们被如此地布置，使得所述的数字输入信号在经延迟器延迟i-1个脉冲单元之后到达所述的开关，并在经该开关进行时间采样之后到达所述的第一加法器，使得由所述第一加法器产生的求和信号一方面到达所述的多位量化器以产生被延迟i-1个脉冲单元的输出信号，另一方面还到达所述的第二加法器，以及使得所述多位量化器的被延迟的输出信号被倒置地连接到所述的第二加法器，由该第二加法器通过相加来求出所述第i个支路的量化误差值；而且在1＜i≤n时，所述第i-1个支路的量化误差值被连接到第i个支路的第一加法器，以产生求和信号。

在此，利用至少两个并行布置的支路来实现西格马-德尔他调制器。在每个单独的支路上连接一个需被转换的数字输入信号。其中，第一支路包括一阶西格马-德尔他调制器，向它输入所述的数字输入信号，以便在时间离散的采样之后产生量化的输出信号。由该一阶西格马-德尔他调制器计算出的量化误差值除了输入到所述的数字输入信号之外，还被送到第二支路进行进一步处理。

借助本发明的西格马-德尔他调制器还可以通过级联来实现高阶的西格马-德尔他调制器，其中，用于形成第一个输出信号和形成第一个输出误差信号的第一个西格马-德尔他调制器的输入侧被连接在数字输入信号上；用于形成第i个输出信号和形成第i个输出误差信号的第i个西格马-德尔他调制器的输入侧被连接在第i-1个西格马-德尔他调制器的输出误差信号上，其中1＜i≤m；以及所述第一个西格马-德尔他调制器的输出信号和其它西格马-德尔他调制器的被滤波的输出信号被组合成一个结果输出信号。

利用本发明可以实现：西格马-德尔他调制器可以在低采样脉冲下工作，并由此能用较少的电路技术费用较便宜地实施。

附图说明

下面借助实施例来详细讲述本发明。在所属的附图中：

图1示出了公知现有技术的一阶西格马-德尔他调制器，

图2示出了图1所示的一阶西格马-德尔他调制器的变型，

图3示出了具有FIR和IIR滤波器的一阶西格马-德尔他调制器的进一步变型，

图4示出了通过把FIR滤波器(子滤波器FIR1，FIR2)和西格马-德尔他调制器的输入端处的加法器进行互换布置之后的、图3所示的进一步变型，

图5示出了通过把IIR和FIR2滤波器的输出信号组合起来的图4的进一步变型，

图6示出了通过把子滤波器FIR2和量化器组合成一个多位量化器之后的、图5所示的一阶西格马-德尔他调制器的进一步变型，

图7示出了通过用累积及清除滤波器代替子滤波器FIR1之后的、图6所示的一阶西格马-德尔他调制器的进一步变型，

图8示出了为计算量化误差的缺省状态值而被扩展的、图7所示的一阶西格马-德尔他调制器装置，

图9示出了本发明并行地实现的一阶西格马-德尔他调制器结构，

图10示出了来自图9的部分模块，

图11示出了按照本发明实现的、由三级一阶西格马-德尔他调制器进行级联之后的高阶西格马-德尔他调制器，

图12示出了西格马-德尔他调制器的第1级的逻辑模块，用于从量化误差和输入信号中求出量化器的值，以及

图13示出了西格马-德尔他调制器的第2级和下面各级的逻辑模块，用于从量化误差和输入信号中求出量化器的值。

具体实施方式

本发明的出发点是图1简要示出的已知一阶西格马-德尔他调制器。不失本发明的一般性，在下文的考察中把输入信号x(k)标准化为数值范围-1≤x(k)≤1，而且量化器的阶跃高度被假定为2/(L-1)，其中L表示量化级的数量。该数字式西格马-德尔他调制器把数字输入信号x(k)变换成3级的(1.5比特)数据流，以作为输出信号y(k)。显然可以采用各种类型的量化器或其等效物，以便实现转换成被量化的数字数据流。

数字输入信号x(k)被给到加法器1中，该加法器的输出被送至延迟器2。延迟器2的输出被送到加法器3，且同时还被送到判定器4的输入端，在该判定器中，在延迟器2内相对于信号x(k)被延迟一个脉冲单元的信号

被量化成特定数量的量化级，在该实施例中所述的量化级只限于数组(-1，0，+1)。在加法器3中，根据量化器的非线性而从延迟器2的输出信号 与判定器4的负输出信号y(k)之和中求出一个量化误差信号e(k)，该量化误差信号被输入到延迟器2的输入端处的加法器1，以累加到输入信号x(k)中。

如图2所示，图1的已知一阶西格马-德尔他调制器在第一步中被转化成一个可以被理解为积分器的一阶IIR滤波器(延迟器2、加法器1、反馈支路)和一个判定器4。IIR＝无限脉冲响应滤波器(具有无限脉冲响应的数字滤波器)。

输入信号x(k)经所述的积分器被送到判定器4中，被量化的输出信号y(k)被送回至输入端，以便从输入信号x(k)减去它。被延迟一个脉冲单元的信号

直接经反馈支路被送到加法器1上，而且向该加法器1还输入由输入信号x(k)和输出信号y(k)在加法器3内所构成的差。

这种西格马-德尔他调制器在上述IEEE文献S.6中曾讲述过，并以框图在图1.4中示出。

在接下来的步骤中，图2所示的一阶IIR滤波器被分解成一个FIR滤波器5和一个以低时钟脉冲工作的IIR滤波器(延迟器2、加法器1、反馈支路)。等式(1)给出了该IIR滤波器的传输特性怎样被分解成两个子滤波器FIR和IIR：

$\frac{1}{1-{\mathrm{az}}^{-1}}=\left(\underset{v=0}{\overset{\mathrm{\λ}-1}{\mathrm{\Σ}}}{a}^v{z}^{-v}\right)\frac{1}{1-a^{\mathrm{\λ}}{z}^{-\mathrm{\λ}}},----\left(1\right)$

其中，z＝exp(jωT)，

a＝一阶IIR滤波器的极点，

λ＝输出与输入脉冲的脉冲比。

FIR滤波器(FIR＝有限脉冲响应滤波器)是一种具有有限脉冲响应的滤波器，其特征在于较高的稳定性。

在图2所采用的积分器情况下，极点a＝1，等式(1)被转化为等式(2)：

$\frac{1}{1-z^{-1}}=\left(\underset{v=0}{\overset{\mathrm{\λ}-1}{\mathrm{\Σ}}}{z}^{-v}\right)\frac{1}{1-z^{-\mathrm{\λ}}}---\left(2\right)$

从而得出图3所示的具有两个子滤波器FIR和IIR的结构。在此，FIR滤波器5布置在加法器3和1之间。

当所述IIR滤波器的两种实施为直流输入信号x(k)时，也可以获得直流的输出信号

FIR滤波器5中的值处理和加法器3中的相加都是线性运算，因此滤波器5和加法器3可以互换。这在图4中描绘了出来。在此，FIR滤波器5被分解成两个FIR子滤波器(FIR1，FIR2)5a、5b，以便功能合理地还含盖有从输出信号y(k)到加法器3的支路。

在下一步中，IIR滤波器(延迟器2、加法器1、反馈支路)和FIR2滤波器5b的输出信号在加法器3内再次被组合起来，如图5所示。

在滤波器FIR2 5b中，将最后λ-1个判定器输出值相加。若量化器使用L个级，则滤波器FIR2 5b的输出端上的信号便具有(L-1)λ+1个级。因此可以把FIR2 5b与判定器4的组合视为一个多位量化器4^*。

根据上文进行的推导，图6中的FIR1滤波器5a和IIR子滤波器(延迟器2、加法器1、反馈支路)模仿了一个积分器，如同它们在图1中被使用的那样。在两种情况下，从积分结果中减去量化级的倍数。如同图1所示的西格马-德尔他转换器一样，由于在图6所示的结构中量化误差也是局限于相同的单值范围，所以图1和图6所示结构的量化误差是相等的。

e₂(k)＝e(k)                       (3)

在图6的反馈子结构中实现了延迟λ个时间点。如果人们打算只是欠采样所有λ个时间点来确定量化误差值e₂(k)，则可以以低时钟脉冲来执行所述的计算：用累积及清除滤波器6来代替子滤波器FIR15a，并使用低时钟脉冲的时间延迟。这如图7所示。

利用图8所示的进一步改进的西格马-德尔他调制器，可以获得在高时钟脉冲(时钟速率k₂＝λk)下工作的调制器的状态值取样。量化误差的缺省状态值(e₂(k₂+1)，e₂(k₂+2)，…)可以无递归地从并行化的布置中推导出来，这些值不再进入从多位量化器4^*的输出端到加法器1的递归环路。量化误差e₂(k₂)被送到布置于下一延迟器2’和多位量化器4’^*之间的加法器7中，以计算出在时间上处于后面的量化误差值e₂(k₂+1)。此外，多位量化器4’^*的负输出信号y(k₂+1)被给到另一加法器8上，由该加法器从此和从加法器7的输出信号中求出误差信号e₂(k₂+2)。针对量化误差的所有需要计算的状态值e₂(k₂+1)…e₂(k₂+λ-1)重复上述过程。

利用逻辑可以从所述量化误差e₂(k)和输入信号x(k)的值中计算出量化器4的数值：

y(k)＝e₂(k-1)+x(k)-e₂(k)             (4)

作为应用实例，在接下来的附图中示出了并行化级联的3阶西格马-德尔他调制器的实现，它具有输出值-4…+4和因子λ＝16。该并行化级联的西格马-德尔他调制器的每个一阶子系统都产生16个三级的(1.5比特)输出信号。然而，此处所示结构的应用显然并不只局限于1.5比特和λ＝16的特定情况。

在下面的描述中，以图9所示的一阶西格马-德尔他调制器的并行实现为出发点。该实施例的16个输入信号被组合成信号err_1。通过多路分解器Demux分离该信号，并随后将其输入到各个多路分解器Demux b 0…15中。由该多路分解器将其相应的输入信号划分为两个子信号：

一个子信号(sgn)由MSB和第二MSB组成，并且在经Mux、延迟元件和Demux c进行时间延迟之后被输入至逻辑块b 0…15。

第二子信号(amp)由减去所述MSB之后的多路分解器Demux b的输入信号组成，它被馈入到运算器中。

从下面的变换可以看出，利用划分可以实现把3级的一阶西格马-德尔他调制器减少到一个子信号和一个可简单实现的2级一阶西格马-德尔他调制器：

不失一般性，把输入信号标准化为数值范围-1≤x(k)≤1。于是可以按如下方式来描述x(k)：

x(k)＝amp(k)+s(k)，                        (5)

其中，

s(k)∈[-1，0]                              (6)

以及

0≤apm(k)＜1。                             (7)

于是，1.5比特量化器的等式

可以变换为：

在此，所述1.5比特的一阶西格马-德尔他调制器的量化误差e(k)只限于数值范围-0.5≤e(k)＜0.5。只有s(k)才能促使超过阈值-0.5，所以得出：

相应于图8，在图9中示出了1比特西格马-德尔他转换器部分的并行实现。累积及清除滤波器和多位西格马-德尔他调制器是用阴影线强调示出的。利用二进制补码数学的溢出特性来作为所述的量化器。由未强调示出的结构来计算西格马-德尔他调制器的量化误差的上述状态值。利用在图13和14中详细示出的逻辑，根据量化误差和所述借助延迟器从多路复用器MUX传送到多路分解器DEMUX c(图10的中心)的输入信号的知识来求出所述量化器的值。

图9和图10详细示出了所使用的元件的端子分布：延迟器具有一个输入端和一个输出端，Demux_b具有一个输入端和两个输出端(In_1，s_gn，amp)，加法器具有两个输入端和一个输出端(In_1，In_2，输出)，逻辑b具有三个输入端和两个输出端(z_Sum x，Sumx，x，y1_neg，y2_pos)。

·图9中所采用的延迟器把其输入信号值保持一个时间单位，

·Demux b的功能已在上文讲述过：

子信号(s_gn)由MSB(最高有效位)和第二MSB组成，并在经Mux、延迟元件和Demux c进行时间延迟之后被输至逻辑块b 0…15。第二子信号(amp)由减去所述MSB之后的多路分解器Demux b的输入信号组成，并被馈入到运算器中。

·使用一种具有L-1个级的绕接加法器。

·逻辑b模仿了等式4的功能。它在图12和13中被再次详细地描绘了出来。

图11示出了总模型，其中把三级的并行化一阶西格马-德尔他调制器级联成一个3阶的西格马-德尔他调制器。所述的三个级联是相互地示出的。该系统类似于没有并行化的级联西格马-德尔他调制器系统。数字输入信号x(k)被送到第一级-按图9并行实现的一阶西格马-德尔他变换器-，由它把从内插滤波器输出的数字输入信号转换成数字的并行m比特数据流Y1(m≥1)，以送到输出端。类似于图8和图9，来自第一西格马-德尔他调制器的输出端err_1的输出误差信号e2(k2)被输入到第二级联(图11中间的图示)，并在那儿以相同的方式进行处理，依此类推。

输出端输出端Y2的输出信号通过FIR滤波器：

H₁(z)＝1-z^-1                                      (11)以及输出端Y3的输出信号通过FIR滤波器：

H₂(z)＝(1-z^-1)²                                  (12)

进行滤波，并组合成所述三阶西格马-德尔他转换器的输出信号y₃(k)。

对于图9和图11所示的西格马-德尔他调制器的第一级，图12详细地示出了逻辑b元件的内部结构。在此实现了等式(4)的功能。量化器4的输出信号只有三种状态-1、0、1。为了实现能识别相应的状态，不必精确地执行所述的加法/减法。具体地说，只要给出e₂(k)、e₂(k-1)或x(k)位于哪个数值范围就足够了：

对于图11所示的西格马-德尔他调制器的第二级和接下来的级，图13详细地示出了逻辑b元件的内部结构。来自前面各级的误差信号只局限于范围-0.5≤e(k)＜0.5，因此等式13和图12的一些逻辑连接是不必要的。

Claims (3)

1.用于借助一阶西格马-德尔他调制器把数字输入信号(x(k))转换成被量化的输出信号(y(k2))的西格马-德尔他调制器，所述的一阶西格马-德尔他调制器具有第一和第二加法器(1，3)、延迟器(2)、以及判定器(4)，

其中，输至所述一阶西格马-德尔他调制器的调制输入信号在经过所述第一加法器(1)和经其后的延迟器(2)被延迟一个脉冲单元之后，一方面被连接到所述的第二加法器(3)上，另一方面被连接到所述的判定器(4)上，由所述判定器(4)产生的调制输出信号被倒置地连接到所述的第二加法器(3)，由该第二加法器求出量化误差值(e2(k2))并将其输入到所述的第一加法器，

其特征在于：

-所述的数字输入信号(x(k))被连接到相互并行布置的n个支路，

-在i＝1时，第一支路具有作为输出信号的量化输出信号(y(k2))和一阶西格马-德尔他调制器的量化误差值(e2(k2))，

-在1＜i≤n时，每第i个支路都具有延迟器(2’)、用脉冲速率k2提供脉冲以进行时间采样的开关、第一和第二加法器(7，8)、以及多位量化器(4’^*)，它们被如此地布置，使得

-所述的数字输入信号(x(k))在经延迟器(2’)延迟i-1个脉冲单元之后到达所述的开关，并在经该开关进行时间采样之后到达所述的第一加法器(7)，

-由所述第一加法器(7)产生的求和信号一方面到达所述的多位量化器(4’^*)以产生被延迟i-1个脉冲单元的输出信号(y(k2+1)，y(k2+2))，另一方面还到达所述的第二加法器(8)，以及

-所述多位量化器(4’^*)的被延迟的输出信号被倒置地连接到所述的第二加法器(8)，由该第二加法器通过相加来求出所述第i个支路的量化误差值(e(k2+1)，e(k2+2))，而且

-在1＜i≤n时，所述第i-1个支路的量化误差值被连接到第i个支路的第一加法器，以产生求和信号。

2.如权利要求1所述的西格马-德尔他调制器，

其特征在于：

-所述的第一支路具有一阶西格马-德尔他调制器和连接在其前面的串联电路，其中，该串联电路由一种累积及清除滤波器(6)和一种用脉冲速率k2提供脉冲的开关组成，而且所述的数字输入信号(x(k))被连接到所述的累积及清除滤波器(6)上，

-所述的一阶西格马-德尔他调制器的判定器(4)被实施为多位量化器(4^*)，以及

-由所述一阶西格马-德尔他调制器产生的量化误差值(e2(k2))被连接到所述的第二支路。

3.高阶的西格马-德尔他调制器，它具有m个如上述权利要求之一所述的西格马-德尔他调制器，

其中：

-用于形成第一个输出信号(Y1)和形成第一个输出误差信号(e2(k2))的第一个西格马-德尔他调制器的输入侧被连接在数字输入信号(x(k))上，

-用于形成第i个输出信号(Y2，Y3)和形成第i个输出误差信号(e2(k2+1)，e2(k2+2))的第i个西格马-德尔他调制器的输入侧被连接在第i-1个西格马-德尔他调制器的输出误差信号上，其中1＜i≤m，以及

-所述第一个西格马-德尔他调制器的输出信号(Y1)和其它西格马-德尔他调制器的被滤波的输出信号(Y2，Y3)被相加成一个结果输出信号(y3(k))。

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