JPH0229030A - 信号処理回路 - Google Patents
信号処理回路Info
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- 238000005070 sampling Methods 0.000 claims abstract description 38
- 230000003321 amplification Effects 0.000 claims abstract description 19
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 19
- 238000006243 chemical reaction Methods 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ信号−ディジタル信号変換（以下Ａ／
Ｄ変換と略す）回路に関し、特に分解能の低いＡ／Ｄ変
換器を用いて、高い分解能をもったアナログ信号−ディ
ジタル信号変換処理を行うのに好適な、アナログ信号−
ディジタル信号変換回路に関する。
Ｄ変換と略す）回路に関し、特に分解能の低いＡ／Ｄ変
換器を用いて、高い分解能をもったアナログ信号−ディ
ジタル信号変換処理を行うのに好適な、アナログ信号−
ディジタル信号変換回路に関する。
従来、Ａ／Ｄ変換回路において、分解能の高いＡ／Ｄ変
換を行うためには分解能の高いＡ／Ｄ変換器を用いてい
た。例えば、サンプリングレートｆ０で１０ビツトの分
解能が要゛求されるＡ／Ｄ変換回路では、通常、１０ビ
ット以上の分解能を持ったＡ／Ｄ変換器を用いている。
換を行うためには分解能の高いＡ／Ｄ変換器を用いてい
た。例えば、サンプリングレートｆ０で１０ビツトの分
解能が要゛求されるＡ／Ｄ変換回路では、通常、１０ビ
ット以上の分解能を持ったＡ／Ｄ変換器を用いている。
しかしながら、分解能の高いＡ／Ｄ変換器はコストが高
くまた消費電流も非常に大きいため、例えば、磁気記録
再生装置一体型カメラ（以下カムコーダーと略す）の様
な低消費電力が要求される機器への応用が困難になると
いう欠点があった。
くまた消費電流も非常に大きいため、例えば、磁気記録
再生装置一体型カメラ（以下カムコーダーと略す）の様
な低消費電力が要求される機器への応用が困難になると
いう欠点があった。
本発明の目的は要求される分解能のＡ／Ｄ変換処理を同
分解能よりも小さい分解能のＡ／Ｄ変換器を用いて実現
するための信号処理回路を提供することにある。
分解能よりも小さい分解能のＡ／Ｄ変換器を用いて実現
するための信号処理回路を提供することにある。
本発明の信号処理回路は、アナログ入力端子と、該アナ
ログ入力端子から入力されるアナログ信号を入力とする
アナログ信号増幅回路群と、アナログ信号増幅回路群の
複数の出力を入力とする第一のセレクタと、該第一のセ
レクタの出力を入力とするＡ／Ｄ変換器と該Ａ／Ｄ変換
器の出力を入力とする第二のセレクタと、該第二のセレ
クタの複数出力を入力とする係数器群と、前記第二のセ
レクタの複数出力を入力とする制御回路と、該制御回路
の出力を制御入力とし、前記、係数器の複数出力を入力
とする第三のセレクタと、サンプリングクロック発生回
路を有しており、該サンプリングクロック発生回路の発
生するサンプリングクロックを、前記第一のセレクタ及
び前記Ａ／Ｄ変換器及び第二のセレクタに対して供給し
ている。
ログ入力端子から入力されるアナログ信号を入力とする
アナログ信号増幅回路群と、アナログ信号増幅回路群の
複数の出力を入力とする第一のセレクタと、該第一のセ
レクタの出力を入力とするＡ／Ｄ変換器と該Ａ／Ｄ変換
器の出力を入力とする第二のセレクタと、該第二のセレ
クタの複数出力を入力とする係数器群と、前記第二のセ
レクタの複数出力を入力とする制御回路と、該制御回路
の出力を制御入力とし、前記、係数器の複数出力を入力
とする第三のセレクタと、サンプリングクロック発生回
路を有しており、該サンプリングクロック発生回路の発
生するサンプリングクロックを、前記第一のセレクタ及
び前記Ａ／Ｄ変換器及び第二のセレクタに対して供給し
ている。
前記アナログ信号増幅回路群はおのおのの利得Ｇａ＋＋
Ｇａ２＋・・・・・・Ｇａρなる４個の出力を持ち、前
記係数器群は、おのおのの係数Ｇ ｋ １． Ｇ ｋ
１．・・・・・・Ｇｋｍなるｍ個の出力を持ち（ただし
ｍ、ρは整数）、前記第一のセレクタにより選択された
前記アナログ信号増幅回路群のある出力が利得Ｇａｉで
あり、前記第三のセレクタによって選択された出力信号
に掛かる前記係数器のある出力の係数がＧｋｊである時
、前記利得Ｇａｉと前記係数Ｇｋｊが （ただし αは実数、ｉ、ｊは整数） なる関係を持つ。
Ｇａ２＋・・・・・・Ｇａρなる４個の出力を持ち、前
記係数器群は、おのおのの係数Ｇ ｋ １． Ｇ ｋ
１．・・・・・・Ｇｋｍなるｍ個の出力を持ち（ただし
ｍ、ρは整数）、前記第一のセレクタにより選択された
前記アナログ信号増幅回路群のある出力が利得Ｇａｉで
あり、前記第三のセレクタによって選択された出力信号
に掛かる前記係数器のある出力の係数がＧｋｊである時
、前記利得Ｇａｉと前記係数Ｇｋｊが （ただし αは実数、ｉ、ｊは整数） なる関係を持つ。
前記アナログ信号増幅回路が４個の出力を持ち前記係数
器がｍ個の出力を持ち、前記第三のセレクタの出力がサ
ンプリングクロックｆ。でサンプリングされる時、前記
サンプリングクロック発生器が ｆ、＝ｎｆ。
器がｍ個の出力を持ち、前記第三のセレクタの出力がサ
ンプリングクロックｆ。でサンプリングされる時、前記
サンプリングクロック発生器が ｆ、＝ｎｆ。
（ただしｌ≧ｎ、ｍ≧ｎ、１２．ｍ、ｎは整数）なるサ
ンプリングクロックｆｓを有する。
ンプリングクロックｆｓを有する。
第１図に本発明の第１の実施例を示す。本実施例では２
個のアナログ信号増幅器２２．２３を用いており、これ
らはそれぞれアナログ入力端子２１から入力されるアナ
ログ入力信号をデータ入力とする。セレクタ２４はアナ
ログ信号増幅筋２２゜２３の出力をデータ入力とし、か
つ、サンプリングクロック発生回路３２の出力をクロッ
ク入力とする。Ａ／Ｄ変換器２５は、セレクタ２４の出
力をデータ入力とし、サンプリングクロック発生回路３
２の出力をクロック入力とする。セレクタ２６はＡ／Ｄ
変換器２５の出力をデータ入力とし、サンプリング発生
回路３２の出力をクロック入力とする。係数器２７，２
８はそれぞれセレクタ２６の２つの出力のうち一方を入
力とし、制御回路３０はセレクタ２６の２つの出力を入
力とし、セレクタ２６は係数器２７．２８の出力をデー
タ入力とし、制御回路３０の出力を制御入力とし、セレ
クタ２９の出力をディジタル出力端子群３１に出力し、
データ出力としている。
個のアナログ信号増幅器２２．２３を用いており、これ
らはそれぞれアナログ入力端子２１から入力されるアナ
ログ入力信号をデータ入力とする。セレクタ２４はアナ
ログ信号増幅筋２２゜２３の出力をデータ入力とし、か
つ、サンプリングクロック発生回路３２の出力をクロッ
ク入力とする。Ａ／Ｄ変換器２５は、セレクタ２４の出
力をデータ入力とし、サンプリングクロック発生回路３
２の出力をクロック入力とする。セレクタ２６はＡ／Ｄ
変換器２５の出力をデータ入力とし、サンプリング発生
回路３２の出力をクロック入力とする。係数器２７，２
８はそれぞれセレクタ２６の２つの出力のうち一方を入
力とし、制御回路３０はセレクタ２６の２つの出力を入
力とし、セレクタ２６は係数器２７．２８の出力をデー
タ入力とし、制御回路３０の出力を制御入力とし、セレ
クタ２９の出力をディジタル出力端子群３１に出力し、
データ出力としている。
本実施例では、要求される分解能が１０ビツトであるの
に対し、８ビツト分解能のＡ／Ｄ変換器２５を用いてい
る。したがって、増幅器２２゜２３のゲインはそれぞれ
ＯｄＢ、１２ｄＢであり、係数器２７．２８は係数はそ
れぞれｘ４．ｘｌである。また、後述する基準レベルα
の入力アナログ信号の最大振幅のＡレベルに設定されて
いる。
に対し、８ビツト分解能のＡ／Ｄ変換器２５を用いてい
る。したがって、増幅器２２゜２３のゲインはそれぞれ
ＯｄＢ、１２ｄＢであり、係数器２７．２８は係数はそ
れぞれｘ４．ｘｌである。また、後述する基準レベルα
の入力アナログ信号の最大振幅のＡレベルに設定されて
いる。
アナログ増幅器２２．２３は入力されたアナログ信号を
それぞれＯｄＢ、１２ｄＢのゲインで増幅する。セレク
タ２４は、この増幅された信号をサンプリングクロック
発生器の発生するサンプリングクロック２ｆｏ（ｆｏは
システムで要求される本来のサンプリングレートである
）によって選択し出力する。Ａ／Ｄ変換器２５は分解能
８ビツトのＡ／Ｄ変換器で、セレクタ２４の出力するア
ナログ信号をサンプリングクロック２ｆｏによってディ
ジタル信号に変換する。セレクタ２６はサンプリングク
ロック２ｆＯによってＡ／Ｄ変換後の信号を１２ｄＢ増
幅された信号が係数器２８にＯｄＢに増幅された信号が
係数器２７に出力されるように分配する。係数器２７は
セレクタ２６から入力だデータを４倍し、係数器２８は
セレクタ２６から入力したデータを１倍して係数器２７
．２８の出力レベルが揃うようにする。
それぞれＯｄＢ、１２ｄＢのゲインで増幅する。セレク
タ２４は、この増幅された信号をサンプリングクロック
発生器の発生するサンプリングクロック２ｆｏ（ｆｏは
システムで要求される本来のサンプリングレートである
）によって選択し出力する。Ａ／Ｄ変換器２５は分解能
８ビツトのＡ／Ｄ変換器で、セレクタ２４の出力するア
ナログ信号をサンプリングクロック２ｆｏによってディ
ジタル信号に変換する。セレクタ２６はサンプリングク
ロック２ｆＯによってＡ／Ｄ変換後の信号を１２ｄＢ増
幅された信号が係数器２８にＯｄＢに増幅された信号が
係数器２７に出力されるように分配する。係数器２７は
セレクタ２６から入力だデータを４倍し、係数器２８は
セレクタ２６から入力したデータを１倍して係数器２７
．２８の出力レベルが揃うようにする。
制御回路３０はセレクタ２６の出力データを検出し、セ
レクタ２９の制御信号を発生する。セレクタ２９は制御
回路３０からの制御信号により係数器２７及び２８の出
力のうちどちらかを選択し、ディジタル出力端子群３１
に１０ビツトデータとして出力する。この時、データ出
力レートは、サンプリングクロックｆ０でサンプリング
可能な値である。また、セレクタ２４．Ａ／Ｄ変換器２
５、セレクタ２６は同一のサンプリングクロック２ｆ、
に同期して作動している。
レクタ２９の制御信号を発生する。セレクタ２９は制御
回路３０からの制御信号により係数器２７及び２８の出
力のうちどちらかを選択し、ディジタル出力端子群３１
に１０ビツトデータとして出力する。この時、データ出
力レートは、サンプリングクロックｆ０でサンプリング
可能な値である。また、セレクタ２４．Ａ／Ｄ変換器２
５、セレクタ２６は同一のサンプリングクロック２ｆ、
に同期して作動している。
第２図に本実施例におけるＡ／Ｄ変換変換フケ示す。ア
ナログ入力信号端子２１から入力された原信号Ｊ１は、
アナログ増幅器２２よりＯｄＢ増幅されかつＨｆｏの期
間だけ遅延され（Ｊ２）、同時にアナログ増幅器２３に
より１２ｄＢ増幅される（Ｊ３）。Ｊ３は遅延されない
。セレクタ２４は、サンプリングクロック発生器３２の
発生する、サンプリングクロックｆ。０２倍の周波数２
ｆ。
ナログ入力信号端子２１から入力された原信号Ｊ１は、
アナログ増幅器２２よりＯｄＢ増幅されかつＨｆｏの期
間だけ遅延され（Ｊ２）、同時にアナログ増幅器２３に
より１２ｄＢ増幅される（Ｊ３）。Ｊ３は遅延されない
。セレクタ２４は、サンプリングクロック発生器３２の
発生する、サンプリングクロックｆ。０２倍の周波数２
ｆ。
で、前記の信号Ｊ２．Ｊ３を交互に選択し、信号Ｊ４と
して出力する。信号Ｊ４はＡ／Ｄ変換器２５によりサン
プリングクロック２ｆｏでサンプリングされ８ビツトの
ディジタルデータに変換され信号Ｊ５として出力される
。ここで入力アナログ信号レベルが基準レベルαを越え
ていた場合、信号Ｊ３のＡ／Ｄ変換データに相当する信
号Ｊ５はオーバーフローを生じる。セレクタ２６はディ
ジタル変換後の信号Ｊ５を、サンプリングクロック２ｆ
ｏに従って、１２ｄＢ増幅された信号を係数器２８、Ｏ
ｄＥ増幅された信号を係数器２７に交互に出力する。係
数器２７．２８はそれぞれの入力信号を４倍及び１倍し
て信号Ｊ６及びＪ７とし、両者の信号レベルを揃える。
して出力する。信号Ｊ４はＡ／Ｄ変換器２５によりサン
プリングクロック２ｆｏでサンプリングされ８ビツトの
ディジタルデータに変換され信号Ｊ５として出力される
。ここで入力アナログ信号レベルが基準レベルαを越え
ていた場合、信号Ｊ３のＡ／Ｄ変換データに相当する信
号Ｊ５はオーバーフローを生じる。セレクタ２６はディ
ジタル変換後の信号Ｊ５を、サンプリングクロック２ｆ
ｏに従って、１２ｄＢ増幅された信号を係数器２８、Ｏ
ｄＥ増幅された信号を係数器２７に交互に出力する。係
数器２７．２８はそれぞれの入力信号を４倍及び１倍し
て信号Ｊ６及びＪ７とし、両者の信号レベルを揃える。
すなわち、係数器２７は入力された８ビツトデータを２
ビツト左シフトしてＬＳＢ側に“００″を付加して１０
ビツトとし、係数器２８は入力８ビツトデータを２ビツ
ト右シフトしてＭＳＢ側に“００”を付加して１０ビツ
トとする。各係数器２７．２８は次のデータが供給され
るまでその出力を保持している。制御回路３０は、前記
セレクタ２６の出力信号をモニタし、セレクタ２９をサ
ンプリングクロックｆ。に周期して制御する。すなわち
、制御回路３０は、係数器２７０入力デイジタルデータ
を基準レベルαに相当する基準ディジタルデータと比較
するか又は、係数器２８の入力ディジタルデータを基準
レベルαの４倍のレベルに相当する基準ディジタルデー
タと比較することにより、その比較結果から入力アナロ
グ信号が基準レベルαを越えたと判断すると信号Ｊ６（
係数器２７の出力）を選択し、それ以外のときは信号Ｊ
７（係数器２８の出力）を選択するようにセレクタ２９
を制御する。その結果、セレクタ２９は信号Ｊ８が得ら
れる。該して、８ビツト分解能のＡ／Ｄ変換器を用いて
、サンプリングクロックｆ。で１０ビツトの分解能を要
求されるＡ／Ｄ変換処理が実行される。
ビツト左シフトしてＬＳＢ側に“００″を付加して１０
ビツトとし、係数器２８は入力８ビツトデータを２ビツ
ト右シフトしてＭＳＢ側に“００”を付加して１０ビツ
トとする。各係数器２７．２８は次のデータが供給され
るまでその出力を保持している。制御回路３０は、前記
セレクタ２６の出力信号をモニタし、セレクタ２９をサ
ンプリングクロックｆ。に周期して制御する。すなわち
、制御回路３０は、係数器２７０入力デイジタルデータ
を基準レベルαに相当する基準ディジタルデータと比較
するか又は、係数器２８の入力ディジタルデータを基準
レベルαの４倍のレベルに相当する基準ディジタルデー
タと比較することにより、その比較結果から入力アナロ
グ信号が基準レベルαを越えたと判断すると信号Ｊ６（
係数器２７の出力）を選択し、それ以外のときは信号Ｊ
７（係数器２８の出力）を選択するようにセレクタ２９
を制御する。その結果、セレクタ２９は信号Ｊ８が得ら
れる。該して、８ビツト分解能のＡ／Ｄ変換器を用いて
、サンプリングクロックｆ。で１０ビツトの分解能を要
求されるＡ／Ｄ変換処理が実行される。
上記実施例において、Ａ／Ｄ変換器２５として９ビツト
のものを用いた場合は、増幅器２２．２３のゲインはそ
れぞれＯｄＢ、６ｄＢとなり、係数数２７，２８はそれ
ぞれｘ２．ｘｌとなる。すなわち、係数器２７は９ビツ
トの変換データを１ビツト左シフトしてＬＳＢに“０”
を付加し、係数器８は９ビツトの変換データに０”をＭ
ＳＢとして付加し、それぞれ１０ビツトデートする。
のものを用いた場合は、増幅器２２．２３のゲインはそ
れぞれＯｄＢ、６ｄＢとなり、係数数２７，２８はそれ
ぞれｘ２．ｘｌとなる。すなわち、係数器２７は９ビツ
トの変換データを１ビツト左シフトしてＬＳＢに“０”
を付加し、係数器８は９ビツトの変換データに０”をＭ
ＳＢとして付加し、それぞれ１０ビツトデートする。
また基準レベルαは入力アナログ振幅のＡレベルである
。
。
本発明は、上記のように、２個のアナログアンプを用い
た例に限られず、４個のアンプを用いることができる。
た例に限られず、４個のアンプを用いることができる。
その構成を第２の実施例として、第３図に示す。第３図
において、アナログ信号増幅器２は、アナロク信号入力
端子１から入力されるアナログ信号をデータ入力とし、
セレクタ３はアナログ信号増幅器２の４個の出力を入力
としくここでｐは整数）、Ａ／Ｄ変換器４はセレクタ３
の出力を入力とし、セレクタ５はＡ／Ｄ変換器４の出力
を入力とし、係数器６及び制御回路９は共にセレクタ５
０ｍ個の出力を入力としくここでｍは整数）、セレクタ
７は制御回路９の出力を制御入力とし、係数器６のｍ個
の出力を入力とし、サンプリングクロック発生回路１０
の出力がセレクタ３及びＡ／Ｄ変換器４及びセレクタ５
に対して供給され、セレクタ７の出力をディジタル出力
端子群７に出力し、データとしている。
において、アナログ信号増幅器２は、アナロク信号入力
端子１から入力されるアナログ信号をデータ入力とし、
セレクタ３はアナログ信号増幅器２の４個の出力を入力
としくここでｐは整数）、Ａ／Ｄ変換器４はセレクタ３
の出力を入力とし、セレクタ５はＡ／Ｄ変換器４の出力
を入力とし、係数器６及び制御回路９は共にセレクタ５
０ｍ個の出力を入力としくここでｍは整数）、セレクタ
７は制御回路９の出力を制御入力とし、係数器６のｍ個
の出力を入力とし、サンプリングクロック発生回路１０
の出力がセレクタ３及びＡ／Ｄ変換器４及びセレクタ５
に対して供給され、セレクタ７の出力をディジタル出力
端子群７に出力し、データとしている。
アナログ増幅回路２は、入力されたアナログ信号を増幅
し、４個のそれぞれ異なった増幅率Ｇａ、。
し、４個のそれぞれ異なった増幅率Ｇａ、。
Ｇａ２．・・・・・・Ｇａｐを持った信号として出力す
る。
る。
セレクタ３はアナログ増幅回路２の出力する１個の信号
をサンプリングクロック発生器１０の発生するサンプリ
ングクロックｎｆｏに従って選択し出力する（ここでｎ
≧ρであり、ｎは整数）。Ａ／Ｄ変換器４は、セレクタ
３の出力する選択されたアナログ信号をサンプリングク
ロックｎｆ、！よってディジタル信号に変換し、セレク
タ５は変換されたディジタル信号をサンプリングクロッ
クｎｆｏによってｍ個に分配する（ここでｎ≧ｍである
）。係数器６は、入力されたｍ個のデータに対しておの
おののデータのアナログ増幅回路２による増幅率がＧａ
１、Ｇａ２・・・・・・、Ｇａｉである時、係数Ｇｋ＋
、Ｇｋ２・・・・・・、Ｇｋｍを掛けて出力し、出力デ
ータの信号レベルが揃うようにする。
をサンプリングクロック発生器１０の発生するサンプリ
ングクロックｎｆｏに従って選択し出力する（ここでｎ
≧ρであり、ｎは整数）。Ａ／Ｄ変換器４は、セレクタ
３の出力する選択されたアナログ信号をサンプリングク
ロックｎｆ、！よってディジタル信号に変換し、セレク
タ５は変換されたディジタル信号をサンプリングクロッ
クｎｆｏによってｍ個に分配する（ここでｎ≧ｍである
）。係数器６は、入力されたｍ個のデータに対しておの
おののデータのアナログ増幅回路２による増幅率がＧａ
１、Ｇａ２・・・・・・、Ｇａｉである時、係数Ｇｋ＋
、Ｇｋ２・・・・・・、Ｇｋｍを掛けて出力し、出力デ
ータの信号レベルが揃うようにする。
ここで、アナログ増幅回路のある出力ｉの利得がＧａｉ
である時、セレクタによって選択される係（αは実数、
１＋ ｊは整数） と表される。制御回路９は、セレクタ５からのｍ個の出
力を検出し、セレクタ７の制御信号を発生する。セレク
タ７は、制御回路９の発生する制御信号により係数器６
のｍ個の出力からある一つの出力を選択し、ディジタル
信号出力端子群８においてサンプリングクロックｆ。に
よってサンプリング可能なレートで、ディジタル信号出
力端子群８に出力する。
である時、セレクタによって選択される係（αは実数、
１＋ ｊは整数） と表される。制御回路９は、セレクタ５からのｍ個の出
力を検出し、セレクタ７の制御信号を発生する。セレク
タ７は、制御回路９の発生する制御信号により係数器６
のｍ個の出力からある一つの出力を選択し、ディジタル
信号出力端子群８においてサンプリングクロックｆ。に
よってサンプリング可能なレートで、ディジタル信号出
力端子群８に出力する。
以上説明したように本発明は、任意のレベルに増幅した
アナログ信号に対してＡ／Ｄ変換を行い、増幅レベルに
応じた補正をディジタル処理により行うことで、アナロ
グ信号の入力レベルが低い場合には増幅してＡ／Ｄ変換
をおこなった信号を選択し、アナログ信号の入力レベル
が高い場合には、増幅しないでＡ／Ｄ変換を行い、ディ
ジタル処理により補正した信号を選択することができ、
低分解能のＡ／Ｄ変換器を用いて高分解能のＡ／Ｄ変換
回路を構成できる効果がある。
アナログ信号に対してＡ／Ｄ変換を行い、増幅レベルに
応じた補正をディジタル処理により行うことで、アナロ
グ信号の入力レベルが低い場合には増幅してＡ／Ｄ変換
をおこなった信号を選択し、アナログ信号の入力レベル
が高い場合には、増幅しないでＡ／Ｄ変換を行い、ディ
ジタル処理により補正した信号を選択することができ、
低分解能のＡ／Ｄ変換器を用いて高分解能のＡ／Ｄ変換
回路を構成できる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図の動作を説明するＡ／Ｄ変換のフロー図、第３図
は本発明の第２の実施例を示す回路図、である。 １．２１．４０・・・・・・アナログ信号入力端子、２
．２２．２３・・・・・・アナログ信号増幅回路、３゜
５．７，２４，２６．２９・・・・・・セレクタ、４，
２５・・・・・・Ａ／Ｄ変換器、６，２７．２８・・・
・・・係数器、９．３０・・・・・・制御回路、１０．
３２・・・・・・サンプリングクロック発生回路、８，
３１・・・・・・ディジタル信号出力端子群。 代理人 弁理士 内 原 晋 ８２１図
第１図の動作を説明するＡ／Ｄ変換のフロー図、第３図
は本発明の第２の実施例を示す回路図、である。 １．２１．４０・・・・・・アナログ信号入力端子、２
．２２．２３・・・・・・アナログ信号増幅回路、３゜
５．７，２４，２６．２９・・・・・・セレクタ、４，
２５・・・・・・Ａ／Ｄ変換器、６，２７．２８・・・
・・・係数器、９．３０・・・・・・制御回路、１０．
３２・・・・・・サンプリングクロック発生回路、８，
３１・・・・・・ディジタル信号出力端子群。 代理人 弁理士 内 原 晋 ８２１図
Claims (1)
- 【特許請求の範囲】 １、アナログ信号入力端子と、該アナログ信号入力端子
から入力されるアナログ信号を入力とする複数のアナロ
グ信号増幅回路と、これらアナログ信号増幅回路の出力
を入力とする第一のセレクタと、該第一のセレクタの出
力を入力とするアナログ信号−ディジタル信号変換器と
、該アナログ信号−ディジタル信号変換器の出力を入力
とする第二のセレクタと、該第二のセレクタの複数出力
を入力とする複数の係数器および制御回路と、該制御回
路の出力を制御入力とし、前記複数の係数器の複数出力
を入力とする第三のセレクタと、サンプリングクロック
発生回路とを有し、該サンプリング発生回路の発生する
サンプリングクロックを前記第一のセレクタ及び前記ア
ナログ信号−ディジタル信号変換器及び前記第二のセレ
クタに供給することを特徴とする信号処理回路。 ２、前記アナログ信号増幅回路群は、おのおのの利得は
Ｇａ＿１、Ｇａ＿２……Ｇａ＿ｌであるｌ個の出力を持
ち、前記係数器群はおのおのお利得がＧｌ＿２＿１、Ｇ
ａ＿２、……Ｇｋｍであるｍ個の出力を持ち（ただしｌ
、ｍは整数）、前記第一のセレクタにより選択された前
記アナログ信号増幅回路群のある出力の利得がＧａｉで
あり、前記第三のセクタによって選択された出力信号に
掛かる前記係数器群の係数がＧｋｊである時、前記利得
Ｇａｉと前記係数Ｇｋｊが Ｇｋｊ＝α・（１／［Ｇａｉ］）……（１）（ただし、
αは実数、ｉ、ｊは整数） なる関係を持つことを特徴とする特許請求の範囲第一項
記載の信号処理回路。 ３、前記アナログ信号増幅回路群が、ｌ個の出力を持ち
、前記係数器群がｍ個の出力を持ち、特許請求範囲第一
項記載の信号処理回路がサンプリングクロックｆ＿０で
データを出力し、前記サンプリングクロック発生器がサ
ンプリングクロックｆ＿■を発生する時、該サンプリン
グクロックｆ＿■が ｆ＿■＝ｎｆ＿０……（２） （ただしｎ≧ｌ、ｎ≧ｍ、ｎ、ｍ、ｌは整数）で示され
ることを特徴とする特許請求の範囲第一項記載の信号処
理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-98702 | 1988-04-20 | ||
| JP9870288 | 1988-04-20 |
Publications (1)
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|---|---|
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Family
ID=14226834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JPH0229030A (ja) |
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1989
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- 1989-04-20 EP EP89303954A patent/EP0338837B1/en not_active Expired - Lifetime
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| EP0338837A3 (en) | 1992-09-02 |
| DE68927066D1 (de) | 1996-10-10 |
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