KR950022070A

KR950022070A - 신호 변환 장치 및 방법

Info

Publication number: KR950022070A
Application number: KR1019940034338A
Authority: KR
Inventors: 로버트 노스웨티 스티븐
Original assignee: 디.엘.스미스; 에이티앤드티 코포레이션
Priority date: 1993-12-16
Filing date: 1994-12-15
Publication date: 1995-07-26
Also published as: EP0895359A2; DE69434276T2; EP0660527B1; JP3137858B2; TW289884B; DE69434634D1; EP0895359A3; EP0660527A1; KR100408963B1; DE69434276D1; DE69434634T2; EP0895359B1; US5483238A; JPH07202697A

Abstract

데이타 변환기(10,90,92)는 디지탈 신호 샘플을 이득 계수(1/G1,1/G2)로 승산하여 승산되 디지탈 샘플을 생성하는 승산기(42,72)를 포함한다. 이 승산기는 우회(bypass)될 수도 있고, 또는 디더(dither)신호가 승산 연산에 포함될 수도 있다. 멀티플렉서(38,68)는 선택 입력(40,70)에 응답하여 디지탈 신호 샘플 또는 승산된 디지탈 신호 샘플을 선택적으로 제공한다.

Description

신호 변환 장치 및 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 실시예에 따른 데이타 변환기의 블록도,

제3도는 단위이득보다 큰 데이타 변환기 이득에서의 디더 및 라운딩을 예시하는 도면.

Claims

한 신호의 형태를 다른 형태로 변환하는 변환기(10,90,92)를 포함하며, 상기 하나의 형태는 아나로그이고 다른 형태는 디지탈이며, 상기 변환기는 아니로그측과 디지탈 샘플측을 가지는 신호형태 변환 장치에 있어서, 상기 변환기의 디지탈 샘플측에서 디지탈 신호 샘플을 이득 계수(1/G1,1/G2)로 승산하여 승산된 디지탈 신호 샘플을 생성하는 승산기(42,72)와; 상기 디지탈 신호 샘플을 제1 입력 신호로서 수신하는 제1 입력과 상기 승산된 디지탈 신호 샘플을 제2 입력 신호로서 수신하는 제2 입력을 가지며, 선택입력(40,70)에 응답하여 상기 입력 신호중의 하나를 출력으로서 선택적으로 제공하는 멀티플렉서를 포함하여,상기 제1입력 신호가 상기 멀티플렉서의 출력으로서 선택될 때, 상기 멀티플렉서는 우회(bypass)되고, 상기 제2 입력신호가 상기 멀티플레서의 출력으로서 선택될 때, 상기 멀티플렉서는 상기 디지탈 신호 샘플을 상기 이득 계수로 승산하도록 작용하는 것을 특징으로 하는 신호 형태 변환 장치.
제1항에 있어서, 아나로그 신호를 수신하고 상기 아나로그 신호를 제2 이득계수(G1,G2)로 승산하여 승산된 아나로그 신호를 생성하는 제2 승산기(12,94)와, 상기 변환기의 아나로그측에 있으며, 상기 아나로그 신호를 제1입력으로서 수신하는 제1입력과 상기 승산된 디지탈 신호샘플을 제2입력 신호로서 수신하는 제2입력을 가지며, 선택 입력(40,70)에 응답하여 상기 입력중의 하나를 출력신호로서 선택적으로 제공하는 제2 멀티플렉서(8,96)를 더 포함하며,상기 제1입력 신호가 상기 제2멀티플렉서의 출력으로서 선택될 때,상기 제2승산기는 우회되고,상기 제2 입력신호가 상기 제2 멀티플렉서 출력으로서 선택될 때, 상기 제2 승산기는 상기 아나로그 신호를 상기 제2 이득 계수로 승산하도록 작용하는 것을 특징으로 하는 신호 변환 장치.
제1항에 있어서, 디더를 상기 승산기(42,72)에 도입하는 디더 발생기(26)를 더 포함하는 것을 특징으로 하는 신호 변환장치.
하나의 형태는 아나로그이고 다른 형태는 디지탈인 한 신호의 형태를 다른 형태로 변환하며 아나로그측과 디지탈 샘플측을 가지는 변환기(10,90,92)와 디더신호를 발생하는 디더발생기를 포함하는 신호 형태 변환 장치에 있어서, 상기 디더 신호를 수신하고 상기 변환기의 디지탈 샘플측에서 디지탈 신호 샘플을 이득 계수로 승산하는데 상기 디더 신호를 도입하여 승산된 디지탈 신호 샘픔을 생성하는 승산기(42,72)를 포함하는 것을 특징으로 하는 형태 변환 장치.
제4항에 있어서, 상기 이득 계수는 상기 디지탈 신호 샘플이 풀-스케일 펄스코드 변조된 디지탈 신호 샘플일때 상기 디지탈 신호 샘플이 최적한 신호 대 잡음 비를 갖도록 하는 크기를 갖는 것을 특징으로 하는 신호 형태 변환 장치.
제4항에 있어서, 아나로그 신호를 수신하고 상기 아나로그 신호를 제2 이득계수(G1,G2)로 승산하여 승산된 아나로그 신호를 생성하는 제2 승산기(12,94)와; 상기 변환기의 아나로그측에 있으면, 상기 아나로그 신호를 제1입력으로서 수신하는 제1 입력과 상기 승산된 아나로그 신호를 제2 입력신호로서 수신하는 제2 입력을 가지며, 선택 입력(40,70)에 응답하여 상기 입력중의 하나를 출력 신호로서 선택적으로 제공하는 제2 멀티플렉서(8,960를 더 포함하며, 상기 제2 입력신호가 상기 제2 승산기의 출력으로서 선택될때, 상기 제2 승산기는 우회되고, 상기 제2 입력신호가 상기 제2 승산기의 출력으로서 선택될때, 상기 제2 승산기는 상기 아나로그 신호를 상기 제2 이득계수로 승산하도록 작용하는 것을 특징으로 하는 신호 변환 장치.
제1항 또는 제4항에 있어서, 상기 변환기는 아나로그-디지탈 변환기(90)이며 상기 신호의 디지탈 형태는 상기 디지탈 신호 샘플을 포함하는 것을 특징으로 하는 신호 형태 변환 장치.
제1항 또는 제4항에 있어서, 상기 변환기는 디지탈-아나로그 변환기(92)이며 상기 신호의 디지탈 형태는 상기 승산된 디지탈 신호 샘플을 포함하는 것을 특징으로 하는 신호 형태 변환 장치.
제1항 또는 제4항에 있어서, 상기 변환기는 시그마-델타 변조기(716)를 포함하는 것을 특징으로 하는 신호 형태 변환 장치.
제2항에 있어서, 상기 승산기의 이득 계수(1/G1,1/G2)와 상기 제2 승산기(12,94)의 제2 이득 계수(G1,G2)와의 곱은 1인 것을 특징으로 하는 신호 형태 변환 장치.
제3항 또는 제4항에 있어서, 상기 디더 발생기(26)는 사각 함수 밀도 함수를 갖는 디더를 발생하는 것을 특징으로 하는 신호 형태 변환 장치.
제3항 또는 제4항에 있어서, 상기 디더 발생기(26)는 사각 함수 밀도 함수를 갖는 디더를 발생하는 것을 특징으로 하는 신호 형태 변환 장치.
제3항 또는 제4항에 있어서, 상기 디지탈 신호 샘플을 다중 비트 워드이며, 상기 승산기(42,72)는 제1의 다수의 가산기(200-218;500-517)를 포함하고, 각각의 제1 다수의 가산기는 제1 및 제2 입력(B) 및 (A)을 가지며, 상기 제1 다수의 가산기의 상기 제1 입력은 다중 비트 워드중의 한 비트를 수신하고, 상기 제1 다수의 가산기의 적어도 하나(200,201;500,501)의 제2 입력(A)은 상기 디더 발생기(26)으로부터의 디더(D1,D2)를 수신하는 것을 특징으로 하는 신호 형태 변환 장치.
제13항에 있어서, 시프트된 상기 다중 비트 워드 중의 하나의 비트를 수신하지 않는 상기 제1다수의 가산기(200-218;500-517)의 각각의 제2 입력은 상기 디더 발생기(26)으로부터의 디터(D1,D2)를 수신하는 것을 특징으로 하는 신호 형태 변환 장치.
제13항에 있어서, 상기 제1 다수의 가산기(200-218;500-517)의 각각은 합 출력(S)을 더 가지며, 상기 데이타 변환기는 제2의 다수의 가산기(302-328;602-620)를 더 포함하며, 상기 제2 다수의 가산기의 적어도 하나의 가산기(302;602)는 제1 및 제2 입력(B) 및 (A)을 가지며, 상기 제2 다수의 가산기의 상기 적어도 하나의 가산기는 그의 제1 입력(B)에서 상기 제1 다수의 가산기중의 하나의 가산기(201;501)로부터의 합 출력을 수신하며 그의 제2 입력(A)에서 상기 제1 다수의 가산기중의 다른하나의 가산기(202;502)로부터의 합 출력을 수신하는 것을 특징으로 하는 신호 형태 변환 장치.
제15항에 있어서, 상기 제2 다수의 가산기의 적어도 하나의 가산기(302;602)의 제1 및 제2 입력(B) 및 (A)에 연결되는 상기 제1 다수의 가산기중의 가산기(201,202;501,502)는 2진 소수점(binary point)에 인접하는 것을 특징으로 하는 신호 형태 변환 장치.
제15항에 있어서, 상기 제1 다수의 가산기(200-218;500-517)의 적어도 하나의 가산기(200;500)의 상기 합 출력은 상기 제2 다수의 가산기(302-318;602-618)중의 어느 가산기의 제1 입력(B) 또는 제2 입력에 연결되지 않는 것을 특징으로 하는 신호 형태 변환 장치.
제13항에 있어서, 상기 제1 다수의 가산기(200-218;500-517)의 제2 입력은 각기 비트 시프트된 다중 비트 워드의 한 비트를 수신하는 것을 특징으로 하는 신호 형태 변환 장치.
제18항에 있어서, 상기 이득 계수(1/G1,1/G2)는 2의 제곱인 분모(denominator)를 갖는 지수(quotient)로서 표현가능한 것을 특징으로 하는 신호 형태 변환 장치.
제19항에 있어서, 상기 2의 제곱은 비트 수에 대응하며, 상기 다중 비트 워드는 시프트되어 비트 시프트된 다중 비트 워드를 발생하는 것을 특징으로 하는 신호 형태 변환 장치.
신호를 한 형태에서 다른 형태로 변환하며, 상기 한 형태는 디지탈이고 다른 형태는 디지탈이며, 디더 신호를 발생하는 단계와 디지탈 신호를 이득 계수로 승산하여 승산된 디지탈 신호를 생성하는 단계를 포함하는 신호 변환 방법에 있어서, 디더를 상기 승산 연산에 도입하는 단계와; 상기 디지탈 신호 또는 상기 승산된 디지탈 신호를 출력으로써 선택하는 단계를 더 포함하는 것을 특징으로 하는 신호 변환 방법.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.