JPH08508374A - デシメーション・フィルター - Google Patents

Abstract

(57)【要約】 本発明は、ディジタル一次および二次積分ならびに導出段（２２、２３、２５、２７）とデシメーション段とから成る直列カスケード配列を含んで成るデシメーション・フィルターに関する。本発明のデシメーション・フィルター構造は付加的なブランチ（２８、２９、３０、３１）を含んで構成され、これらはデシメーション・フィルターの減衰ゼロの位置を変えるためのもので、それによって必要とされるフィルターのオーダーＭおよび構造的エレメントＭの数を減少させるものである。

Description

【発明の詳細な説明】 デシメーション・フィルター 本発明はデシメーション・フィルターに関し、このフィルターは示された順序 に従う下記エレメントのカスケード配列を含んで成っている： Ｍ₁ クロック速度Ｆ_sおよび１クロック周期の遅れを有するディジタル一次積 分段、 Ｍ₂ クロック速度Ｆ₂および２クロック周期の遅れを有するディジタル二次積 分段、 最後の積分段からの出力信号の標本化周波数を予め定めたデシメーション比Ｋ によって減少させるためのデシメーション段、 Ｍ クロック速度Ｆ_s／Ｋを有し、それぞれ１クロック周期について入力信号 を遅らせるための遅延エレメント段および遅延エレメントの出力信号から入力信 号を減算するための減算器エレメント段を含んで成るが、ここにおいてＭ＝Ｍ₁ ＋２Ｍ₂であるもの。 デシメーション・フィルターは、それによってデシメーション比と呼ばれる数 Ｋ（通常は整数である）で信号の標準化周波数を減少（１０分の１に）させるも のである。デシメーション・フィルターはオーバーサンプリング（oversampling ）Ａ／ＤまたはＤ／Ａ変換器（たとえば、シグマ−デルタ変換器）と典型的に関 連して使用されて、変換器の出力標本化周波数を減少させる。 デシメーションは、低域フィルターと、その低域フィルターの出力からＫ番目 ごとに標本を取出すユニットであって、ここにおいてＫはデシメーション比であ るものとを含んで成る１段において原則として行うことが出来る。低域フィルタ ーのフィルタリング応答は、フィルターの出力信号によって運ばれた情報が新し い標本化周波数による帯域に適合せねばならない。１段において行われるデシメ ーションに付随する問題は、非常に急勾配で、かつ狭帯域周波数の応答を有する 低域フィルターが要求されることであろう。この問題はフィルタリングおよびデ シメーションを数段において行うことにより伝統的に克服されて来た。その結果 、異なったデシメーション段Ｋ₁，Ｋ₂，．．．Ｋ_nのデシメーション比の積は上 述した必須のデシメーション比Ｋとなる。このようにして、個々の段において必 要とされる低域フィルターの特性に関する必要条件は緩和され、そしてそれらの 次数は減少するので、異なった段の低域フィルターにおける総体的な次数は対応 する単一段の実施のそれの単なる小部分となる。これは特にデシメーション比Ｍ が高い場合、たとえば＞５０の場合である。 多段デシメータについての算定的に効率の良い第一段は伝達関数 但し、２^-pはスケーリング定数である、によって提供される。これは積 Ｄ＝ＫＬ 但し、ＫおよびＬは整数である、において総体的デシメーション因子Ｄが実現可 能である場合にデシメーション因子Ｋを伴う第一段として使用することが出来る 。このようなフィルターの設計および構造はたとえば、IEEE Trans．Acoust．Sp eech Signal Processing 第155-162頁、Vol．ASSP-29、１９８１年４月のE.B.H ogenauerの論文”An economical class of digital filters for decimation an d interpolation「デシメーションおよび補間法に関する経済的なクラスのディ ジタル・フィルター」”中に記載されている。式１による伝達関数を満足する一 つの知られたデシメータ構造が図１中に示されている。このデシメータは僅かに ２Ｍ加算機および２Ｍ遅延エレメントを要し、そして乗算操作を全く必要としな い。図１はスケーリング・エレメント１２および単にＫ番目ごとの標本を送達す るデシメーション・ブロック１３を示している。もし１または２の補数算術（あ るいは一般に法算術）および最悪ケースのスケーリングが用いられるとすれば、 図１に示すように実行されたフィルターＨ（ｚ）の出力値は、たとえ項１／（１ −ｚ^-1）を実現するフィードバック・ループにおいて内部的オーバーフローを生 じたとしても、正しいことが注目されるべきである。更に、上記条件下の一時的 な誤算の結果は限定された時間内の出力から消失し、そして初期の再設定は必ず しも必要ではない。スケーリング定数２^-Fは条件 ２^-p＜（１／Ｋ）^M を満足せねばならない。 従来技術によるフィルター構造についての整数Ｍは、Ｈ（ｚ）が周波数帯域 ［F_s/2(2r/K-1/D)，F_s/2(2r/K+1/D)］， r=1,2,...,［K/2］ これは別名、総体的デシメータの周波数帯域［０，Ｆ_s／２（１／Ｄ）］と称さ れるものにおいて、必要な減衰をもたらすように選択されるべきである。ここで Ｆ_sは入力標本化周波数である。図１に示された従来技術による構造は、その伝 達関数により生成されたゼロが周波数Ｆ_s／Ｋ，２^*Ｆ_s／Ｋ，３^*Ｆ_s／Ｋ，．． ．，（Ｋ−１）^*Ｆ_s／Ｋに位置づけられ、そして整数Ｍはそれらの数、すなわち フィルターの次数のみを増加させ得るという欠点を伴っている。このことは従来 技術によるフィルター段における構造的エレメントの数が、周波数［F_s/2(2r/K- 1/D)，F_s/2(2r/K＋1/D)］において必要とされる減衰に関して不必要に高いとい う結果を招来する。並みの数ではない構造的エレメントは実施において必要とさ れる加法および遅延を増加させる。しかしながら、主要な欠点は、次数が増加し 、その結果その構造において必要とされる付加的なビット数が増加した場合のフ ィルターのゲインの増加である。必要とされる付加的なビット数は最小の整数で あるが、これはｌｏｇ₂Ｋ^Mより大きいものである。 本発明の目的はフィルターの構造であって、ここにおいて構造的エレメントの 数は、周波数［F_s/2(2r/K-1/D)，F_s/2(2r/K+1/D)］において同一の減衰を有する 従来技術による構造と比較して、可成り減少させることが可能である。本発明に よる構造においては、減衰ゼロのより良い位置決めによって必要とされる減衰を 以前可能であったよりも低いオーダーの構造をもって成就することが出来る。 これはプレアンブルで述べるデシメーション・フィルターで成就されるが、そ れは本発明により、このデシメーション・フィルターがＭ₂信号処理ブランチを 以下のように、更に含んで成ることにより特徴づけられている。すなわち、Ｍ₁ −段積分器に続くｉ番目の第二段積分器の入力と主ブランチ中のデシメーション ・ブロックに続くｉ番目の第二段の導出段の出力との間に、信号処理ブランチ（ 標本化信号Ｆ_sおよびその係数における（ｉ＋Ｋ^*ｉ）クロック周期の遅れを実 現する）を接続するものとするが、これは直列配置において、出力信号の標本化 周波数Ｆ_sにおけるｉクロック周期の遅れを有する第一遅延エレメントと、予め 定めたデシメーション比Ｋにより第一遅延エレメントの標本化周波数を減少させ るためのデシメーション段と、標本化周波数Ｆ_s／Ｋにおけるｉクロック周期の 遅れを有する第二遅延エレメントと、スケーリング因子α_i、但し、ｉ＝１，２ ，３，．．．，Ｍ₂、を有するスケーリング・エレメントとを含んで構成される ものである。 本発明はまた、プレアンブルに述べられる他のデシメーション・フィルターに 関し、それはこのデシメーション・フィルターがＭ₂信号処理ブランチを以下の ように含んで成ることにより特徴づけられている。すなわち、Ｍ₁に続くｉ番目 の第二段積分器の入力と主ブランチの出力との間に、信号処理ブランチを接続す るものとするが、これは直列配置において、出力信号の標本化周波数Ｆ_sにおけ るｉクロック周期の遅れを有する第一遅延エレメントと、予め定めたデシメーシ ョン比Ｋにより第一遅延エレメントの標本化周波数を減少させるためのデシメー ション段と、標本化周波数Ｆ_s／Ｋにおけるｉクロック周期の遅れを有する第二 遅延エレメントと、（Ｍ₁＋２（Ｍ₂−ｉ）−段導出ブロックと、スケーリング因 子α_i、但し、ｉ＝１，２，３，．．．，Ｍ₂、を有するスケーリング・エレメン トとを含んで構成されるものである。 本発明によるデシメーション・フィルター構造は、デシメーション・フィルタ ーの減衰ゼロの位置を変えるための付加的なブランチを含んで成り、それによっ て必要とされるフィルターのオーダーＭおよび構造的エレメントＭの数を減少さ せるものである。一例として、１２０−ｄＢの減衰が所望される際のＤ＝６４の 場合を考えてみよう。本発明による設計にあって、Ｋ＝１６について別な項（al iased terms）はＭ₁＝２およびＭ₂＝２を用いることによって１２０ｄＢを超え て減衰される。ブランチのスケーリング因子ａ₁、ａ₂は整数に定量化でき、或る 場合にはこれらは２の累乗から選択しても良い。本発明のデシメーション・フィ ルターが集積回路として実現される場合、これらの付加的ブランチ係数の使用は 集積回路の相対的配置におけるシリコン領域の占有を、６項（Ｍ＝６）を有する 従来技術の配置と比較して、僅かに１０％増加させるに過ぎない。付加的ブ ランチを伴わなければ、従来技術による解法では所望の減衰を提供するためには ８項（Ｍ＝８）が必要となろう。この種の従来技術によるフィルターは更に、よ り高級な内部語長（８ビット以上、すなわち６項を有するシグマ−デルタ変調器 の例示したプレフィルター段のそれの３０％過剰を超えるもの）を必要とし、ま た遅延エレメントと加算機の数もより多くなる。集積回路設計において、対応す る知られた解法を超える本発明により成就されたシリコン領域占有における概算 節減は、シグマ−デルタ変調器からの１−ビットのデータストリームについての デシメーションにおいてこれらのフィルターを第一フィルター段として使用する 場合の約３０％である。ここに開示された構造は、通過帯域内ではより低い振幅 歪みを呈するという別の長所を有しており、従ってエラーの補正が容易である。 更に、数回の実施では、従来技術による構造の計算精度が高くなり過ぎ、その結 果システム中の回路配置の速度か、あるいはクロック信号の何れかが、従来技術 構造の使用を不可能にしてしまう。 以下において、添付図面に関連して実施態様を例示することにより本発明をよ り詳細に述べるものとする。ここにおいて、 図１は従来技術によるデシメーション・フィルターを例示するブロック図であ り、 図２は本発明によるデシメーション・フィルターを例示するブロック図であり 、 図３は本発明による他のデシメーション・フィルターを例示するブロック図で あり、 図４および５は従来技術によるフィルターおよび本発明によるフィルターの周 波数応答を示している。 さて、本発明によるデシメーション・フィルター段を例示する図２を参照する ものとする。このデシメーション・フィルター段は入力ＩＮに加えられた信号の 標本化周波数Ｆ_sを減少させるが、前記信号は好ましくはシグマ−デルタ変調器 からの１−ビットのデータストリームであり、そうすればフィルターの出力ＯＵ Ｔにおけるデータストリームの標本化周波数はＦ_s／Ｋとなる。因子Ｋはデシメ ーション比と呼ばれる。フィルターの入力において、スケーリング因子２^-pを有 するスケーリング・エレメント２１が先ず提供される。スケーリング・エレメン ト２１に続いて、直列配置において図２Ａに示すようなＭ₁積分段Ｅ（ｚ）を含 んで成る積分ブロックＥ（ｚ）^M1が直列に連結される。 図２Ａにおいて、積分段Ｅ（ｚ）は直列接続の加算機２００および遅延手段２ ０１を含んで構成される。積分段の入力信号は加算機２０１の一つの入力に加え られ、そして遅延手段２０１の出力信号であって、同時に積分段全体の出力信号 を提供するものが加算機２００の第二の入力にフィードバックされる。加算機２ ００の出力において得られた付加信号は遅延手段２０１に加えられる。 図２において、積分ブロックＥ（ｚ）^M1に続いて、直列接続のＭ２第二次積分 ブロックＥ（ｚ）²が提供される。これらブロックのそれぞれは直列配置におけ る図２Ａに示すような２個の積分段を含んで成る。参照符号２３_M2より示される 最後の積分段Ｅ（ｚ）²の後、デシメーション・ブロック２４が接続され、これ は積分段２３_M2の出力からＫ番目ごとの標本を送り出す。デシメーション・ブロ ック２４の後、参照符号２５₁，２５₂，．．．２５_M2によりそれぞれ示されるＭ ２二次導出ブロックＦ（ｚ）²は直列に接続されている。各二次導出ブロックＦ （ｚ）²は直列接続において、図２Ｂに示す一対の導出段Ｆ（ｚ）を含んで成る 。二次導出段Ｆ（ｚ）²の後、次の二次ブロックに先立って直列接続の加算機２ ６₁，２６₂，．．．２６_M2が設けられる。これらの加算機は、次のブロックへの 適用に先立ってブロックの出力を、対応するブランチからの信号と共に加算する 。最後の導出段２５_M2および加算機２６_M2の後、直列配置で、図２Ｂ中に示すよ うなＭ１導出段を含んで成る導出ブロックＦ（ｚ）^M1が直列に接続される。 図２Ｂの導出段Ｆ（ｚ）は直列接続の遅延手段２０２および減算器２０３を含 んで成る。入力信号が加算機２０３に対し、直接的に、また１クロック周期の遅 れを有する遅延手段２０２を介して加えられ、そして差分信号はその段の出力に 対して加えられる。 デシメーション・フィルターは更に、Ｍ２信号処理ブランチを以下のような態 様で含んで成るものとする。すなわち、Ｍ１−段積分器の後のｉ番目二次積分器 の入力と、主ブランチのデシメーション・ブロック２４の後のｉ番目二次導出段 Ｆ（ｚ）²の出力との間に信号処理ブランチを接続するものであるが、これは直 列配置において、出力信号の標本化周波数Ｆｓにおけるｉクロック周期の遅れを 有する第一遅延エレメント２８と、予め定めたデシメーション比Ｋにより第一遅 延エレメントの標本化周波数を減少させるための、デシメーション段２４に対応 するデシメーション段２９と、標本化周波数Ｆ_s／Ｋにおけるｉクロック周期の 遅れを有する第二遅延エレメント３０と、スケーリング因子α_i、但し、ｉ＝１ ，２，３，．．．，Ｍ₂、を有するスケーリング・エレメント３１とを含んで構 成されるものである。このようにして、たとえば積分段２３_M2−１の入力からの 、出て行くフィードフォーワード信号処理ブランチが存在し、これはクロック速 度Ｆ_sにおいて２クロック周期の遅れｚ^-2を有する遅延手段２８₂、デシメーショ ン段２９、クロック速度Ｆ_s／Ｋにおいて２クロック周期の遅れｚ^-2を有する遅 延手段３０₂およびスケーリング因子Ａ₂を有するスケーリング・エレメント３１₂ を含んで構成される。それぞれのスケーリング・エレメント３１₁，３１₂，． ．．３１_M2の出力は対応する加算機２６₁，２６２₂，．．．２６_M2の第二入力と 結合される。 図２のフィルターの全般的な伝達関数は である。 上記伝達関数を実現するための他の代替的フィルター構造は図３中に示されて いる。図３において、ブロックおよびエレメントであって図２中に示されるのと 同じものは同一の参照数字および符号によって示した。図２におけるように、ま た図３においても、アレンジメントは入力ＩＮからスターとし、そして下記の順 序において、すなわちスケーリング・エレメント２１の直列接続、Ｍ１−段積分 ブロック２２、Ｍ２二次積分ブロック２３₁．．．２３_M2およびデシメーション ・ブロック２４を含んで構成される。デシメーション段２４の後、導出ブロック ２５’は、直列接続で図２Ｂに示すようなＭ２導出ブロックＦ（ｚ）を含んで成 るもの、直列接続でＭ１導出段Ｆ（ｚ）を含んで成るもの、および加算機３３に 接続される。 図３のデシメーション・フィルターは更に、Ｍ２信号処理ブランチを以下のよ うな態様で含んで成るものとする。すなわち、Ｍ₁の後のｉ番目第二段積分器２ ３の入力と、主ブランチの出力における加算機３３との間に信号処理ブランチを 接続するものであるが、これは直列配置において、出力信号の標本化周波数Ｆ_s におけるｉクロック周期の遅れを有する第一遅延エレメント２８と、予め定めた デシメーション比Ｋにより第一遅延エレメントの出力信号の標本化周波数を減少 させるための、デシメーション段２４に対応するデシメーション段２９と、標本 化周波数Ｆ_s／Ｋにおけるｉクロック周期の遅れを有する第二遅延エレメント３ ０と、（Ｍ₁＋２（Ｍ₂−ｉ）−段導出ブロック３２と、スケーリング因子α_i、 但し、ｉ＝１，２，３，．．．，Ｍ₂、を有するスケーリング・エレメント３１ とを含んで構成されるものである。このようにして、たとえば二次積分器２３_M2 −１の入力からの、出て行くフィードフォーワード信号処理ブランチが存在し、 これはクロック速度Ｆｓにおいて２クロック周期の遅れを有する遅延手段２８₂ 、デシメーション段２９、クロック速度Ｆ_s／Ｋにおいて２クロック周期の遅れ を有する遅延手段３０₂、（Ｍ−４）導出段Ｆ（ｚ）を含んで成る導出ブロック ３２₂およびスケーリング因子Ａ₂を有するスケーリング・エレメント３１₂を含 んで構成される。 スケーリング因子α_iを整数に定量化し得る場合には図２のフィルター構造を 使用することが出来る。図３のフィルター構造はまた、１０進因子（小数）α_i と共に使用することも可能である。 次に、１２０−ｄＢの減衰が所望される際のＤ＝６４の代表的な場合を考えて みよう。デシメーション比Ｋ＝１６について所望の周波数帯域における別な項は Ｍ₁＝２およびＭ₂＝２を用いることによって１２０ｄＢを超えて減衰される。こ の場合、スケーリング因子ａ₁、ａ₂は全体で６個の積分および導出ブロック（こ れらのブランチはフィードフォワードから成っている）を提供するように、整数 に定量化出来る。本発明のフィルターによって得られる周波数応答は図４中に実 線Ａで示されている。対応する従来技術によるフィルターは８項を必要とし、そ してその応答は図４中に破線で示されている。デシメーション比がＫ＝３２ に増大すると、従来技術によるフィルター構造は１３項を必要とするのに対し、 提案されたブランチド・フィルター構造は僅かに８項を要するのみである。図５ において、実線Ａおよび破線Ｂは本発明によるフィルターおよび従来技術による フィルターのフィルター応答をそれぞれ表している。 回路は一般に積分器部分においては並列算術（parallel arithmetic）を、そ して導出ブロックにおいては直列算術（serial arithmetic）を利用してシリコ ン上で実施される。並列部分は、主としてその算術（並列アドレス）に起因して その領域の約３／４を占める。並列部分における遅延の割合は約１５％である。 デシメーション回路における積分は導出ブロックの間で制御および非常に簡単な 並列／直列レジスターによって行われる。直列導出部の領域は大部分が遅延によ って占められる。それはその算術が（加算機は単なる１−ビット加算機であるが 、１個の標本の遅れは並列および直列配置において等しい）１−ビット算術だか らである。今、開示された構造において、デシメーションに先行する遅れ（遅延 エレメント）ならびに実際のデシメーションは、並列／直列レジスターおよび制 御によって実現することが出来る。デシメーション後の付加的な遅れのみが実現 されねばならない。それ故、ブロック図に従って数学的に全ての遅れが呈示され ている。このことがシリコン領域占有において可成りの節減をもたらす。スケー リング因子は２、３ビットの精度をもって実現することが出来る。 図面およびそれらに関連する記載は本発明の例示を意図するに過ぎない。本発 明によるデシメーション・フィルターは、添付された請求の範囲の限度および精 神の内で、その詳細を変更し得るものである。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 フス，ティモ フィンランド、ヨエンスー エフアイエヌ ―80110、キルッコカツ 12 ビー 23 (71)出願人 パヤーレ，エエロ フィンランド、タンペレ エフアイエヌ― 33720、カンヨニンカツ 11 シー 26 (71)出願人 インガルスオ，セッポ フィンランド、タンペレ エフアイエヌ― 33720、オリヴェデンカツ ８ シー 66 (72)発明者 サラメキ，タピオ フィンランド、ピルッカラ エフアイエヌ ―33950、クレータリンクヤ ４ エー (72)発明者 リトニエミ，タパーニ フィンランド、タンペレ エフアイエヌ― 33720、インシネエリンカツ 84 ビー 31 (72)発明者 エエローラ，ヴィレ フィンランド、タンペレ エフアイエヌ― 33310、トーロピンカツ 15 エー ２ (72)発明者 フス，ティモ フィンランド、ヨエンスー エフアイエヌ ―80110、キルッコカツ 12 ビー 23 (72)発明者 パヤーレ，エエロ フィンランド、タンペレ エフアイエヌ― 33720、カンヨニンカツ 11 シー 26 (72)発明者 インガルスオ，セッポ フィンランド、タンペレ エフアイエヌ― 33720、オリヴェデンカツ ８ シー 66

Claims (1)

1. 【特許請求の範囲】 １．示された順序に従う下記エレメントのカスケード配列： Ｍ₁ クロック速度Ｆ_sおよび１クロック周期の遅れを有するディジタル一次積 分段、 Ｍ₂ クロック速度Ｆ２および２クロック周期の遅れを有するディジタル二次 積分段、 最後の積分段からの出力信号の標本化周波数を予め定めたデシメーション比Ｋ によって減少させるためのデシメーション段、 Ｍ クロック速度Ｆ_s／Ｋを有し、それぞれ１クロック周期について入力信号 を遅らせるための遅延エレメント段および遅延エレメントの出力信号から入力信 号を減算するための減算器エレメント段を含んで成り、ここにおいてＭ＝Ｍ₁＋ ２Ｍ₂であるデシメーション・フィルターにおいて、このデシメーション・フィ ルターが更にＭ₂信号処理ブランチを、Ｍ₁−段積分器に続くｉ番目の第二段積分 器の入力と主ブランチ中のデシメーション・ブロックに続くｉ番目の第二段の導 出段の出力との間に接続するように含んで成り、これは直列配置において、出力 信号の標本化周波数Ｆ_sにおけるｉクロック周期の遅れを有する第一遅延エレメ ントと、予め定めたデシメーション比Ｋにより第一遅延エレメントの標本化周波 数を減少させるためのデシメーション段と、標本化周波数Ｆ_s／Ｋにおけるｉク ロック周期の遅れを有する第二遅延エレメントと、スケーリング因子α_i、但し ｉ＝１，２，３，．．．，Ｍ₂、を有するスケーリング・エレメントとを含んで 構成されることを特徴とするデシメーション・フィルター。 ２．デシメーション・フィルターの入力において、その入力信号を因子２^-pに よってスケーリングするためにスケーリング・エレメントが設けられることを特 徴とする請求項１記載のデシメーション・フィルター。 ３．Ｍ₁＝Ｍ₂＝２を特徴とする請求項１または２記載のデシメーション・フィ ルター。 ４．スケーリング因子ａ_Miが整数であることを特徴とする請求項３記載のデシ メーション・フィルター。 ５．示された順序に従う下記エレメントのカスケード配列： Ｍ₁ クロック速度Ｆ_sおよび１クロック周期の遅れを有するディジタル一次積 分段、 Ｍ₂ クロック速度Ｆ２および２クロック周期の遅れを有するディジタル二次 積分段、 最後の積分段からの出力信号の標本化周波数を予め定めたデシメーション比Ｋ によって減少させるためのデシメーション段、 Ｍ クロック速度Ｆ_s／Ｋを有し、それぞれ１クロック周期について入力信号 を遅らせるための遅延エレメント段および遅延エレメントの出力信号から入力信 号を減算するための減算器エレメント段を含んで成り、ここにおいてＭ＝Ｍ₁＋ ２Ｍ₂であるデシメーション・フィルターにおいて、このデシメーション・フィ ルターが更にＭ₂信号処理ブランチを、Ｍ₁に続くｉ番目の第二段積分器の入力と 主ブランチの出力との間に接続するように含んで成り、これは直列配置において 、出力信号の標本化周波数Ｆ_sにおけるｉクロック周期の遅れを有する第一遅延 エレメントと、予め定めたデシメーション比Ｋにより第一遅延エレメントの標本 化周波数を減少させるためのデシメーション段と、標本化周波数Ｆ_s／Ｋにおけ るｉクロック周期の遅れを有する第二遅延エレメントと、（Ｍ₁＋２（Ｍ₂−ｉ） −段導出ブロックと、スケーリング因子α_i、但し、ｉ＝１，２，３，．．．， Ｍ₂、を有するスケーリング・エレメントとを含んで構成されることを特徴とす るデシメーション・フィルター。 ６．デシメーション・フィルターの入力において、その入力信号を因子２^-pに よってスケーリングするためにスケーリング・エレメントが設けられることを特 徴とする請求項５記載のデシメーション・フィルター。 ７．Ｍ₁＝Ｍ₂＝２を特徴とする請求項５または６記載のデシメーション・フィ ルター。 ８．スケーリング因子は僅かに２、３ビットの精度をもって実現される請求項 ７記載のデシメーション・フィルター。