JP2540460B2 - サンプリング速度変更およびフィルタリング回路 - Google Patents
サンプリング速度変更およびフィルタリング回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0201—Wave digital filters
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Networks Using Active Elements (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、サンプリング速度変更および信号フィルタ
リング用のディジタル回路に関する。
リング用のディジタル回路に関する。
ディジタルシステムはしばしば、毎秒実行すべきオペ
レーションの数を減ずるため、相異なるサンプリング速
度で作動する。相異なるサンプリング速度で作動するシ
ステム部分を接続するためには、サンプリング速度の変
更、すなわちサンプリング速度の上昇または下降が不可
欠である。サンプリング速度の変更は２つのステップ、
すなわちサンプリング速度の圧縮または伸長と、理想的
な低域通過または帯域通過減衰特性を近似する補間ディ
ジタルフィルタリングとに分解され得る。
レーションの数を減ずるため、相異なるサンプリング速
度で作動する。相異なるサンプリング速度で作動するシ
ステム部分を接続するためには、サンプリング速度の変
更、すなわちサンプリング速度の上昇または下降が不可
欠である。サンプリング速度の変更は２つのステップ、
すなわちサンプリング速度の圧縮または伸長と、理想的
な低域通過または帯域通過減衰特性を近似する補間ディ
ジタルフィルタリングとに分解され得る。
より大きな特に多重速度のディジタルシステムでは減
衰仕様はしばしば先行のフィルタステップにより容易に
される。相応にサンプリング速度圧縮器または伸長器
が、純粋な補間ディジタルフィルタとは異なる減衰仕様
を有するディジタルフィルタと組み合わされ得る。各々
の場合に問題は、両ステップを互いに組み合わせるため
の効果的な方法を見出すことにある。その際に常に、回
路技術上および構成部品上の費用またはプログラミング
費用を可能なかぎり低く保つため、ディジタルフィルタ
が可能なかぎり低いサンプリング速度で使用されること
が望ましい。
衰仕様はしばしば先行のフィルタステップにより容易に
される。相応にサンプリング速度圧縮器または伸長器
が、純粋な補間ディジタルフィルタとは異なる減衰仕様
を有するディジタルフィルタと組み合わされ得る。各々
の場合に問題は、両ステップを互いに組み合わせるため
の効果的な方法を見出すことにある。その際に常に、回
路技術上および構成部品上の費用またはプログラミング
費用を可能なかぎり低く保つため、ディジタルフィルタ
が可能なかぎり低いサンプリング速度で使用されること
が望ましい。
再帰的ディジタルフィルタの分野でエイ．フェットワ
イス（A.Fettweis）およびジェイ．エイ．ノセック（J.
A.Nossek）の論文“波動ディジタルフィルタ内のサンプ
リング速度増大および減少”米国電気電子学会論文集、
回路システム編、第CAS−29巻、第12号、1982年、第797
〜806頁にはサンプリング速度の変更と結びついて梯子
構造を有する波動ディジタルフィルタの使用が記載され
ている。波動ディジタルフィルタはアナログフィルタに
おいて受動的LCおよびマイクロ波フィルタに相当し、ま
た等しい安定性を有する。さらに、それらは非常に良好
な感度または高い許容差を有する。かかる装置はいくつ
かの利点、特に、与えられたフィルタ構造に対するわず
かな損失電力と大きなダイナミックレンジとフィルタ係
数に対するわずかな帯域通過感度とを有する。ただしフ
ィルタ全体は常により高いサンプリング速度で動作す
る。
イス（A.Fettweis）およびジェイ．エイ．ノセック（J.
A.Nossek）の論文“波動ディジタルフィルタ内のサンプ
リング速度増大および減少”米国電気電子学会論文集、
回路システム編、第CAS−29巻、第12号、1982年、第797
〜806頁にはサンプリング速度の変更と結びついて梯子
構造を有する波動ディジタルフィルタの使用が記載され
ている。波動ディジタルフィルタはアナログフィルタに
おいて受動的LCおよびマイクロ波フィルタに相当し、ま
た等しい安定性を有する。さらに、それらは非常に良好
な感度または高い許容差を有する。かかる装置はいくつ
かの利点、特に、与えられたフィルタ構造に対するわず
かな損失電力と大きなダイナミックレンジとフィルタ係
数に対するわずかな帯域通過感度とを有する。ただしフ
ィルタ全体は常により高いサンプリング速度で動作す
る。
エイ．フェットワイス（A.Fettweis）の論文“アナロ
グ変換回路、波動ディジタルフィルタもしくはscフィル
タを有するトランス多重プレクサ−展望”米国電気電子
学会論文集、通信編、第COM−30巻、第７号、1982年、
第1575〜1586頁から、格子構造およびバイレシプロカル
特性関数を有する波動ディジタルフィルタが、さもなけ
れば必要なサンプリング速度の半分のサンプリング速度
で動作し得ることは知られている。さらにこの文献か
ら、擬多重路−ディジタルフィルタ、ベース−ディジタ
ルフィルタおよびサンプリング速度変更用手段を互いに
結びつけることは知られている。本発明の理解のため
に、バイレシプロカル−ディジタルフィルタの基礎とな
っている思想を以下に簡単に説明する。その際に、既に
知られているフィルタ構造の設計原理から出発して説明
する。
グ変換回路、波動ディジタルフィルタもしくはscフィル
タを有するトランス多重プレクサ−展望”米国電気電子
学会論文集、通信編、第COM−30巻、第７号、1982年、
第1575〜1586頁から、格子構造およびバイレシプロカル
特性関数を有する波動ディジタルフィルタが、さもなけ
れば必要なサンプリング速度の半分のサンプリング速度
で動作し得ることは知られている。さらにこの文献か
ら、擬多重路−ディジタルフィルタ、ベース−ディジタ
ルフィルタおよびサンプリング速度変更用手段を互いに
結びつけることは知られている。本発明の理解のため
に、バイレシプロカル−ディジタルフィルタの基礎とな
っている思想を以下に簡単に説明する。その際に、既に
知られているフィルタ構造の設計原理から出発して説明
する。
たとえば、サンプリング速度の変更がファクタＮだけ
のサンプリング速度の上昇であるものと仮定する。サン
プリング値の入力列の各サンプリング値対の間に好まし
くは等間隔で値０を有するＮ−１のサンプリング値が挿
入され、従って出力列は入力列のサンプリング値および
挿入された零サンプリング値から生ずる。それぞれサン
プリング時点での出力列のバージョンの遅れから生ずる
Ｎ種類の出力列が存在し得る。
のサンプリング速度の上昇であるものと仮定する。サン
プリング値の入力列の各サンプリング値対の間に好まし
くは等間隔で値０を有するＮ−１のサンプリング値が挿
入され、従って出力列は入力列のサンプリング値および
挿入された零サンプリング値から生ずる。それぞれサン
プリング時点での出力列のバージョンの遅れから生ずる
Ｎ種類の出力列が存在し得る。
第７図によるブロック回路図では、サンプリング速度
変更用および位相変化または遅れ時間の発生用の手段
は、符号APを付されているブロックによりシンボル化さ
れており、そのなかで符号Ｎを有する上方に向けられた
矢印はファクタＮだけのサンプリング速度上昇を示し、
また下からブロックAP内に通ずる符号kNを有する矢印は
kNサンプリング時点での出力列の遅れを示す。ブロック
APを、位相効果なしにファクタＮだけサンプリング速度
を変更するための手段と、後続の高いほうのサンプリン
グ速度に対する直列に接続された複数個のkN遅れ要素と
により合成されたものとして考えることもできる。
変更用および位相変化または遅れ時間の発生用の手段
は、符号APを付されているブロックによりシンボル化さ
れており、そのなかで符号Ｎを有する上方に向けられた
矢印はファクタＮだけのサンプリング速度上昇を示し、
また下からブロックAP内に通ずる符号kNを有する矢印は
kNサンプリング時点での出力列の遅れを示す。ブロック
APを、位相効果なしにファクタＮだけサンプリング速度
を変更するための手段と、後続の高いほうのサンプリン
グ速度に対する直列に接続された複数個のkN遅れ要素と
により合成されたものとして考えることもできる。
第７図ａ）には、入力端Ｅに与えられている入力サン
プリング列がｘ（nT0）で、またブロックAPの出力端Ａ
に与えられている高いほうのサンプリング速度を有する
サンプリング列がｙ（kT）で示されている。通常の仕方
で、時間に関係する量に対して、ディジタルシステムに
おいてｚ変換として知られている時間−周波数変換を行
う。Ｘ（ｚ）およびＹ（ｚ）は量ｘ（nT）およびｙ（k
T）のｚ変換された量であり、またｚは複素定数ｐを有
するｚ＝ePTとして定義されている。第７図ａ）では、
ｚ変換された量Ｙ（ｚ）に対してブロックAPの出力端に
式（１）による関係が生ずる。
プリング列がｘ（nT0）で、またブロックAPの出力端Ａ
に与えられている高いほうのサンプリング速度を有する
サンプリング列がｙ（kT）で示されている。通常の仕方
で、時間に関係する量に対して、ディジタルシステムに
おいてｚ変換として知られている時間−周波数変換を行
う。Ｘ（ｚ）およびＹ（ｚ）は量ｘ（nT）およびｙ（k
T）のｚ変換された量であり、またｚは複素定数ｐを有
するｚ＝ePTとして定義されている。第７図ａ）では、
ｚ変換された量Ｙ（ｚ）に対してブロックAPの出力端に
式（１）による関係が生ずる。
式（１）中の第１のファクタは遅れまたは位相変化を
示し、また式（１）中の第２のファクタは入力サンプリ
ング関数ｘ（nT0）の高いほうのサンプリング速度に対
して当てはまるｚ変換された量を示す。
示し、また式（１）中の第２のファクタは入力サンプリ
ング関数ｘ（nT0）の高いほうのサンプリング速度に対
して当てはまるｚ変換された量を示す。
第７図ａ）によれば、ファクタＮだけ高められたサン
プリング速度またはｚ変換されたＹ（ｚ）を有するサン
プリング列ｙ（kT）は続いて、伝達関数Ｈ（zN）を有す
る擬多重路−ディジタルフィルタMWDFに到達する。第７
図ａ）による装置の出力端Ａには、高いほうのサンプリ
ング速度を有するフィルタリングされたサンプリング列
ｗ（kT）が位置している。いまの実施例では擬多重路−
ディジタルフィルタMWDFは擬Ｎ路−ディジタルフィルタ
である。このようなフィルタはなかんずくエイ．フェッ
トワイス（A.Fettweis）およびエイチ．ウッパー（H.Wu
pper）の論文“Ｎパス−フィルタ内のバランシング問題
の解決”米国電気電子学会論文集、回路理論編、第CT−
18巻、1971年、第403〜405頁から知られている。擬Ｎ路
−ディジタルフィルタに属するベース−ディジタルフィ
ルタは、擬Ｎ路−ディジタルフィルタのＮ段シフトレジ
スタを遅れ要素により置換することにより得られる。こ
のことは、ベース−ディジタルフィルタに対して伝達関
数Ｈ（ｚ）が生ずるように、擬Ｎ路−ディジタルフィル
タの伝達関数Ｈ（zN）のなかでアーギュメントzNがアー
ギュメントｚにより置換されなければならないことを意
味する。
プリング速度またはｚ変換されたＹ（ｚ）を有するサン
プリング列ｙ（kT）は続いて、伝達関数Ｈ（zN）を有す
る擬多重路−ディジタルフィルタMWDFに到達する。第７
図ａ）による装置の出力端Ａには、高いほうのサンプリ
ング速度を有するフィルタリングされたサンプリング列
ｗ（kT）が位置している。いまの実施例では擬多重路−
ディジタルフィルタMWDFは擬Ｎ路−ディジタルフィルタ
である。このようなフィルタはなかんずくエイ．フェッ
トワイス（A.Fettweis）およびエイチ．ウッパー（H.Wu
pper）の論文“Ｎパス−フィルタ内のバランシング問題
の解決”米国電気電子学会論文集、回路理論編、第CT−
18巻、1971年、第403〜405頁から知られている。擬Ｎ路
−ディジタルフィルタに属するベース−ディジタルフィ
ルタは、擬Ｎ路−ディジタルフィルタのＮ段シフトレジ
スタを遅れ要素により置換することにより得られる。こ
のことは、ベース−ディジタルフィルタに対して伝達関
数Ｈ（ｚ）が生ずるように、擬Ｎ路−ディジタルフィル
タの伝達関数Ｈ（zN）のなかでアーギュメントzNがアー
ギュメントｚにより置換されなければならないことを意
味する。
式（１）から直ちにわかるように、サンプリング速度
上昇およびディジタルフィルタリングの順序が交換され
るならば、伝達関数Ｈ（zN）を有する擬Ｎ路−ディジタ
ルフィルタが伝達関数Ｈ（ｚ）を有するそのベース−デ
ィジタルフィルタとして構成されていてよい。この等価
な実施例が第７図に示されている。その際に第７図ａ）
では、入力サンプリング列が先ずサンプリング速度を高
められ、次いで擬多重路−ディジタルフィルタMWDFによ
りフィルタリングを受け、他方において第７図ｂ）では
入力サンプリング列が先ずベース−ディジタルフィルタ
BWDFによりフィルタリングを受け、次いでサンプリング
速度を高められる。第７図中で同一の要素には同一の符
号が付されている。
上昇およびディジタルフィルタリングの順序が交換され
るならば、伝達関数Ｈ（zN）を有する擬Ｎ路−ディジタ
ルフィルタが伝達関数Ｈ（ｚ）を有するそのベース−デ
ィジタルフィルタとして構成されていてよい。この等価
な実施例が第７図に示されている。その際に第７図ａ）
では、入力サンプリング列が先ずサンプリング速度を高
められ、次いで擬多重路−ディジタルフィルタMWDFによ
りフィルタリングを受け、他方において第７図ｂ）では
入力サンプリング列が先ずベース−ディジタルフィルタ
BWDFによりフィルタリングを受け、次いでサンプリング
速度を高められる。第７図中で同一の要素には同一の符
号が付されている。
第８図には、サンプリング速度変更および信号フィル
タリング用のディジタル回路装置およびその設計方法の
公知の例が示されている。サンプリング速度変更はファ
クタ２で行われるものとし、またディジタルフィルタは
格子構造およびバイレシプロカル特性関数を有するディ
ジタルフィルタである。フィルタの両フィルタ枝路の伝
達関数をレフレクタンスS1およびS2で表すと、バイレシ
プロカル特性関数を有する公知の装置ではフィルタ枝路
の伝達量は式（２）の形態で表され得る。
タリング用のディジタル回路装置およびその設計方法の
公知の例が示されている。サンプリング速度変更はファ
クタ２で行われるものとし、またディジタルフィルタは
格子構造およびバイレシプロカル特性関数を有するディ
ジタルフィルタである。フィルタの両フィルタ枝路の伝
達関数をレフレクタンスS1およびS2で表すと、バイレシ
プロカル特性関数を有する公知の装置ではフィルタ枝路
の伝達量は式（２）の形態で表され得る。
S1＝S1 ＊（z2）・z-1 （2a） S2＝S2 ＊（z2） （2b） １つの装置が第８図ａ）に示されている。信号路内に
入力端子Ｅの後に、位相変化の発生なしにファクタ２だ
けサンプリング速度を変更するための手段APが配置され
ており、その出力端はディジタルフィルタの両枝路に通
じている。ディジタルフィルタの上側の枝路はレフレク
タンスS1または擬多重路−フィルタ部分群MTG1および後
続の位相遅れ回路PVを有し、また下側の枝路はレフレク
タンスS2または擬多重路−フィルタ部分群MTG2を有し、
両フィルタ枝路の出力端は、装置の出力端Ａと接続され
ている加算器Ｓに通じている。擬多重路−フィルタ部分
群MTG1およびMTG2は伝達関数S1 ＊（z2）またはS
2 ＊（z2）を有する。両伝達関数はz2に関係するので、
第７図で説明したものと等価なものが応用され得る。
入力端子Ｅの後に、位相変化の発生なしにファクタ２だ
けサンプリング速度を変更するための手段APが配置され
ており、その出力端はディジタルフィルタの両枝路に通
じている。ディジタルフィルタの上側の枝路はレフレク
タンスS1または擬多重路−フィルタ部分群MTG1および後
続の位相遅れ回路PVを有し、また下側の枝路はレフレク
タンスS2または擬多重路−フィルタ部分群MTG2を有し、
両フィルタ枝路の出力端は、装置の出力端Ａと接続され
ている加算器Ｓに通じている。擬多重路−フィルタ部分
群MTG1およびMTG2は伝達関数S1 ＊（z2）またはS
2 ＊（z2）を有する。両伝達関数はz2に関係するので、
第７図で説明したものと等価なものが応用され得る。
第８図ｂ）には、第７図の説明を考慮に入れて第８図
ａ）から得られる、格子構造およびバイレシプロカル特
性関数を有するディジタルフィルタおよびサンプリング
速度上昇のための回路装置が示されている。第８図ａ）
とくらべて擬多重路−フィルタ部分群MTG1およびMTG2
が、伝達関数S1 ＊（ｚ）およびS2 ＊（ｚ）を有するその
ベース−フィルタ部分群BTG1およびBTG2として構成され
ている。両フィルタ部分群は入力側で直接に回路装置の
入力端Ｅと接続されており、また低いサンプリング速度
で動作する。フィルタ部分群BTG1およびBTG2の出力側で
サンプリング速度がファクタ２だけのサンプリング速度
変更用および位相変化の発生用の手段AP1およびAP2によ
り高められる。ブロックAP1は同時に、第８図ａ）によ
れば伝達関数z-1を有する位相遅れ要素PVにより行われ
ているサンプリング速度だけの位相変化または位相遅れ
を発生する。第８図ａ）に相応して第８図ｂ）中のフィ
ルタ枝路の出力は、回路装置の出力端Ａに接続されてい
る加算器Ｓに導かれる。
ａ）から得られる、格子構造およびバイレシプロカル特
性関数を有するディジタルフィルタおよびサンプリング
速度上昇のための回路装置が示されている。第８図ａ）
とくらべて擬多重路−フィルタ部分群MTG1およびMTG2
が、伝達関数S1 ＊（ｚ）およびS2 ＊（ｚ）を有するその
ベース−フィルタ部分群BTG1およびBTG2として構成され
ている。両フィルタ部分群は入力側で直接に回路装置の
入力端Ｅと接続されており、また低いサンプリング速度
で動作する。フィルタ部分群BTG1およびBTG2の出力側で
サンプリング速度がファクタ２だけのサンプリング速度
変更用および位相変化の発生用の手段AP1およびAP2によ
り高められる。ブロックAP1は同時に、第８図ａ）によ
れば伝達関数z-1を有する位相遅れ要素PVにより行われ
ているサンプリング速度だけの位相変化または位相遅れ
を発生する。第８図ａ）に相応して第８図ｂ）中のフィ
ルタ枝路の出力は、回路装置の出力端Ａに接続されてい
る加算器Ｓに導かれる。
第８図ｂ）によるサンプリング速度変更および位相変
化発生用の両手段AP1およびAP2は、相異なる順序で２つ
のサンプリング値、すなわち位相ファクタ１および位相
ファクタ０を有するサンプリング値の間にそれぞれ零値
を挿入するように動作する。従って、出力列ｙ（kT）が
簡単な仕方で両フィルタ枝路の間の往復切換により得ら
れ、従ってこの実施例では加算器Ｓは省略され得る。
化発生用の両手段AP1およびAP2は、相異なる順序で２つ
のサンプリング値、すなわち位相ファクタ１および位相
ファクタ０を有するサンプリング値の間にそれぞれ零値
を挿入するように動作する。従って、出力列ｙ（kT）が
簡単な仕方で両フィルタ枝路の間の往復切換により得ら
れ、従ってこの実施例では加算器Ｓは省略され得る。
第８図ｂ）によれば、全ディジタルフィルタが低いほ
うのサンプリング速度で動作する。しかし、この装置の
欠点は、特性関数がバイレシプロカルでなければならな
いという事実から生ずる。実際周波数に対して減衰はサ
ンプリング周波数の1/4において常に3.01dBである。さ
らに、減衰の周波数特性が自由に予め定められ得ない。
なぜならば、フィルタ曲線が既にナイキスト（Nyquis
t）間隔の半分により決定され、たフィルタ曲線の他の
半分はフェルドケラー（Feldtkeller）式により生ずる
からである。多くの用途に対してバイレシプロカル特性
関数のこれらのシステム特性は望ましくない。
うのサンプリング速度で動作する。しかし、この装置の
欠点は、特性関数がバイレシプロカルでなければならな
いという事実から生ずる。実際周波数に対して減衰はサ
ンプリング周波数の1/4において常に3.01dBである。さ
らに、減衰の周波数特性が自由に予め定められ得ない。
なぜならば、フィルタ曲線が既にナイキスト（Nyquis
t）間隔の半分により決定され、たフィルタ曲線の他の
半分はフェルドケラー（Feldtkeller）式により生ずる
からである。多くの用途に対してバイレシプロカル特性
関数のこれらのシステム特性は望ましくない。
本発明の目的は、サンプリング速度変更および信号フ
ィルタリング用回路およびその製造方法であって、減衰
特性に対する特性的制約なしにディジタルフィルタの少
なくとも一部が低いほうのサンプリング速度で使用され
得るような、しかも格子構造を有するディジタルフィル
タの安定性および感度に関する有利な特性が引き続き得
られるような回路を提案することである。
ィルタリング用回路およびその製造方法であって、減衰
特性に対する特性的制約なしにディジタルフィルタの少
なくとも一部が低いほうのサンプリング速度で使用され
得るような、しかも格子構造を有するディジタルフィル
タの安定性および感度に関する有利な特性が引き続き得
られるような回路を提案することである。
この目的は、本発明によれば、特許請求の範囲第１項
による回路により達成される。
による回路により達成される。
本発明の有利な実施態様は特許請求の範囲第２項ない
し第９項に記載されている。
し第９項に記載されている。
以下、第１図ないし第６図に示されている実施例によ
り本発明を一層詳細に説明する。第１図および第２図
は、本発明による回路装置を設計する際の中間過程を示
すものである。図面中で同一の要素には同一の符号が付
されている。
り本発明を一層詳細に説明する。第１図および第２図
は、本発明による回路装置を設計する際の中間過程を示
すものである。図面中で同一の要素には同一の符号が付
されている。
本発明は、ディジタルフィルタの伝達特性を特徴付け
るトランスミッタンス、実施例ではレフレクタンスS1お
よびS2が、それらのファクタが一方ではzN、他方ではｚ
のみに関係する積に分解し得ることから出発する。追加
的に、位相効果、すなわち位相遅れを記述するファクタ
も生じ得る。zNに関係し、従ってまたその伝達関数が擬
多重路−ディジタルフィルタを記述する積項は次いで第
７図による公知の原理に相当するように、低いほうのサ
ンプリング速度で使用されるベース−ディジタル部分フ
ィルタにより表される。本発明によれば、サンプリング
速度変更用および信号フィルタリング用回路は少なくと
も２つのフィルタ部分群の間に配置されているサンプリ
ング速度変更用および位相変化発生用の手段を有し、そ
の伝達関数はトランスミッタンスのファクタに相当し、
その際に第７図による擬多重路−ディジタルフィルタ部
分群はそのベース−フィルタ部分群として構成されてい
る。
るトランスミッタンス、実施例ではレフレクタンスS1お
よびS2が、それらのファクタが一方ではzN、他方ではｚ
のみに関係する積に分解し得ることから出発する。追加
的に、位相効果、すなわち位相遅れを記述するファクタ
も生じ得る。zNに関係し、従ってまたその伝達関数が擬
多重路−ディジタルフィルタを記述する積項は次いで第
７図による公知の原理に相当するように、低いほうのサ
ンプリング速度で使用されるベース−ディジタル部分フ
ィルタにより表される。本発明によれば、サンプリング
速度変更用および信号フィルタリング用回路は少なくと
も２つのフィルタ部分群の間に配置されているサンプリ
ング速度変更用および位相変化発生用の手段を有し、そ
の伝達関数はトランスミッタンスのファクタに相当し、
その際に第７図による擬多重路−ディジタルフィルタ部
分群はそのベース−フィルタ部分群として構成されてい
る。
第８図に相応して、１つの実施例では、位相効果なし
にファクタ２だけのサンプリング速度上昇が行われるも
のとし、また格子構造を有するディジタルフィルタのト
ランスミッタンスがレフレクタンスS1およびS2により記
述され得るものとする。トランスミッタンスは先ず式
（３）による積にファクタ化される。
にファクタ２だけのサンプリング速度上昇が行われるも
のとし、また格子構造を有するディジタルフィルタのト
ランスミッタンスがレフレクタンスS1およびS2により記
述され得るものとする。トランスミッタンスは先ず式
（３）による積にファクタ化される。
S1＝S1′（z2）・S1″（ｚ） （3a） または S1＝S1′（z2）・z-1・S1″（ｚ） （3b） S2＝S2′（z2）・z2″（ｚ） （3c） 式（３）は、両トランスミッタンスS1およびS2が、ま
さにｚ内にある、すなわちz2に関係するパーシァルな部
分を有することを示している。第７図の例によれば、も
ちろん、ディジタルフィルタがファクタ２だけのサンプ
リング速度の上昇のための手段と組み合わされるなら
ば、フィルタのこの部分のみが低いほうのサンプリング
速度で動作し得る。
さにｚ内にある、すなわちz2に関係するパーシァルな部
分を有することを示している。第７図の例によれば、も
ちろん、ディジタルフィルタがファクタ２だけのサンプ
リング速度の上昇のための手段と組み合わされるなら
ば、フィルタのこの部分のみが低いほうのサンプリング
速度で動作し得る。
式3aおよび式3cによる実施例のブロック回路図が第１
図ａ）に示されている。回路装置の入力端Ｅに入力信号
ｘ（nT0）が与えられており、この入力信号は信号路内
で先ずブロックAPに到達し、そのなかでサンプリング速
度がファクタ２だけ高められる。後続のディジタルフィ
ルタは、それぞれ式3aまたは式3cによる伝達関数を有す
る２つのフィルタ枝路を有する。第１のフィルタ枝路内
には、式3aによるトランスミッタンスS1のファクタによ
るそれぞれの伝達関数を有する擬多重フィルタ部分群MT
G1およびフィルタ部分群TG1が直列に配置されている。
第２のフィルタ枝路内には、式3cによるトランスミッタ
ンスS2のファクタによるそれぞれの伝達関数を有する擬
多重フィルタ部分群MTG2およびフィルタ部分群TG2が直
列に配置されている。加算器Ｓによりフィルタ枝路の信
号は出力信号ｙ（kT）として加算され、この出力信号が
回路装置の出力端Ａに与えられる。
図ａ）に示されている。回路装置の入力端Ｅに入力信号
ｘ（nT0）が与えられており、この入力信号は信号路内
で先ずブロックAPに到達し、そのなかでサンプリング速
度がファクタ２だけ高められる。後続のディジタルフィ
ルタは、それぞれ式3aまたは式3cによる伝達関数を有す
る２つのフィルタ枝路を有する。第１のフィルタ枝路内
には、式3aによるトランスミッタンスS1のファクタによ
るそれぞれの伝達関数を有する擬多重フィルタ部分群MT
G1およびフィルタ部分群TG1が直列に配置されている。
第２のフィルタ枝路内には、式3cによるトランスミッタ
ンスS2のファクタによるそれぞれの伝達関数を有する擬
多重フィルタ部分群MTG2およびフィルタ部分群TG2が直
列に配置されている。加算器Ｓによりフィルタ枝路の信
号は出力信号ｙ（kT）として加算され、この出力信号が
回路装置の出力端Ａに与えられる。
第７図の例によれば、サンプリング速度変更用の手段
は、フィルタ枝路のそれぞれ第１のブロックがベース−
フィルタ部分群として構成されているならば、これらの
ブロックの後にのみ“シフト”され得る。それによって
第１図ｂ）による本発明による構造が生ずる。両フィル
タ枝路は直接に入力端Ｅに接続されており、また信号路
内に第１のフィルタ枝路内には先ず伝達関数S1′（ｚ）
を有するベース−フィルタ部分群BTG1が、次いでファク
タ２だけのサンプリング速度の変更のための手段AP1が
位置しており、また第２のフィルタ枝路内には先ず伝達
関数S2′（ｚ）を有する受ベース−フィルタ部分群BTG2
が、次いでファクタ２だけのサンプリング速度の変更の
ための手段AP2が位置している。両フィルタ枝路の別の
ブロック、第１のフィルタ枝路内のTG1および第２のフ
ィルタ枝路内のTG2は第１図ａ）のように加算器Ｓのす
ぐ前に配置されている。
は、フィルタ枝路のそれぞれ第１のブロックがベース−
フィルタ部分群として構成されているならば、これらの
ブロックの後にのみ“シフト”され得る。それによって
第１図ｂ）による本発明による構造が生ずる。両フィル
タ枝路は直接に入力端Ｅに接続されており、また信号路
内に第１のフィルタ枝路内には先ず伝達関数S1′（ｚ）
を有するベース−フィルタ部分群BTG1が、次いでファク
タ２だけのサンプリング速度の変更のための手段AP1が
位置しており、また第２のフィルタ枝路内には先ず伝達
関数S2′（ｚ）を有する受ベース−フィルタ部分群BTG2
が、次いでファクタ２だけのサンプリング速度の変更の
ための手段AP2が位置している。両フィルタ枝路の別の
ブロック、第１のフィルタ枝路内のTG1および第２のフ
ィルタ枝路内のTG2は第１図ａ）のように加算器Ｓのす
ぐ前に配置されている。
第２図ａ）には、両フィルタ枝路の伝達関数S1および
S2が式3bおよび3cによりファクタ化される実施例のブロ
ック回路図が示されている。第１図ａ）と異なり、両ブ
ロックMTG1およびMTG2の間に伝達関数z-1を有する遅れ
要素PVが配置されている。それ以外の回路装置は第１図
ａ）中の回路装置に相当する。第２図ｂ）には、第７図
によるサンプリング速度変更および位相変化発生用の手
段APがディジタルフィルタ内で“シフト”される本発明
による回路装置が示されており、その際には擬多重路−
フィルタ部分群がベース−フィルタ部分群として構成さ
れなければならない。第２図ｂ）によれば、第１のフィ
ルタ枝路内でサンプリング速度変更および位相変更発生
用の手段APがサンプリング速度だけの位相変更を行うこ
とを除いて、第１図ｂ）と同一の回路装置が得られる。
S2が式3bおよび3cによりファクタ化される実施例のブロ
ック回路図が示されている。第１図ａ）と異なり、両ブ
ロックMTG1およびMTG2の間に伝達関数z-1を有する遅れ
要素PVが配置されている。それ以外の回路装置は第１図
ａ）中の回路装置に相当する。第２図ｂ）には、第７図
によるサンプリング速度変更および位相変化発生用の手
段APがディジタルフィルタ内で“シフト”される本発明
による回路装置が示されており、その際には擬多重路−
フィルタ部分群がベース−フィルタ部分群として構成さ
れなければならない。第２図ｂ）によれば、第１のフィ
ルタ枝路内でサンプリング速度変更および位相変更発生
用の手段APがサンプリング速度だけの位相変更を行うこ
とを除いて、第１図ｂ）と同一の回路装置が得られる。
第２図によるフィルタ部分群TG1およびTG2内で伝達関
数S1″（ｚ）およびS2″（ｚ）がそれぞれ１に等しい特
別な場合に対しては、第８図によるバイレシプロカル−
ディジタルフィルタの公知の構造が生ずる。
数S1″（ｚ）およびS2″（ｚ）がそれぞれ１に等しい特
別な場合に対しては、第８図によるバイレシプロカル−
ディジタルフィルタの公知の構造が生ずる。
任意のフィルタ仕様に対して公知の技術により高いサ
ンプリング周波数を有する１つのディジタルフィルタも
しくは２つのカスケード接続されたフィルタ（その際に
第１のフィルタはバイレシプロカル−ディジタルフィル
タ、第２のフィルタは補正フィルタである）が使用され
得る。
ンプリング周波数を有する１つのディジタルフィルタも
しくは２つのカスケード接続されたフィルタ（その際に
第１のフィルタはバイレシプロカル−ディジタルフィル
タ、第２のフィルタは補正フィルタである）が使用され
得る。
本発明による回路の利点は、任意のフィルタ仕様を準
バイレシプロカル−ディジタルフィルタにより実現し得
ること、また同時に回路費用、すなわち加算器、乗算器
およびメモリの費用を公知のフィルタまたは回路にくら
べて低減し得ることである。その際にフィルタの一部分
は低いサンプリング速度で、また他の部分は高いサンプ
リング速度で動作し、またサンプリング速度の変更はフ
ィルタ枝路自体のなかで行われる。式３または第１図
ａ）および第２図ａ）によるファクタ化の際に擬多重路
−フィルタ部分群の割合が大きくなるほど、すなわちバ
イレシプロカル−ディジタルフィルタへの近似度が大き
くなるほど、回路を駆動するための費用はわずかであ
る。本発明による回路の他の利点は、雑音電圧間隔が２
つのカスケード接続されたフィルタの場合よりもわずか
であることである。
バイレシプロカル−ディジタルフィルタにより実現し得
ること、また同時に回路費用、すなわち加算器、乗算器
およびメモリの費用を公知のフィルタまたは回路にくら
べて低減し得ることである。その際にフィルタの一部分
は低いサンプリング速度で、また他の部分は高いサンプ
リング速度で動作し、またサンプリング速度の変更はフ
ィルタ枝路自体のなかで行われる。式３または第１図
ａ）および第２図ａ）によるファクタ化の際に擬多重路
−フィルタ部分群の割合が大きくなるほど、すなわちバ
イレシプロカル−ディジタルフィルタへの近似度が大き
くなるほど、回路を駆動するための費用はわずかであ
る。本発明による回路の他の利点は、雑音電圧間隔が２
つのカスケード接続されたフィルタの場合よりもわずか
であることである。
式３による伝達関数またはトランスミッタンスのファ
クタ化は物理的に、バイレシプロカル部分および共通部
分およびその逆へのディジタルフィルタの特性関数の分
解を意味しない。仕様に関して制約を受けないというフ
ィルタの有利な特性は上記のことに基づいる。他方にお
いて、格子構造および式３の形態のトランスミッタンス
を有するフィルタの設計は通常のまたはバイレシプロカ
ルなフィルタの設計規範に簡単に立脚し得ない。従っ
て、本発明は本発明による回路装置の設計方法をも含ん
でいる。
クタ化は物理的に、バイレシプロカル部分および共通部
分およびその逆へのディジタルフィルタの特性関数の分
解を意味しない。仕様に関して制約を受けないというフ
ィルタの有利な特性は上記のことに基づいる。他方にお
いて、格子構造および式３の形態のトランスミッタンス
を有するフィルタの設計は通常のまたはバイレシプロカ
ルなフィルタの設計規範に簡単に立脚し得ない。従っ
て、本発明は本発明による回路装置の設計方法をも含ん
でいる。
第３図には、ディジタルフィルタの実現のために必要
とされる２ポート−アダプタの実施例が示されている。
第３図ａ）には、入力および出力ポートのそれぞれ２つ
の端子とならんで、２ポート−アダプタZAの伝達特性を
主として決定する係数γを設定するためのもう１つの端
子を有する２ポート−アダプタZAのブロック回路図が示
されている。２ポート−アダプタは式４により定義され
得る。
とされる２ポート−アダプタの実施例が示されている。
第３図ａ）には、入力および出力ポートのそれぞれ２つ
の端子とならんで、２ポート−アダプタZAの伝達特性を
主として決定する係数γを設定するためのもう１つの端
子を有する２ポート−アダプタZAのブロック回路図が示
されている。２ポート−アダプタは式４により定義され
得る。
b1＝γ・（a2−a1）＋a2 （4a） b2＝γ・（a2−a1）＋a1 （4b） ここで、a1、a2は入力量、b1、b2は出力量、またγは
係数である。第３図ｂ）ないし第３図ｈ）には、それぞ
れ種々のγの値に対してサイン状刺激の際に最適な結果
が得られる信号流れ図の種々の例が示されている。第３
図ｅ）によれば、係数γが０になれば、２ポート−アダ
プタは純粋な通過接続となる。プログラミング可能な信
号プロセッサによる実現のためには、式５による２ポー
ト−アダプタの実現形態が有利であり得る。
係数である。第３図ｂ）ないし第３図ｈ）には、それぞ
れ種々のγの値に対してサイン状刺激の際に最適な結果
が得られる信号流れ図の種々の例が示されている。第３
図ｅ）によれば、係数γが０になれば、２ポート−アダ
プタは純粋な通過接続となる。プログラミング可能な信
号プロセッサによる実現のためには、式５による２ポー
ト−アダプタの実現形態が有利であり得る。
b1＝β・a2−γ・a1 （5a） b2＝β・a2＋δ・a1 （5b） ここで、β＝１＋γまたδ＝１−γである。
１つのディジタルフィルタは、多くのフィルタ基本要
素を含んでいる多くのフィルタ部分群から構成されてい
る。１つのフィルタ基本要素は、第３図による２ポート
−アダプタと、遅れまたは位相効果を生じさせるメモリ
要素とから成っている。フィルタのグレードは２ポート
−アダプタおよび付属のメモリ要素の数により決定され
る。
素を含んでいる多くのフィルタ部分群から構成されてい
る。１つのフィルタ基本要素は、第３図による２ポート
−アダプタと、遅れまたは位相効果を生じさせるメモリ
要素とから成っている。フィルタのグレードは２ポート
−アダプタおよび付属のメモリ要素の数により決定され
る。
本発明による回路の設計の際には先ず公知の仕方で、
たとえばエル．ガッツィ（L.Gazsi）の論文“格子ディ
ジタルフィルタに対する明示的公式”、米国電気電子学
会論文集、回路およびシステム編、第CAS−32巻、第１
号、1985年、ダイアフラム68〜88頁により格子構造を有
するディジタルフィルタが設計される。第４図ａ）に
は、このようなディジタルフィルタの１つの実施例のブ
ロック回路図が示されている。両枝路内には、同様にそ
れぞれ２ポート−アダプタZA0ないしZA4、ZAN1ないしZA
N4およびそれぞれ１つの付属の遅れ要素Ｔから成るそれ
ぞれ多くのフィルタ部分群が相前後して接続されてい
る。１つのフィルタ部分群のなかに多くのフィルタ基本
要素が存在する場合には、フィルタ基本要素は、各２ポ
ート−アダプタZAの少なくとも１つのポートのそれぞれ
一方の極が直接に、また他方の極が遅れ要素Ｔを介して
他の２ポート−アダプタZAの極と接続されているように
カスケード接続されている。各フィルタ部分群はさら
に、遅れ要素Ｔが１つのポートの極の間に接続されてい
る少なくとも１つの各２ポート−アダプタを含んでい
る。
たとえばエル．ガッツィ（L.Gazsi）の論文“格子ディ
ジタルフィルタに対する明示的公式”、米国電気電子学
会論文集、回路およびシステム編、第CAS−32巻、第１
号、1985年、ダイアフラム68〜88頁により格子構造を有
するディジタルフィルタが設計される。第４図ａ）に
は、このようなディジタルフィルタの１つの実施例のブ
ロック回路図が示されている。両枝路内には、同様にそ
れぞれ２ポート−アダプタZA0ないしZA4、ZAN1ないしZA
N4およびそれぞれ１つの付属の遅れ要素Ｔから成るそれ
ぞれ多くのフィルタ部分群が相前後して接続されてい
る。１つのフィルタ部分群のなかに多くのフィルタ基本
要素が存在する場合には、フィルタ基本要素は、各２ポ
ート−アダプタZAの少なくとも１つのポートのそれぞれ
一方の極が直接に、また他方の極が遅れ要素Ｔを介して
他の２ポート−アダプタZAの極と接続されているように
カスケード接続されている。各フィルタ部分群はさら
に、遅れ要素Ｔが１つのポートの極の間に接続されてい
る少なくとも１つの各２ポート−アダプタを含んでい
る。
第４図ａ）によれば、２ポート−アダプタZA0および
遅れ要素Ｔから成る第１のフィルタ部分群を例外とし
て、各フィルタ部分群は、第１図および第２図による実
施例ではサンプリング速度がファクタ２だけ高められる
べきであるので、２つの２ポート−アダプタおよび２つ
の遅れ要素Ｔを含んでいる。一般に、可能なかぎり多く
のフィルタ部分群がサンプリング速度変更のファクタに
一致する数のフィルタ基本要素を含んでいることが必要
である。さらに、第４図ａ）による設計の際には十分に
高い設計余地を保証するためフィルタグレードが最小可
能なフィルタグレードよりも高く選定されなければなら
ない。次のステップでは、１つを除いて、１つのフィル
タ部分群のなかにカスケード接続されるフィルタ基本要
素の係数γが、サンプリング速度変更のファクタに一致
する数の遅れ要素が直接に相前後して接続されているよ
うに零に選定される。その際に、係数γ＝０を有する２
ポート−アダプタは通過接続を具現するという事実が利
用される。
遅れ要素Ｔから成る第１のフィルタ部分群を例外とし
て、各フィルタ部分群は、第１図および第２図による実
施例ではサンプリング速度がファクタ２だけ高められる
べきであるので、２つの２ポート−アダプタおよび２つ
の遅れ要素Ｔを含んでいる。一般に、可能なかぎり多く
のフィルタ部分群がサンプリング速度変更のファクタに
一致する数のフィルタ基本要素を含んでいることが必要
である。さらに、第４図ａ）による設計の際には十分に
高い設計余地を保証するためフィルタグレードが最小可
能なフィルタグレードよりも高く選定されなければなら
ない。次のステップでは、１つを除いて、１つのフィル
タ部分群のなかにカスケード接続されるフィルタ基本要
素の係数γが、サンプリング速度変更のファクタに一致
する数の遅れ要素が直接に相前後して接続されているよ
うに零に選定される。その際に、係数γ＝０を有する２
ポート−アダプタは通過接続を具現するという事実が利
用される。
しかし係数γｉ（ｉ＝０…Ｎ−１）は一般に零に等し
くない。従って、ディジタルフィルタの設計のために係
数γｉに対する公知の最適化法が取り入れられ、また利
用可能な設計余地が、係数のいくつかを零に選定するた
めに利用される。これらの方法の１つはたとえばケー．
オウェニーア（K.Owenier）の論文“減ぜられた数の乗
算器を有するディジタルフィルタの最適化”、Arch.Ele
ktr.bertr.、第30巻、1976年、第387〜393頁から知られ
ている。この論文に記載されている方法は制約なしに本
発明による回路装置の設計のために取り入れられ得る。
くない。従って、ディジタルフィルタの設計のために係
数γｉに対する公知の最適化法が取り入れられ、また利
用可能な設計余地が、係数のいくつかを零に選定するた
めに利用される。これらの方法の１つはたとえばケー．
オウェニーア（K.Owenier）の論文“減ぜられた数の乗
算器を有するディジタルフィルタの最適化”、Arch.Ele
ktr.bertr.、第30巻、1976年、第387〜393頁から知られ
ている。この論文に記載されている方法は制約なしに本
発明による回路装置の設計のために取り入れられ得る。
零とは異なる係数の数が５よりも大きくないならば、
格子構造を有する最終的な準バイレシプロカル−ディジ
タルフィルタを直接的に得る離散的な最適化法が取り入
れられ得る。離散的な最適化法はエル．ガッツイ（L.Ga
zs）およびエス．エヌ．ギュルオグル（S.N.Gllog
l）の論文“CSDコード中の係数の離散的最適化”、Pro
c.IEEE Mediterranian Electrotechnical Conf.、ア
テネ、ギリシャ、第CO3.08/9頁、1983年５月から知られ
ている。
格子構造を有する最終的な準バイレシプロカル−ディジ
タルフィルタを直接的に得る離散的な最適化法が取り入
れられ得る。離散的な最適化法はエル．ガッツイ（L.Ga
zs）およびエス．エヌ．ギュルオグル（S.N.Gllog
l）の論文“CSDコード中の係数の離散的最適化”、Pro
c.IEEE Mediterranian Electrotechnical Conf.、ア
テネ、ギリシャ、第CO3.08/9頁、1983年５月から知られ
ている。
第４図ａ）による回路により第４図の実施例でPCMシ
ステム用の本発明による回路が設計されかつ示されるも
のとする。PCM伝送路は8kHzのサンプリング速度で動作
する。受信または送信側でPCMコードが編集または処理
されなければならない。たとえばPCMコードは受信側で
直線化かつ伸長される。すなわちサンプリング速度が高
められる。この実施例では、フィルタリングおよびサン
プリング速度の上昇はPCMコードの直線化の後に行われ
る。16kHzのサンプリング速度で動作する低域通過PCMフ
ィルタに対する仕様として減衰の周波数特性が予め与え
られている。その際に減衰は3.4kHz以下では0.2dBより
も小さく、4kHz以上では少なくとも15dB、また4.6kHz以
上では少なくとも40dBでなければならない。この課題を
解決するため、公知の技術によれば、少なくともフィル
タグレード５を有しかつ高いサンプリング速度で動作す
る第４図ａ）による格子構造を有する非バイレシプロカ
ル−ディジタルフィルタが必要である。
ステム用の本発明による回路が設計されかつ示されるも
のとする。PCM伝送路は8kHzのサンプリング速度で動作
する。受信または送信側でPCMコードが編集または処理
されなければならない。たとえばPCMコードは受信側で
直線化かつ伸長される。すなわちサンプリング速度が高
められる。この実施例では、フィルタリングおよびサン
プリング速度の上昇はPCMコードの直線化の後に行われ
る。16kHzのサンプリング速度で動作する低域通過PCMフ
ィルタに対する仕様として減衰の周波数特性が予め与え
られている。その際に減衰は3.4kHz以下では0.2dBより
も小さく、4kHz以上では少なくとも15dB、また4.6kHz以
上では少なくとも40dBでなければならない。この課題を
解決するため、公知の技術によれば、少なくともフィル
タグレード５を有しかつ高いサンプリング速度で動作す
る第４図ａ）による格子構造を有する非バイレシプロカ
ル−ディジタルフィルタが必要である。
本発明によれば、第４図ａ）による構造においてフィ
ルタグレードは最低必要なグレードよりも高く、実施例
ではフィルタグレードは７に選定される。すなわち、７
つの２ポート−アダプタおよび７つの遅れ要素Ｔが必要
である。第４図ａ）によれば、第１のフィルタ枝路内に
３つのフィルタ部分群を、また第２のフィルタ枝路内に
２ポート−アダプタZA1およびZA2およびそれらの遅れ要
素Ｔを有する１つのフィルタ部分群を配置することが可
能である。しかしこの実施例では第１のフィルタ枝路内
に２ポート−アダプタZA0、ZA3およびZA4を有する２つ
のフィルタ部分群が、また第２のフィルタ枝路内に同じ
く２ポート−アダプタZA1、ZA2、ZA5およびZA6を有する
２つのフィルタ部分群が配置されていなければならな
い。その際に２ポート−アダプタZA5およびZA6は改称に
より２ポート−アダプタZAN3およびZAN4から生ずる。
ルタグレードは最低必要なグレードよりも高く、実施例
ではフィルタグレードは７に選定される。すなわち、７
つの２ポート−アダプタおよび７つの遅れ要素Ｔが必要
である。第４図ａ）によれば、第１のフィルタ枝路内に
３つのフィルタ部分群を、また第２のフィルタ枝路内に
２ポート−アダプタZA1およびZA2およびそれらの遅れ要
素Ｔを有する１つのフィルタ部分群を配置することが可
能である。しかしこの実施例では第１のフィルタ枝路内
に２ポート−アダプタZA0、ZA3およびZA4を有する２つ
のフィルタ部分群が、また第２のフィルタ枝路内に同じ
く２ポート−アダプタZA1、ZA2、ZA5およびZA6を有する
２つのフィルタ部分群が配置されていなければならな
い。その際に２ポート−アダプタZA5およびZA6は改称に
より２ポート−アダプタZAN3およびZAN4から生ずる。
最低可能なフィルタグレードは５であるので、前記の
最適化法の第１の方法を取り入れる際には、係数の２
つ、実施例では係数γ２およびγ４が零に選定される。
その場合、２ポート−アダプタZA2およびZA4は通過接続
であり、従って付属のフィルタ部分群内でそれぞれ２つ
の遅れ要素Ｔが直接に相前後して接続されている。
最適化法の第１の方法を取り入れる際には、係数の２
つ、実施例では係数γ２およびγ４が零に選定される。
その場合、２ポート−アダプタZA2およびZA4は通過接続
であり、従って付属のフィルタ部分群内でそれぞれ２つ
の遅れ要素Ｔが直接に相前後して接続されている。
入力端に与えられた信号を１つのサンプリング速度だ
け遅らすという遅れ要素の課題に基づいて、２つの相前
後して接続されている遅れ要素の入力信号は、別のオペ
レーションが行われることなく、２つのサンプリング速
度だけ遅らせられる。その結果、係数γ１およびγ３に
属する２ポート−アダプタZA1およびZA3はそれぞれ遅れ
要素Ｔを省略して低いほうのサンプリング速度で使用さ
れ得る。
け遅らすという遅れ要素の課題に基づいて、２つの相前
後して接続されている遅れ要素の入力信号は、別のオペ
レーションが行われることなく、２つのサンプリング速
度だけ遅らせられる。その結果、係数γ１およびγ３に
属する２ポート−アダプタZA1およびZA3はそれぞれ遅れ
要素Ｔを省略して低いほうのサンプリング速度で使用さ
れ得る。
第４図ｂ）による回路では、２ポート−アダプタZA1
およびZA3を有するフィルタ部分群は各フィルタ枝路内
で入力端子Ｅのすぐ後に、すなわち２ポート−アダプタ
ZA0を有するフィルタ部分群は信号路内でさらに後に配
置される。サンプリング速度変更用の手段、実施例では
入力端Ｅに与えられているサンプリング値の間に零値を
挿入する回路装置SAはフィルタ内に“シフト”され得
る。
およびZA3を有するフィルタ部分群は各フィルタ枝路内
で入力端子Ｅのすぐ後に、すなわち２ポート−アダプタ
ZA0を有するフィルタ部分群は信号路内でさらに後に配
置される。サンプリング速度変更用の手段、実施例では
入力端Ｅに与えられているサンプリング値の間に零値を
挿入する回路装置SAはフィルタ内に“シフト”され得
る。
本発明による設計方法により製造される本発明による
回路が第４図ｂ）に示されている。各フィルタ枝路内の
サンプリング速度は回路装置SAによりファクタ２だけ高
められ、従って２ポート−アダプタZA1およびZA3および
それらの遅れ要素Ｔを有するフィルタの第１の部分は8k
Hzの低いサンプリング速度で、またフィルタの第２の部
分は16kHzの高いサンプリング速度で動作する。追加的
に第４図ｂ）には、第３図により２ポート−アダプタの
係数γに関係がある最適化された係数αが示されてい
る。
回路が第４図ｂ）に示されている。各フィルタ枝路内の
サンプリング速度は回路装置SAによりファクタ２だけ高
められ、従って２ポート−アダプタZA1およびZA3および
それらの遅れ要素Ｔを有するフィルタの第１の部分は8k
Hzの低いサンプリング速度で、またフィルタの第２の部
分は16kHzの高いサンプリング速度で動作する。追加的
に第４図ｂ）には、第３図により２ポート−アダプタの
係数γに関係がある最適化された係数αが示されてい
る。
高いほうのサンプリング速度で動作するフィルタの第
２の部分で簡単化が行われ得ること、すなわち場合によ
っては個々の要素が低いほうのサンプリング速度で使用
されてよく、その結果として回路装置SAの入力端の前に
配置されていてよいことも本発明の範囲に属する。この
実施例では、これらの措置はたとえば２ポート−アダプ
タZA0およびZA5の入力加算器または入力減算器に該当す
る。なぜならば、第４図ｂ）によれば回路装置SAのスイ
ッチは各第２のサンプリング時点で零値を両２ポート−
アダプタ内に供給するからである。
２の部分で簡単化が行われ得ること、すなわち場合によ
っては個々の要素が低いほうのサンプリング速度で使用
されてよく、その結果として回路装置SAの入力端の前に
配置されていてよいことも本発明の範囲に属する。この
実施例では、これらの措置はたとえば２ポート−アダプ
タZA0およびZA5の入力加算器または入力減算器に該当す
る。なぜならば、第４図ｂ）によれば回路装置SAのスイ
ッチは各第２のサンプリング時点で零値を両２ポート−
アダプタ内に供給するからである。
第４図ｃ）には、本発明により最適化された本発明に
よる回路の減衰の周波数特性が示されている。3.4kHz以
下では減衰は0.2dBよりも小さいが、4kHzにおける減衰
は規定された15dBよりも明らかに大きい。
よる回路の減衰の周波数特性が示されている。3.4kHz以
下では減衰は0.2dBよりも小さいが、4kHzにおける減衰
は規定された15dBよりも明らかに大きい。
同一の本発明による設計規範が、ティー．エイ．シ
ー．エム．クラーセン（T.A.C.M.Claasen）およびダブ
リュー．エフ．ジー．メクレンブロイカー（W.F.G.Meck
lenbr uker）の論文“線形時変離散時間回路網のトラン
スポジションおよびその多重速度ディジタルシステムへ
の応用”、Phillps I.Res.、第33巻、1978年、第78〜1
02頁に記載されている変形を行うだけで、サンプリング
速度を低くするための回路にも利用され得る。その場
合、本発明によれば、各フィルタ枝路内でベース−フィ
ルタ部分群BTGおよびフィルタ部分群TGを有するブロッ
クが入れ換えられかつサンプリング速度変更用手段APが
サンプリング速度の下降を行うことを相違点として、第
１図ｂ）および第２図ｂ）によるブロック回路図が生ず
る。サンプリング速度下降用のこのような装置では、こ
うして、低いほうのサンプリング速度で使用されるフィ
ルタ部分群が回路の加算器Ｓの前に配置されている。
ー．エム．クラーセン（T.A.C.M.Claasen）およびダブ
リュー．エフ．ジー．メクレンブロイカー（W.F.G.Meck
lenbr uker）の論文“線形時変離散時間回路網のトラン
スポジションおよびその多重速度ディジタルシステムへ
の応用”、Phillps I.Res.、第33巻、1978年、第78〜1
02頁に記載されている変形を行うだけで、サンプリング
速度を低くするための回路にも利用され得る。その場
合、本発明によれば、各フィルタ枝路内でベース−フィ
ルタ部分群BTGおよびフィルタ部分群TGを有するブロッ
クが入れ換えられかつサンプリング速度変更用手段APが
サンプリング速度の下降を行うことを相違点として、第
１図ｂ）および第２図ｂ）によるブロック回路図が生ず
る。サンプリング速度下降用のこのような装置では、こ
うして、低いほうのサンプリング速度で使用されるフィ
ルタ部分群が回路の加算器Ｓの前に配置されている。
本発明による設計方法により同じく、サンプリング速
度の上昇および下降のための手段が組み合わされる回
路、いわゆる多重速度サンプリングシステムの設計が可
能である。第５図ａ）には、信号路内に回路の入力端Ｅ
の後にファクタｒだけのサンプリング速度の上昇用の手
段APHが配置されており、続いて出力端で加算器Ｓに通
じている両フィルタ枝路を有する格子構造を有するディ
ジタルフィルタが配置されており、また加算器Ｓの出力
端と出力端子Ａとの間にファクタｔだけのサンプリング
速度の下降用手段APNが配置されている実施例のブロッ
ク回路図が示されている。回路装置の入力端子Ｅと出力
端子Ａとの間でサンプリング速度がこうして分数r/t
（ここでｒおよびｔは整数）だけ変更される。
度の上昇および下降のための手段が組み合わされる回
路、いわゆる多重速度サンプリングシステムの設計が可
能である。第５図ａ）には、信号路内に回路の入力端Ｅ
の後にファクタｒだけのサンプリング速度の上昇用の手
段APHが配置されており、続いて出力端で加算器Ｓに通
じている両フィルタ枝路を有する格子構造を有するディ
ジタルフィルタが配置されており、また加算器Ｓの出力
端と出力端子Ａとの間にファクタｔだけのサンプリング
速度の下降用手段APNが配置されている実施例のブロッ
ク回路図が示されている。回路装置の入力端子Ｅと出力
端子Ａとの間でサンプリング速度がこうして分数r/t
（ここでｒおよびｔは整数）だけ変更される。
本発明によれば、いまや再び伝達関数、すなわちトラ
ンスミッタンスS1およびS2がファクタ化され、従って擬
ｒ路および擬ｔ路フィルタ部分群ならびにフィルタ部分
群が実現の際に生ずる。その場合、本発明によれば、擬
ｒ路フィルタ部分群MTG11およびMTG21はベース−フィル
タ部分群BTG11およびBTG21として、また擬ｔ路フィルタ
部分群MTG12およびMTG22はベース−フィルタ部分群BTG1
2およびBTG22として、前記の最適化法を取り入れて構成
される。同時にサンプリング速度の上昇用手段APHおよ
び下降用の手段APNが入力端子Ｅまたは出力端子Ａから
ベース−フィルタ部分群を経てフィルタ内に“シフト”
される。
ンスミッタンスS1およびS2がファクタ化され、従って擬
ｒ路および擬ｔ路フィルタ部分群ならびにフィルタ部分
群が実現の際に生ずる。その場合、本発明によれば、擬
ｒ路フィルタ部分群MTG11およびMTG21はベース−フィル
タ部分群BTG11およびBTG21として、また擬ｔ路フィルタ
部分群MTG12およびMTG22はベース−フィルタ部分群BTG1
2およびBTG22として、前記の最適化法を取り入れて構成
される。同時にサンプリング速度の上昇用手段APHおよ
び下降用の手段APNが入力端子Ｅまたは出力端子Ａから
ベース−フィルタ部分群を経てフィルタ内に“シフト”
される。
その場合に生ずる本発明による回路装置は第５図ｂ）
に示されている。回路装置の第１の枝路は信号路内にブ
ロックBTG11、APH1、TG1、APN1およびBTG12を、また回
路装置の第２の枝路はブロックBTG21、APH2、TG2、APN2
およびBTG22を含んでいる。本発明によれば、回路装置
の第１の部分は入力端子Ｅに到来する低いほうのサンプ
リング速度により、また第２の部分、すなわちフィルタ
部分群TG1およびTG2はファクタｒだけ高くされたサンプ
リング速度により、また第３の部分、すなわちベース−
フィルタ部分群BTG12およびBTG22ならびに加算器Ｓはフ
ァクタｔだけ低くされたサンプリング速度により動作す
る。
に示されている。回路装置の第１の枝路は信号路内にブ
ロックBTG11、APH1、TG1、APN1およびBTG12を、また回
路装置の第２の枝路はブロックBTG21、APH2、TG2、APN2
およびBTG22を含んでいる。本発明によれば、回路装置
の第１の部分は入力端子Ｅに到来する低いほうのサンプ
リング速度により、また第２の部分、すなわちフィルタ
部分群TG1およびTG2はファクタｒだけ高くされたサンプ
リング速度により、また第３の部分、すなわちベース−
フィルタ部分群BTG12およびBTG22ならびに加算器Ｓはフ
ァクタｔだけ低くされたサンプリング速度により動作す
る。
回路設計のための本発明による方法はこれらの多重速
度サンプリングシステムに対して、サンプリング速度が
単にただ１つのファクタだけ変更されるシステムの場合
と全く同様に応用され得る。
度サンプリングシステムに対して、サンプリング速度が
単にただ１つのファクタだけ変更されるシステムの場合
と全く同様に応用され得る。
従って、第６図には、ファクタｒが３に等しく、また
ｔが３に等しい、すなわちサンプリング速度がファクタ
３だけ高められる本発明によるPCM多重ディジタルフィ
ルタの実施例が示されている。第６図ａ）には、２ポー
ト−アダプタZA0およびZA1ならびにそれらの遅れ要素Ｔ
を有する8kHzの低いサンプリング速度のフィルタ部分群
と、２ポート−アダプタZA2およびZA3、それらの遅れ要
素Ｔ、加算器Ｓならびに２ポート−アダプタZA2の入力
端の前の第１のフィルタ枝路内の１つの遅れ要素Ｔを有
する24kHzのサンプリング速度のフィルタ部分群とが使
用される回路のブロック図が示されている。その際に回
路装置SAの両スイッチは、入力端Ｅに与えられている列
のそれぞれ２つのサンプリング値の間にそれぞれ２つの
零値を挿入する。第６図ａ）には同時に、第６図ｂ）に
示されている減衰の周波数特性を生ずる２ポート−アダ
プタのγ係数の最適値が示されている。
ｔが３に等しい、すなわちサンプリング速度がファクタ
３だけ高められる本発明によるPCM多重ディジタルフィ
ルタの実施例が示されている。第６図ａ）には、２ポー
ト−アダプタZA0およびZA1ならびにそれらの遅れ要素Ｔ
を有する8kHzの低いサンプリング速度のフィルタ部分群
と、２ポート−アダプタZA2およびZA3、それらの遅れ要
素Ｔ、加算器Ｓならびに２ポート−アダプタZA2の入力
端の前の第１のフィルタ枝路内の１つの遅れ要素Ｔを有
する24kHzのサンプリング速度のフィルタ部分群とが使
用される回路のブロック図が示されている。その際に回
路装置SAの両スイッチは、入力端Ｅに与えられている列
のそれぞれ２つのサンプリング値の間にそれぞれ２つの
零値を挿入する。第６図ａ）には同時に、第６図ｂ）に
示されている減衰の周波数特性を生ずる２ポート−アダ
プタのγ係数の最適値が示されている。
第１図ａ）はファクタ２だけサンプリング速度を上昇さ
せるための手段と結びついて追加的な位相ファクタなし
に格子構造および準バイレシプロカル特性関数を有する
ディジタルフィルタを設計するための実施例のブロック
回路図、第１図ｂ）は本発明による方法および第１図
ａ）による構造により得られる本発明による回路のブロ
ック図、第２図ａ）はファクタ２だけサンプリング速度
を上昇させるための手段と結びついて追加的な位相ファ
クタなしに格子構造および準バイレシプロカル特性関数
を有するディジタルフィルタの実施例のブロック回路
図、第２図ｂ）は本発明による方法および第２図ａ）に
よる構造により得られる本発明による回路のブロック
図、第３図ａ）ないし第３図ｈ）は本発明による回路内
に使用されるサイン状刺激に対する２ポート−アダプタ
の実施例の原理図、第４図ａ）は第３図による２ポート
−アダプタを取り入れた格子構造を有するディジタルフ
ィルタの実施例のブロック回路図、第４図ｂ）は第１図
ｂ）による本発明による回路を有するPCMフィルタの実
施例のブロック回路図、第４図ｃ）は第４図ｂ）による
最適化されたPCMフィルタについて周波数に関係して減
衰特性を示す図、第５図ａ）は位相ファクタなしの実施
例でサンプリング速度を上昇および下降させるための手
段と結びついて格子構造および準バイレシプロカル特性
関数を有するディジタルフィルタの実施例のブロック回
路図、第５図ｂ）は本発明による方法および第５図ａ）
による構造により設計された本発明による回路のブロッ
ク図、第６図ａ）はファクタ３だけのサンプリング速度
の上昇を有する最適化された多重速度PCMディジタルフ
ィルタの実施例のブロック回路図、第６図ｂ）は第６図
ａ）によるPCMフィルタについて周波数に関係して減衰
特性を示す図、第７図ａ）,b）はサンプリング速度変更
用および位相変化または遅延時間発生用の公知の手段の
ブロック回路図、第８図ａ）,b）はサンプリング速度変
更および信号フィルタリング用のディジタル回路ならび
にその設計方法の公知の例を示すブロック回路図であ
る。 Ａ……出力端、AP、APH、APN……サンプリング速度変更
用および位相変化発生用手段、BTG……ベース−フィル
タ部分群、Ｅ……入力端、MTG……擬多重路−フィルタ
部分群、Ｓ……加算器、Ｔ……遅延要素、TG……フィル
タ部分群、ZA……２ポート−アダプタ。
せるための手段と結びついて追加的な位相ファクタなし
に格子構造および準バイレシプロカル特性関数を有する
ディジタルフィルタを設計するための実施例のブロック
回路図、第１図ｂ）は本発明による方法および第１図
ａ）による構造により得られる本発明による回路のブロ
ック図、第２図ａ）はファクタ２だけサンプリング速度
を上昇させるための手段と結びついて追加的な位相ファ
クタなしに格子構造および準バイレシプロカル特性関数
を有するディジタルフィルタの実施例のブロック回路
図、第２図ｂ）は本発明による方法および第２図ａ）に
よる構造により得られる本発明による回路のブロック
図、第３図ａ）ないし第３図ｈ）は本発明による回路内
に使用されるサイン状刺激に対する２ポート−アダプタ
の実施例の原理図、第４図ａ）は第３図による２ポート
−アダプタを取り入れた格子構造を有するディジタルフ
ィルタの実施例のブロック回路図、第４図ｂ）は第１図
ｂ）による本発明による回路を有するPCMフィルタの実
施例のブロック回路図、第４図ｃ）は第４図ｂ）による
最適化されたPCMフィルタについて周波数に関係して減
衰特性を示す図、第５図ａ）は位相ファクタなしの実施
例でサンプリング速度を上昇および下降させるための手
段と結びついて格子構造および準バイレシプロカル特性
関数を有するディジタルフィルタの実施例のブロック回
路図、第５図ｂ）は本発明による方法および第５図ａ）
による構造により設計された本発明による回路のブロッ
ク図、第６図ａ）はファクタ３だけのサンプリング速度
の上昇を有する最適化された多重速度PCMディジタルフ
ィルタの実施例のブロック回路図、第６図ｂ）は第６図
ａ）によるPCMフィルタについて周波数に関係して減衰
特性を示す図、第７図ａ）,b）はサンプリング速度変更
用および位相変化または遅延時間発生用の公知の手段の
ブロック回路図、第８図ａ）,b）はサンプリング速度変
更および信号フィルタリング用のディジタル回路ならび
にその設計方法の公知の例を示すブロック回路図であ
る。 Ａ……出力端、AP、APH、APN……サンプリング速度変更
用および位相変化発生用手段、BTG……ベース−フィル
タ部分群、Ｅ……入力端、MTG……擬多重路−フィルタ
部分群、Ｓ……加算器、Ｔ……遅延要素、TG……フィル
タ部分群、ZA……２ポート−アダプタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−23100（ＪＰ，Ａ) 特開 昭58−30219（ＪＰ，Ａ) 特開 昭57−168517（ＪＰ，Ａ) 特公 平３−17245（ＪＰ，Ｂ２) 米国特許4825396（ＵＳ，Ａ) 欧州特許234452（ＥＰ，Ｂ) ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｃｏｕｓｔｉｃｓ，Ｓｐｅｅ ｃｈ，ａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃ ｅｓｓｉｎｇ，Ｖｏｌ．ＡＳＳＰ−33, Ｎｏ．４，Ａｕｇｕｓｔ1985Ｐ．893− 902
Claims (9)
- 【請求項１】入力端（Ｅ）と、出力端（Ａ）と、ディジ
タルシステム内のサンプリング速度変更用および位相変
化の発生用の手段（AP、APH、APN）と、入力端（Ｅ）と
また第１の加算器（Ｓ）を介して出力端（Ａ）と接続さ
れている複数個、特に２つのフィルタ枝路を有する格子
構造内の波動ディジタルフィルタとを有するサンプリン
グ速度変更および信号フィルタリング用回路であって、
フィルタ枝路が第２の加算器（＋）および乗算器（α、
γ）から構成されたそれぞれ１つの２ポート−アダプタ
（ZA）および遅れ要素（Ｔ）から成るフィルタ基本要素
を有するフィルタ部分群を有する回路において、各フィ
ルタ枝路が直列に位置する少なくとも２つのフィルタ部
分群（BTG、TG）を含んでおり、それらの間にサンプリ
ング速度変更および位相変化の発生用手段（AP1、AP2;A
PH1、APH2、APN1、APN2）が配置されていることを特徴
とするサンプリング速度変更および信号フィルタリング
用回路。 - 【請求項２】サンプリング速度変更用手段（AP）がサン
プリング速度をそれぞれ整数ファクタだけ上昇（ｒ）ま
たは下降（ｔ）させることを特徴とする特許請求の範囲
第１項記載の回路。 - 【請求項３】複数個のフィルタ基本要素（ZA、Ｔ）が１
つのフィルタ部分群内に、各２ポート−アダプタ（ZA）
の少なくとも１つのポートのそれぞれ一方の極が直接
に、また他方の極が遅れ要素（Ｔ）を介して他の２ポー
ト−アダプタ（ZA）の極と接続されているようにカスケ
ード接続されていることを特徴とする特許請求の範囲第
１項または第２項記載の回路。 - 【請求項４】フィルタ部分群が２ポート−アダプタ（Z
A）と、ポートの間に配置されている遅れ要素（Ｔ）か
ら成るベース−フィルタ部分群（BTG）を含んでいるこ
とを特徴とする特許請求の範囲第１項ないし第３項のい
ずれか１項に記載の回路。 - 【請求項５】乗算器（α、γ）の乗算係数γ−０を有す
る２ポート−アダプタ（ZA）が通過接続を実現すること
を特徴とする特許請求の範囲第１項ないし第４項のいず
れか１項に記載の回路。 - 【請求項６】複数個のフィルタ部分群が擬多重路−フィ
ルタ部分群（MTG）のベース−フィルタ部分群（BTG）と
して構成されており、それらの擬多重路−フィルタグレ
ード（ｒ、ｔ）がサンプリング速度変更の整数ファクタ
に相当することを特徴とする特許請求の範囲第１項ない
し第５項のいずれか１項に記載の回路。 - 【請求項７】対応付けられている擬多重路−フィルタ部
分群（MTG）のベース−フィルタ部分群（BTG）が信号路
内でサンプリング速度上昇の際に回路の入力端（Ｅ）の
後に、またサンプリング速度下降の際に第１の加算器
（Ｓ）の前に配置されていることを特徴とする特許請求
の範囲第１項ないし第６項のいずれか１項に記載の回
路。 - 【請求項８】サンプリング速度変更用および位相変化の
発生用手段（AP1、AP2;APH1、APH2;APN1、APN2）が回路
の信号路内でサンプリング速度上昇の際に直接に対応付
けられている擬多重路−フィルタ部分群（MTG）のベー
ス−フィルタ部分群（BTG1、BTG2:BTG11、BTG21、BTG1
2、BTG22）のすぐ後に、またサンプリング速度下降の際
にそれらのすぐ前に配置されており、また擬多重路−フ
ィルタ部分群（MTG）がそれぞれ低いほうのサンプリン
グ速度で使用されることを特徴とする特許請求の範囲第
６項または第７項に記載の回路。 - 【請求項９】サンプリング速度上昇もサンプリング速度
下降も行われることを特徴とする特許請求の範囲第１項
ないし第７項のいずれか１項に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3604602 | 1986-02-14 | ||
| DE3604602.7 | 1986-02-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62193312A JPS62193312A (ja) | 1987-08-25 |
| JP2540460B2 true JP2540460B2 (ja) | 1996-10-02 |
Family
ID=6294052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62031318A Expired - Lifetime JP2540460B2 (ja) | 1986-02-14 | 1987-02-13 | サンプリング速度変更およびフィルタリング回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4825396A (ja) |
| EP (1) | EP0234452B1 (ja) |
| JP (1) | JP2540460B2 (ja) |
| KR (1) | KR960008497B1 (ja) |
| AT (1) | ATE56844T1 (ja) |
| CA (1) | CA1273411A (ja) |
| DE (1) | DE3764973D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1273411A (en) | 1986-02-14 | 1990-08-28 | Lajos Gazsi | Digital circuit for sampling rate variation and signal filtering and method for constructing the circuit |
| US5177700A (en) * | 1987-02-19 | 1993-01-05 | Ant Nachrichtentechnik Gmbh | Non-recursive half-band filter |
| EP0401396B1 (de) * | 1989-06-05 | 1994-05-11 | Siemens Aktiengesellschaft | Verfahren und Schaltungsanordnung zur Vermeidung von Überläufen bei einem adaptiven, rekursiven Wellendigitalfilter mit Festkommaarithmetik |
| DE3922469A1 (de) * | 1989-07-07 | 1991-01-17 | Nixdorf Computer Ag | Verfahren zum filtern digitalisierter signale |
| US5652770A (en) * | 1992-09-21 | 1997-07-29 | Noise Cancellation Technologies, Inc. | Sampled-data filter with low delay |
| CA2145077C (en) * | 1992-09-21 | 1998-09-01 | Graham P. Eatwell | Sampled-data filter with low delay |
| US5440653A (en) * | 1993-09-24 | 1995-08-08 | Genesis Microchip Inc. | Image mirroring and image extension for digital filtering |
| US5619581A (en) * | 1994-05-18 | 1997-04-08 | Lord Corporation | Active noise and vibration cancellation system |
| KR100239449B1 (ko) * | 1997-05-06 | 2000-01-15 | 김영환 | 웨이브 디지탈 필터를 이용한 데이터 보간 필터 |
| US6442581B1 (en) * | 1999-09-21 | 2002-08-27 | Creative Technologies Ltd. | Lattice structure for IIR and FIR filters with automatic normalization |
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| US6711528B2 (en) * | 2002-04-22 | 2004-03-23 | Harris Corporation | Blind source separation utilizing a spatial fourth order cumulant matrix pencil |
| TWI267775B (en) * | 2004-04-12 | 2006-12-01 | Benq Corp | Lattice wave digital filter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825396A (en) | 1986-02-14 | 1989-04-25 | Siemens Aktiengesellschaft | Digital circuit for sampling rate variation and signal filtering and method for constructing the circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4393456A (en) * | 1981-03-19 | 1983-07-12 | Bell Telephone Laboratories, Incorporated | Digital filter bank |
| DE3118473C2 (de) * | 1981-05-09 | 1987-02-05 | Felten & Guilleaume Fernmeldeanlagen GmbH, 8500 Nürnberg | Verfahren zur Aufbereitung elektrischer Signale mit einer digitalen Filteranordnung |
| EP0070948B1 (fr) * | 1981-07-28 | 1985-07-10 | International Business Machines Corporation | Procédé de codage de la voix et dispositif de mise en oeuvre dudit procédé |
| DE3314647A1 (de) * | 1983-04-22 | 1984-10-25 | Siemens AG, 1000 Berlin und 8000 München | Wellendigitalfilter unter verwendung von brueckenwellendigitalfiltern |
-
1987
- 1987-02-12 CA CA000529601A patent/CA1273411A/en not_active Expired - Lifetime
- 1987-02-12 US US07/014,258 patent/US4825396A/en not_active Expired - Lifetime
- 1987-02-13 JP JP62031318A patent/JP2540460B2/ja not_active Expired - Lifetime
- 1987-02-13 EP EP87102072A patent/EP0234452B1/de not_active Expired - Lifetime
- 1987-02-13 DE DE8787102072T patent/DE3764973D1/de not_active Expired - Lifetime
- 1987-02-13 AT AT87102072T patent/ATE56844T1/de not_active IP Right Cessation
- 1987-02-14 KR KR87001260A patent/KR960008497B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825396A (en) | 1986-02-14 | 1989-04-25 | Siemens Aktiengesellschaft | Digital circuit for sampling rate variation and signal filtering and method for constructing the circuit |
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＡｃｏｕｓｔｉｃｓ，Ｓｐｅｅｃｈ，ａｎｄＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ，Ｖｏｌ．ＡＳＳＰ−３３，Ｎｏ．４，Ａｕｇｕｓｔ１９８５Ｐ．８９３−９０２ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0234452B1 (de) | 1990-09-19 |
| KR960008497B1 (en) | 1996-06-26 |
| EP0234452A1 (de) | 1987-09-02 |
| ATE56844T1 (de) | 1990-10-15 |
| CA1273411A (en) | 1990-08-28 |
| JPS62193312A (ja) | 1987-08-25 |
| US4825396A (en) | 1989-04-25 |
| DE3764973D1 (de) | 1990-10-25 |
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