CN1672327A - 数据处理电路 - Google Patents

数据处理电路 Download PDF

Info

Publication number
CN1672327A
CN1672327A CNA038181223A CN03818122A CN1672327A CN 1672327 A CN1672327 A CN 1672327A CN A038181223 A CNA038181223 A CN A038181223A CN 03818122 A CN03818122 A CN 03818122A CN 1672327 A CN1672327 A CN 1672327A
Authority
CN
China
Prior art keywords
functional unit
data
coefficient
memory device
carry out
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA038181223A
Other languages
English (en)
Other versions
CN1672327B (zh
Inventor
M·迪朗顿
L·帕基耶
V·里维埃
Q·赵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Entropic Communications LLC
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1672327A publication Critical patent/CN1672327A/zh
Application granted granted Critical
Publication of CN1672327B publication Critical patent/CN1672327B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0294—Variable filters; Programmable filters

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Image Processing (AREA)
  • Complex Calculations (AREA)
  • Facsimile Image Signal Circuits (AREA)
  • Picture Signal Circuits (AREA)

Abstract

本发明涉及一种用于执行多相滤波的数据处理系统。该电路包括能够执行多相滤波的功能单元(304，305，306)以及用于存储数据和系数的存储设备(301，302，308)。这些功能单元并行接收来自存储设备的数据和系数，根据所述数据和系数计算结果，并将这些结果提供给存储设备。

Description

数据处理电路
技术领域
本发明涉及一种数据处理电路，该数据处理电路至少包括能够执行n抽头多相滤波的第一功能单元和能够执行m抽头多相滤波的第二滤波单元以及能够存储数据和系数的存储设备，其中m和n是大于或等于2的整数。
本发明发现了例如在图像处理系统内尤其在实时系统内的应用。
背景技术
一些图像处理系统使用多相滤波器。例如，当以高清晰度格式广播视频数据时，必需将它们转换成标准格式，以便能够在其屏幕与高清晰度格式并不兼容的电视机上显示这些数据。多相滤波器特别使之有可能高质量执行这一转换。
1995年1月17日授权的美国专利US 5,383,155描述了多相滤波器的多个实施例。在一种实施例中，所描述的多相滤波器是包括串行放置的八个8抽头多相滤波器的64抽头多相滤波器。
图1图示在该专利中描述的8抽头多相滤波器。该滤波器包括寄存器101和108以及用于乘以系数c1至c8的111至118乘法器和加法器120。该滤波器以直接模式工作。
由该滤波器串行地逐一接收数据。这些数据例如对应于一幅输入图像的像素值P1至P8。此外，一个时钟控制寄存器。在每个时钟周期上，在寄存器101上接收数据项。当数据项抵达寄存器101时，位于寄存器101内的数据项向寄存器102移位，位于寄存器102内的数据项向寄存器103移位，依此类推。因而，在八个时钟周期之后，像素值P8位于寄存器101内，像素值P7位于寄存器102内，依此类推。随后，乘法器计算值c8*P8、c7*P7、等等。加法器120接下来计算结果S：
S＝c1*P1+c2*P2+c3*P3+c4*P4+c5*P5+c6*P6+c7*P7+c8*P8。
图2图示在美国专利US 5,383,155中描述的64抽头多相滤波器。该滤波器包括八个如图1所示的八个8抽头多相滤波器201至208以及八个寄存器211至218。这些滤波器串行放置，每个滤波器向下一滤波器发送将要处理的数据和它已经计算出的结果。假设图1中的滤波器是图2中的滤波器202。加法器120具有接收由滤波器201在前一时钟周期上根据八个数据项计算出的结果的输入S(-1)。因而，滤波器202根据16个数据项计算结果，滤波器203根据24个数据项计算结果，依此类推。因此，滤波器208根据64个数据项计算结果。寄存器211至217用于保证正确地串行放置滤波器201至208。
这样一种滤波器的缺点在于，它仅使用固定数量的抽头来执行多相滤波。这是因为，一旦将图2中的滤波器201至208串行放置，则不再有可能执行例如50抽头多相滤波。
然而，当前的视频处理系统需要各种类型的多相滤波，尤其由于在电视中使用的大量图像格式。因此，如果希望使用在上面介绍的专利中的教导，必需在这个电路中提供与所需要的多相滤波类型同样多的多相滤波器。这样一种解决方案具有很多缺点，尤其因为这些电路占用了电路中大量的硅的表面积。
发明内容
本发明的目的是推荐一种占用小的表面积和能够执行各种类型的多相位滤波的处理电路。
如在开篇段落中定义的根据本发明的处理电路的特征在于，功能单元能够并行接收来自存储设备的数据和系数，根据所述数据和系数计算结果，并将这些结果提供给存储设备。
根据本发明，由存储设备直接发送将要由功能单元处理的数据。这些功能单元利用存储设备通信。因而，功能单元并不物理地相互连接，这使之有可能通过适当地编程处理电路来执行各种类型的多相滤波。
例如，处理电路可以包括十个功能单元，每个都能够执行2抽头多相滤波。在这种情况下，如在下文中更详细地描述的，可以执行2抽头多相滤波，4抽头多相滤波，等等，直至20抽头多相滤波。例如，对于10抽头多相滤波来说，五个功能单元根据两个数据项计算中间结果，并且然后相加发送给存储设备的这些中间结果，从而获得最终结果。
有利地，至少一个功能单元能够根据直接模式和位移模式(transposed mode)起作用，该电路包括用于控制所述功能单元的功能模式的控制装置。
这使之有可能使用同一处理电路来在直接或位移模式中执行多相滤波，这增加可以由该处理电路执行的多相滤波类型的数量而不显著增加该电路的表面积。
优选地，至少一个功能单元还能够使用来自存储设备的两个数据项执行相乘-累加。这进一步增加了这样的电路的处理性能。
该处理电路可以同时执行多相滤波和一个或多个相乘-累加操作。这是有可能的，因为该电路具有大的灵活性。这是在为数据由存储设备发送给功能单元，每个功能单元相互独立；因此，这些功能单元可以执行彼此不同的工作。
有利地，处理电路包括能够在存储设备和至少一个功能单元之间提供数据、系数和结果传送的纵横连接(crossbar)。
这样的纵横连接确保了存储设备和功能单元之间与数据并行的快速通信以及对这样的通信的良好管理。
附图说明
将参考附图中所图示的实施例的例子进一步描述本发明，然而，本发明并不限制于此。
图1图示根据现有技术的8抽头多相滤波器；
图2图示使用图1所示滤波器的根据现有技术的64抽头多相滤波器；
图3图示根据本发明的处理电路；
图4a和图4b图示用于以直接模式和位移模式滤波的输入和输出图像像素；
图5图示可以在图3的处理电路中使用的功能单元；
图6图示可以在图3的处理电路中使用的另一个功能单元。
具体实施方式
图3图示根据本发明的处理电路。这样的电路包括数据存储设备301、系数存储设备302、读取纵横连接303、第一功能单元304、第二功能单元305、第三功能单元306、写入纵横连接307和结果存储设备308。
数据存储设备301、系数存储设备302和结果存储设备308构成存储设备。读取纵横连接303和写入纵横连接307构成纵横连接。
存储设备可以包括单个物理实体，例如能够存储数据、系数和结果的寄存器组。纵横连接还可以由单个物理实体构成。
第一功能单元304能够执行2抽头多相滤波，第二功能单元3 05能够执行4抽头多相滤波，并且第三功能单元306能够执行2抽头多相滤波。功能单元可以在一个时钟周期内接收来自数据存储设备301的数据项。这个数据项例如对应于输入图像的像素值，例如色度值。
假设希望利用图3的处理电路来执行4抽头多相滤波。
第一种解决方案包括单独使用第二功能单元305。将要处理的数据和系数发送给这个功能单元，它以类似于现有技术的方式处理它们，并提供例如对应于输出图像的像素值的结果。读取纵横连接303包括受图3中未图示的控制系统控制的复用器。这个读取纵横连接303将来自存储设备的数据和系数定向到第二功能单元305。
第二种解决方案包括使用第一功能单元304和第三功能单元306。如图4a所示，假设存在输入图像的五个像素值P1至P5，并希望使用系数c11至c14、c21至c24等等以及使用直接多相滤波来计算输出图像的七个像素值P’1至P’7，将值P’1至P’7定义为如下：
P’1＝c11*P1+c12*P2+c13*P3+c14*P4
P’2＝c21*P1+c22*P2+c23*P3+c24*P4
P’3＝c31*P1+c32*P2+c33*P3+c34*P4
P’4＝c41*P1+c42*P2+c43*P3+c44*P4
P’5＝c51*P1+c52*P2+c53*P3+c54*P4
P’6＝c61*P1+c62*P2+c63*P3+c64*P4
P’7＝c71*P2+c72*P3+c73*P4+c74*P5
在第一时钟周期期间，将值P1发送给能够执行直接2抽头多相滤波的第一功能单元304，将值P3发送给能够执行直接2抽头多相滤波的第三功能单元306，将系数c11和c12发送给第一功能单元304，并将系数c13和c14发送给第三功能单元306。在第二时钟周期期间，将值P2发送给第一功能单元304，并将值P4发送给第三功能单元306。
第一功能单元304随后计算第一中间结果c11*P1+c12*P2，而第三功能单元306计算第二中间结果c13*P3+c14*P4。利用写入纵横连接307将这些中间结果发送给结果存储设备308。一旦存储在存储设备内，则可以利用在图3中未图示的加法器顺序地相加这些中间结果，从而获得值P’1。
在下一个时钟周期上，将系数c21和c22发送给第一功能单元304，并将系数c23和c24发送给第三功能单元306。随后，第一功能单元304计算中间结果c21*P1+c22*P2，而第三功能单元306计算另一个中间结果c23*P3+c24*P4。利用写入纵横连接307将这些中间结果发送给结果存储设备308。
随后是用于计算值P’3至P’6的相同程序。
在计算c61*P1+c62*P2和c63*P3+c64*P4之后的时钟周期上，将值P3发送给第一功能单元304，将值P5发送给第三功能单元306，将系数c71和c72发送给第一功能单元304，并将系数c73和c74发送给第三功能单元306。随后，第一功能单元304计算中间结果c71*P2+c72*P3，而第三功能单元306计算另一个中间结果c73*P4+c74*P5。利用写入纵横连接307将这些中间结果发送给结果存储设备308。
如果希望使用图3的处理电路执行6抽头多相滤波，则有可能使用第一功能单元304和第二功能单元305，或者使用第二功能单元305和第三功能单元306。
如果希望执行8抽头多相滤波，则使用三个功能单元304至306。
图3的处理电路还使之有可能并行执行2抽头多相滤波和6抽头多相滤波，或者两个并行的4抽头多相滤波。
结果，根据本发明的处理电路使之有可能执行需要与现有技术中所需要的基本相当的表面积的若干类型的多相滤波。这是因为如从图4中更详细地看出的，这些功能单元在表面积方面与现有技术中所使用的基本相当。
将上面描述的例子应用于直接多相滤波。有可能使用根据本发明的处理电路来执行位移多相滤波，如果可以利用能够执行位移多相滤波的功能单元的话。
如图4b所示，假设存在输入图像的五个像素值P1至P5，并希望使用系数c11至c14和c21至c24和使用位移多相滤波来计算输出图像的两个像素值P”1和P”2，值P”1至P”2被定义为如下：
P”1＝c11*P1+c12*P2+c13*P3+c14*P4
P”2＝c21*P2+c22*P3+c23*P4+c24*P5
在第一时钟周期期间，将值P1发送给能够执行位移2抽头多相滤波的第一功能单元304，将值P3发送给能够执行位移2抽头多相滤波的第三功能单元306，将系数c11和0发送给第一功能单元304，并将系数c13和0发送给第三功能单元306。随后计算值c11*P1并将之存储在第一功能单元304的寄存器内。以同样的方式，计算值c13*P3并将之存储在第三功能单元306的寄存器内。
在第二时钟周期期间，将值P2发送给第一功能单元304，将值P4发送给第三功能单元306，将系数c21和c12发送给第一功能单元304，并将系数c23和c14发送给第三功能单元306。随后，第一功能单元304计算值c11*P1+c12*P2，并且第三功能单元306计算值c13*P3+c14*P4。将这些值发送给结果存储设备308。
在第三时钟周期期间，将值P3发送给第一功能单元304，将值P5发送给第三功能单元306，将系数0和c22发送给第一功能单元304，并将系数0和c24发送给第三功能单元306。随后，第一功能单元304计算值c21*P2+c22*P3，而第三功能单元306计算值c23*P4+c24*P5。将这些值发送给结果存储设备308。
因而，可以看出根据本发明的处理电路可以减少滤波初始化所需要的时间。这是因为：为了使用五个像素值执行位移多相滤波，如图4b所示，现有技术的处理电路需要五个时钟周期，而根据本发明的电路仅需要三个时钟周期来初始化该滤波。
图5图示可以在根据本发明的处理电路中使用的功能单元，例如第一功能单元304。此第一功能单元包括四个寄存器501至504、六个复用器511至516、两个乘法器521和522和加法器531。
该功能单元可以根据直接模式和位移模式工作。当该功能单元以直接模式工作时，受图4中未图示的控制电路控制的复用器511至514选择沿着实线所示路径的数据。当功能单元以位移模式工作时，复用器511至514选择沿着虚线所示路径的数据。
采用参考图3详细描述的例子，当使用第一功能单元304和第三功能单元306来执行直接4抽头多相滤波时。在第一时钟周期上，将值P1发送给寄存器501，将数据c12发送给乘法器521，并将系数c11发送给乘法器522。在第二时钟周期上，将值P2发送到寄存器501内。随后将值P1发送到寄存器502内。这是因为设计这些寄存器，以便在每个时钟周期上，在寄存器内存在的数据项离开该寄存器。随后，乘法器521计算值c12*P2，并且乘法器522计算值c11*P1。然后，加法器531计算值c12*P2+c11*P1，随后将其发送给结果存储设备308。
在随后的时钟周期上，用系数c21和c22替换系数c11和c12。利用复用器515将值P2重新注入寄存器501。类似地，利用复用器516将值P1重新注入寄存器502。然后，功能单元计算值c22*P2+c21*P1。随后执行相同的程序来计算P’3至P’6。
当为了计算P’7而将值P3发送到寄存器501内时，将值P2发送到寄存器502内。随后，乘法器521和522计算值c72*P3和c71*P2，并且加法器531计算值c71*P2+c72*P3，将其发送给结果存储设备308。
采用参考图3详细描述的例子，当使用第一功能单元304和第三功能单元306来执行位移4抽头多相滤波时。
在第一时钟周期上，将值P1发送给乘法器521和522，将系数c11发送给乘法器521，并将零系数发送给乘法器522。随后计算值c11*P1，并将之存储在寄存器503内。
在第二时钟周期上，将值P2发送给乘法器521和522，将系数c21发送给乘法器521，并将系数c12发送给乘法器522。随后计算值c21*P2并将之存储在寄存器503内，同时加法器531计算值c11*P1+c12*P2，将其存储在寄存器504内，并将在第三时钟周期上将其发送给结果存储设备308。
在第三时钟周期上，将值P3发送给乘法器521和522，将系数c21发送给乘法器522，并将零系数发送给乘法器521。随后计算值c22*P3+c21*P2并将之存储在寄存器504内，而且将在下一时钟周期上将其发送给结果存储设备308。
图6图示可以在根据本发明的处理电路中使用的另一个功能单元。这种类型的功能单元除了在图5中已经描述过的单元之外还包括附加的复用器517。除了直接2抽头多相滤波和位移2抽头多相滤波之外，该功能单元还能够执行在图3的数据存储设备301内存储的数据的相乘-累加。
当这个功能单元必须执行相乘-累加时，受在图6中未图示的控制电路控制的复用器511至514选择沿着以实线表示的路径的数据。在功能单元执行多相滤波时接收系数的标记为c2的输入在此接收在数据存储设备301内存储的数据项。这利用读取纵横连接303是可能的，这使之有可能将数据项从数据存储设备301发送给功能单元的任一输入。
例如假设希望根据四个数据P1至P4计算值P1*P2+P3*P4。在第一时钟周期期间，将数据项P1发送给标记为P的输入，并将数据项P2发送给标记为c2的输入。随后通过乘法器521计算值P1*P2，并将之存储在寄存器503内。在第二时钟周期期间，将值P1P2发送给寄存器504，将数据项P3发送给标记为P的输入，并将数据项P4发送给标记为c2的输入。随后通过乘法器521计算值P3*P4并将之存储在寄存器503内。在第三时钟周期期间，加法器531在值P1*P2和P3*P4之间执行相加，随后将该相加的结果存储在寄存器504内，并可以在随后的时钟周期上发送给结果存储设备308。
这种类型的相乘-累加例如用于执行矩阵乘法或卷积滤波。
这种类型的功能单元能够执行各种类型的滤波。当将这种类型的功能单元集成在根据本发明的电路中时，它因此可以独立于其它的功能单元来执行各种处理。例如，假设图3的功能单元304至306是图6所示的类型，则可以使用图3的处理电路来同时执行6抽头多相滤波和相乘-累加、或者直接4抽头多相滤波和位移4抽头多相滤波、或者直接2抽头多相滤波、位移4抽头多相滤波和相乘-累加。
自然，因为根据本发明的处理电路具有很大的灵活性，所以根据功能单元的数量和类型，可以预期大量的同时处理。
图3所示的类似电路可以在图像处理系统内使用，用于计算像素值，以便在屏幕上显示这些像素。这种类型的图像处理系统例如可以合并在解码器、电视机的接收机解码器设备、电视机、中央计算机单元或计算机屏幕内。这种类型的图像处理系统可以在通信网络内使用，所述通信网络包括能够发送表示至少一幅图像的信号的至少一个发射机、传输网络和能够接收所述信号的接收机。
动词“包括”及其变化形式应当广泛地进行解释，也就是说并不排除在所述动词之后列出的那些单元之外的单元的存在，而且也不排除已经在所述动词之后列出且前缀有冠词“一”或“一个”的多个单元的存在。

Claims (8)

1.一种数据处理电路，至少包括能够执行n抽头多相滤波的第一功能单元(304)和能够执行m抽头多相滤波的第二滤波单元(306)以及能够存储数据和系数的存储设备(301，302，308)，其中m和n是大于或等于2的整数，其特征在于，这些功能单元能够并行接收来自存储设备的数据和系数，根据所述数据和系数计算结果，并将这些结果提供给存储设备。
2.如权利要求1所述的处理电路，其特征在于，至少一个功能单元能够根据直接模式和位移模式工作，该电路包括用于控制所述功能单元的功能模式的控制装置(511-514)。
3.如权利要求1和2之一所述的处理电路，其特征在于，至少一个功能单元还能够使用来自存储设备的两个数据项执行相乘-累加。
4.如权利要求1至3之一所述的处理电路，其特征在于，它包括能够在存储设备和至少一个功能单元之间执行数据、系数和结果传送的纵横连接(303，307)。
5.一种图像处理系统，包括如权利要求1所述的处理电路。
6.一种用于电视机的接收机解码器设备，包括至少一个如权利要求5所述的图像处理系统。
7.一种设备，包括至少一个预定用于显示图像的屏幕和如权利要求5所述的图像处理系统。
8.一种通信网络，包括：能够发送表示至少一幅图像的信号的至少一个发射机、传输网络、能够接收所述信号的接收机和如权利要求5所述的图像处理系统。
CN038181223A 2002-07-31 2003-07-09 数据处理电路 Expired - Fee Related CN1672327B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0209745 2002-07-31
FR0209745 2002-07-31
PCT/IB2003/003061 WO2004013963A2 (en) 2002-07-31 2003-07-09 Data processing circuit

Publications (2)

Publication Number Publication Date
CN1672327A true CN1672327A (zh) 2005-09-21
CN1672327B CN1672327B (zh) 2012-12-19

Family

ID=31198216

Family Applications (1)

Application Number Title Priority Date Filing Date
CN038181223A Expired - Fee Related CN1672327B (zh) 2002-07-31 2003-07-09 数据处理电路

Country Status (7)

Country Link
US (1) US8452827B2 (zh)
EP (1) EP1527516A2 (zh)
JP (1) JP4619784B2 (zh)
KR (1) KR100970517B1 (zh)
CN (1) CN1672327B (zh)
AU (1) AU2003281787A1 (zh)
WO (1) WO2004013963A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100536331C (zh) * 2007-09-11 2009-09-02 上海广电（集团）有限公司中央研究院 一种半并行滤波器及其实现方法
WO2014169480A1 (zh) * 2013-04-19 2014-10-23 中国科学院自动化研究所 一种并行滤波方法及相应的装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812110B1 (en) 2003-05-09 2004-11-02 Micron Technology, Inc. Methods of forming capacitor constructions, and methods of forming constructions comprising dielectric materials

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59151396A (ja) 1983-02-15 1984-08-29 Sharp Corp 半導体読み出し専用メモリ回路
GB2137839B (en) * 1983-04-09 1986-06-04 Schlumberger Measurement Digital signal processors
US4785411A (en) * 1986-08-29 1988-11-15 Motorola, Inc. Cascade filter structure with time overlapped partial addition operations and programmable tap length
JPH0799627B2 (ja) 1987-01-23 1995-10-25 松下電器産業株式会社 半導体メモリの書き込み読み出し回路
KR970008786B1 (ko) 1987-11-02 1997-05-29 가부시기가이샤 히다찌세이사꾸쇼 반도체 집적회로
US4954992A (en) 1987-12-24 1990-09-04 Mitsubishi Denki Kabushiki Kaisha Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor
US4864574A (en) 1988-02-04 1989-09-05 Rockwell International Corporation Injection lock clock detection apparatus
US4953130A (en) 1988-06-27 1990-08-28 Texas Instruments, Incorporated Memory circuit with extended valid data output time
US5031150A (en) 1988-08-26 1991-07-09 Kabushiki Kaisha Toshiba Control circuit for a semiconductor memory device and semiconductor memory system
US4975877A (en) 1988-10-20 1990-12-04 Logic Devices Incorporated Static semiconductor memory with improved write recovery and column address circuitry
JPH07109976B2 (ja) * 1989-02-23 1995-11-22 エルエスアイ・ロジック株式会社 ディジタルフィルタを用いた演算装置
US5077690A (en) 1989-08-09 1991-12-31 Atmel Corporation Memory input data test arrangement
US5383145A (en) 1993-10-14 1995-01-17 Matsushita Electric Industrial Co., Ltd. Digital filter and digital signal processing system
US5383155A (en) 1993-11-08 1995-01-17 International Business Machines Corporation Data output latch control circuit and process for semiconductor memory system
FR2776093A1 (fr) * 1998-03-10 1999-09-17 Philips Electronics Nv Circuit processeur programmable muni d'une memoire reconfigurable, pour realiser un filtre numerique
JP3487178B2 (ja) * 1998-06-09 2004-01-13 日本ビクター株式会社 デジタル数値列の補正装置及び方法
US6201843B1 (en) 1999-02-25 2001-03-13 L-3 Communications, Inc. Rapid acquisition dispersive channel receiver integrated circuit
US6963890B2 (en) * 2001-05-31 2005-11-08 Koninklijke Philips Electronics N.V. Reconfigurable digital filter having multiple filtering modes
US6889238B2 (en) * 2001-06-25 2005-05-03 Lockheed Martin Corporation Parallel decimator adaptive filter and method for all-rate gigabit-per-second modems

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100536331C (zh) * 2007-09-11 2009-09-02 上海广电（集团）有限公司中央研究院 一种半并行滤波器及其实现方法
WO2014169480A1 (zh) * 2013-04-19 2014-10-23 中国科学院自动化研究所 一种并行滤波方法及相应的装置
US9966932B2 (en) 2013-04-19 2018-05-08 Beijing Smartlogic Technology Ltd. Parallel filtering method and corresponding apparatus

Also Published As

Publication number Publication date
WO2004013963A3 (en) 2004-06-03
JP4619784B2 (ja) 2011-01-26
JP2005535202A (ja) 2005-11-17
US20060036665A1 (en) 2006-02-16
WO2004013963A2 (en) 2004-02-12
US8452827B2 (en) 2013-05-28
AU2003281787A1 (en) 2004-02-23
EP1527516A2 (en) 2005-05-04
KR20050033633A (ko) 2005-04-12
KR100970517B1 (ko) 2010-07-16
CN1672327B (zh) 2012-12-19

Similar Documents

Publication Publication Date Title
US20040268096A1 (en) Digital imaging apparatus
CN1044059C (zh) 可编程数字滤波器
CN1305313C (zh) 以管线架构应用于离散余弦变换与反离散余弦变换的系统
JP2021528764A (ja) ニューラルプロセッサ
JP5025658B2 (ja) プラットフォームおよびこのプラットフォームを用いた処理方法
CN1009414B (zh) 使用变换编码的电视传输系统
CN1235483A (zh) 预测滤波器
CN1801882A (zh) 显示打印进度状态的方法和设备
CN1142498C (zh) 资源总线接口
CN1652155A (zh) 一种改变数字图像尺寸的方法及装置
CN1852442A (zh) 一种分层运动估计方法和超大规模集成电路
CN1268231A (zh) 数据块规模可变的2维逆向离散余弦变换机
CN100340971C (zh) 运算装置
CN1672327A (zh) 数据处理电路
CN1545765A (zh) 可变长度编码打包体系结构
CN1223940C (zh) 图像处理装置
Dyer et al. Design and analysis of system on a chip encoder for JPEG2000
Iwata et al. A 256 mW 40 Mbps full-HD H. 264 high-profile codec featuring a dual-macroblock pipeline architecture in 65 nm CMOS
Shen et al. Pipelined implementation of AI-based Loeffler DCT
Savić et al. Novel memory efficient hardware architecture for 5/3 lifting-based 2D Inverse DWT
CN107911610A (zh) 一种应用于图像采集模块的数据处理系统
CN1780402A (zh) 视频图像运动补偿装置
CN1173574C (zh) 利用数字信号处理器实现小波视频编码和解码的方法
CN1647030A (zh) 数据处理系统
CN1665269A (zh) 一种在拍摄过程中改变数字图像尺寸的方法及装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: NXP CO., LTD.

Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V.

Effective date: 20070907

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20070907

Address after: Holland Ian Deho Finn

Applicant after: Koninkl Philips Electronics NV

Address before: Holland Ian Deho Finn

Applicant before: Koninklijke Philips Electronics N.V.

ASS Succession or assignment of patent right

Owner name: TRIGEMINAL MICROSYSTEMS(FAR EAST) CO., LTD.

Free format text: FORMER OWNER: KONINKL PHILIPS ELECTRONICS NV

Effective date: 20100925

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20100925

Address after: Grand Cayman, Cayman Islands

Applicant after: Trident Microsystems (Far East) Ltd.

Address before: Holland Ian Deho Finn

Applicant before: Koninkl Philips Electronics NV

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ENTROPY COMMUNICATION CO., LTD.

Free format text: FORMER OWNER: TRIDENT MICROSYSTEMS (FAR EAST) LTD.

Effective date: 20130221

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130221

Address after: American California

Patentee after: Entropic Communications, Inc.

Address before: Grand Cayman, Cayman Islands

Patentee before: Trident Microsystems (Far East) Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20121219

Termination date: 20170709