JP4619784B2 - データ処理回路 - Google Patents

Description

本発明は、ｍとｎを２以上の整数としたとき、ｎタップ型多相フィルタリングを実行可能な第１機能装置と、ｍタップ型多相フィルタリングを実行可能な第２機能装置と、データと係数を記憶可能なメモリ装置とを少なくとも含むデータ処理回路に関する。

本発明は、映像処理システム、なかでも、リアルタイムシステムに適用例を見いだせる。

映像処理システムには多相フィルタを用いているものがある。たとえば、映像データが高精度フォーマットで放送される場合、高精度フォーマットと非互換の画面をもつテレビにそのデータを表示するには、そのデータのフォーマットを標準フォーマットに変換する必要がある。多相フィルタは特に高品質でこうした変換を実行することが可能である。

１９９５年１月１７日に権利が付与された米国特許第５，３８３，１５５号明細書には、多相フィルタの実施例がいくつか記載されている。そのうちの１つの実施例に記載された多相フィルタには、連続して配置された８個の８タップ型多相フィルタからなる６４タップ型多相フィルタがある。

図１は上記特許に記載された８タップ型多相フィルタを示す。本フィルタは、レジスタ１０１、１０８、１１１乃至１１８と、係数ｃ１乃至ｃ８を乗算する複数の乗算器と、１つの加算器１２０とから構成されている。このフィルタは直接方式で機能するものである。

このフィルタにより、データが次々直列に受信される。こうしたデータは、たとえば、入力映像の画素値Ｐ１乃至Ｐ８に相当する。さらに、レジスタはクロックにより制御される。各クロックサイクルにおいて、１つのデータがレジスタ１０１に受信される。データがレジスタ１０１に到達すると、レジスタ１０１にあるデータはレジスタ１０２に移送され、レジスタ１０２にあるデータはレジスタ１０３に移送され、これが続いていく。したがって、８クロックサイクルの後で、画素値Ｐ８はレジスタ１０１にあり、画素値Ｐ７はレジスタ１０２にあり、と続いていく。次に、乗算器が値ｃ８＊Ｐ８， ｃ７＊Ｐ７， ．．．．を計算する。次いで、加算器が結果Ｓを以下のように計算する。

Ｓ＝ｃ１＊Ｐ１＋ｃ２＊Ｐ２＋ｃ３＊Ｐ３＋ｃ４＊Ｐ４＋ｃ５＊Ｐ５ ＋ｃ６＊Ｐ６＋ｃ７＊Ｐ７＋ｃ８＊Ｐ８

図２は、米国特許第５，３８３，１５５号明細書に記載された６４タップ型多相フィルタを示す。このフィルタは、図１に示すような８つの８タップ型多相フィルタ２０１乃至２０８ならびに８つのレジスタ２１１乃至２１８から構成される。こうしたフィルタは直列に配置され、各フィルタが次のフィルタで処理されるデータとそのフィルタが計算した結果を次のフィルタに送るようになっている。図１のフィルタが図２のフィルタ２０２だと仮定すると、加算器１２０は、前のクロックサイクルで８つのデータからフィルタ２０１により計算された結果を受け取る入力Ｓ（−１）を備えている。すなわち、フィルタ２０２は１６のデータからの結果を計算し、フィルタ２０３は２４のデータからの結果を計算し、と続いていく。したがって、フィルタ２０８は６４のデータからの結果を計算する。レジスタ２１１乃至２１７は、フィルタ２０１乃至２０８が正確に直列配置されていることを確認する機能をもつ。

こうしたフィルタの欠点は、固定数のタップを備えた多相フィルタリングしか実行できないことにある。というのは、図２のフィルタ２０１乃至２０８が直列配置されると、たとえば、５０タップ型多相フィルタリングを実行することはもはや不可能なためである。

しかし、現在の映像処理システムには、特にテレビで多数の映像フォーマットが使用されているという理由から、多数の多相フィルタリングが必要とされる。その結果、上記の特許で教示されたことを使用するとしても、必要とされる多相フィルタリングの種類と同数の多相フィルタを上記回路に備えなければならない。こうした解決法は、特に回路を占めるシリコン表面積が広くなる理由から、多くの欠点を有する。

本発明の目的は、表面積が小さく、様々な種類の多相フィルタリングを実行可能な処理回路を提案することにある。

冒頭の段落で限定されたように本発明の処理回路は、機能装置が
メモリ装置から到来するデータと係数を並列に受信し、前記データと係数から結果を計算して、それらの結果をメモリ装置に供給することが可能なことを特徴とする。

本発明によると、機能装置により処理されるデータは直接、メモリ装置により送られる。複数の機能装置はメモリ装置を介して情報を交換する。したがって、これらの機能装置は互いに物理的には接続されておらず、このことにより、適切に処理回路をプログラムすることで多種類の多相フィルタリングを実行可能になる。

たとえば、処理回路は、それぞれが２タップ型多相フィルタリングを実行する１０の機能装置を含むことが可能である。この場合には、以下により詳細に説明されるが、２タップ型多相フィルタリング、４タップ型多相フィルタリング、と続き、最高２０タップ型多相フィルタリングを実行することが可能になる。例えば、１０タップ型多相フィルタリングでは、５つの機能装置が２つのデータから複数の中間結果を計算して、これらの中間結果はメモリ装置に送られ、次いで、加算されて、最終結果が得られる。

利点としては、少なくとも１つの機能装置は、直接モードおよび転置モードにより機能することができ、処理回路が前記機能装置の機能モードを制御する制御手段を含んでいることがある。

このため、同じ処理回路で、直接または転置モードで多相フィルタリングを実行することができ、これにより、回路の表面積をあまり増やすことなく、この処理回路により実行可能な多相フィルタリングの種類を増やせる。

好ましいこととしては、少なくとも１つの機能装置はさらに、メモリ装置から到来する２つのデータを用いて乗算累積を実行可能なことである。このため、こうした回路の処理能力が一層増大することになる。

この処理回路は１つの多相フィルタリングと１つまたは複数の乗算累積演算を同時に実行可能である。これが可能なのは本回路の柔軟性が大きいためである。というのは、メモリ装置によりデータが機能装置に送られて、各機能装置は互いから独立し、その結果、機能装置は互いに異なるタスクを実行可能なためである。

利点としては、処理回路は、メモリ装置と少なくとも１つの機能装置の間でデータ、係数および結果を転送可能なクロスバーを含んでいることがある。

こうしたクロスバーは、メモリ装置と上記の複数の機能装置の間でのデータの並列高速通信ならびにこうした通信の良好な管理を保証するものである。

本発明は、図示された実施例を参照しながら以下に説明されるが、これらの実施例が本発明を制限するものではない。

図３は、本発明による処理回路を示している。この回路は、データ記憶装置３０１と、係数記憶装置３０２と、読取りクロスバー３０３と、第１機能装置３０４と、第２機能装置３０５と、第３機能装置３０６と、書込みクロスバー３０７と、結果記憶装置３０８とから構成される。

データ記憶装置３０１と、係数記憶装置３０２と、結果記憶装置３０８とがメモリ装置を形成している。読取りクロスバー３０３と、書込みクロスバー３０７とがクロスバーを形成している。

メモリ装置は、単一の物理体、たとえば、データ、係数および結果を記憶可能なレジスタバンクを含むことができる。クロスバーは単一物理体から構成することも可能である。

第１機能装置３０４は２タップ型多相フィルタリングを、第２機能装置３０５は４タップ型多相フィルタリングを、第３機能装置３０６は２タップ型多相フィルタリングを、それぞれ実行する。機能装置は、１クロックサイクルで、データ記憶装置３０１から到来するデータを受け取ることができる。このデータは、たとえば、クロミナンス値などの入力映像の画素値に相当する。

図３の処理回路で、４タップ型多相フィルタリングの実行が求められていると仮定する。

第１の解決法は、第２機能装置３０５だけを使用する。処理されるデータならびに係数はこの機能装置に送られる。この機能装置は、従来技術と同じようにデータと係数を処理して、たとえば、出力映像の画素値に相当する結果を供給する。読取りクロスバー３０３は、図３には図示されてないが、制御システムにより制御された複数のマルチプレクサを備えている。この読取りクロスバー３０３は、メモリ装置から到来するデータと係数を第２機能装置３０５に向けるものである。

第２解決法は、第１機能装置３０４と第３機能装置３０６を使用する。図４ａに示すように、出力映像の５つの画素値Ｐ１乃至Ｐ５があり、ｃ_１１乃至ｃ_１４、ｃ_２１乃至ｃ_２４、と続く係数と直接多相フィルタリングを使用して出力映像の７つの画素値Ｐ’１乃至Ｐ’７を計算することが求められることを仮定する。値Ｐ’１乃至Ｐ’７は以下のように定義される。

Ｐ’１＝ｃ_１１＊Ｐ１＋ｃ_１２＊Ｐ２＋ｃ_１３＊Ｐ３＋ｃ_１４＊Ｐ４
Ｐ’２＝ｃ_２１＊Ｐ１＋ｃ_２２＊Ｐ２＋ｃ_２３＊Ｐ３＋ｃ_２４＊Ｐ４
Ｐ’３＝ｃ_３１＊Ｐ１＋ｃ_３２＊Ｐ２＋ｃ_３３＊Ｐ３＋ｃ_３４＊Ｐ４
Ｐ’４＝ｃ_４１＊Ｐ１＋ｃ_４２＊Ｐ２＋ｃ_４３＊Ｐ３＋ｃ_４４＊Ｐ４
Ｐ’５＝ｃ_５１＊Ｐ１＋ｃ_５２＊Ｐ２＋ｃ_５３＊Ｐ３＋ｃ_５４＊Ｐ５
Ｐ’６＝ｃ_６１＊Ｐ１＋ｃ_６２＊Ｐ２＋ｃ_６３＊Ｐ３＋ｃ_６４＊Ｐ４
Ｐ’７＝ｃ_７１＊Ｐ２＋ｃ_７２＊Ｐ３＋ｃ_７３＊Ｐ４＋ｃ_７４＊Ｐ５

第１クロックサイクル中に、値Ｐ１は、直接２タップ多相フィルタリングを実行可能な第１機能装置３０４に送られ、値Ｐ３は、直接２タップ多相フィルタリングを実行可能な第３機能装置３０６に送られて、係数ｃ_１１とｃ_１２は、第１機能装置３０４に送られ、係数ｃ_１３とｃ_１４は、第３機能装置３０６に送られる。第２クロックサイクル中に、値Ｐ２は、第１機能装置３０４に送られ、値Ｐ４は、第３機能装置３０６に送られる。

次いで、第１機能装置３０４は、第１中間結果ｃ_１１＊Ｐ１＋ｃ_１２＊Ｐ２を計算し、第３機能装置３０６は、第２中間結果ｃ_１３＊Ｐ３＋ｃ_１４＊Ｐ４を計算する。これらの中間結果は、書込みクロスバー３０７により結果記憶装置３０８に送られる。ひとたびメモリ装置に記憶された後、これらの中間結果は、図３に示されてない加算器により、加算されて、値Ｐ’１となる。

次のクロックサイクルで、係数ｃ_２１とｃ_２２は、第１機能装置３０４に送られ、係数ｃ_２３とｃ_２４は、第３機能装置３０６に送られる。次いで、第１機能装置３０４は中間結果ｃ_２１＊Ｐ１＋ｃ_２２＊Ｐ２を計算して、第３機能装置３０６は他の中間結果ｃ_２３＊Ｐ３＋ｃ_２４＊Ｐ４を計算する。これらの中間結果は、書込みクロスバー３０７により、結果記憶装置３０８に送られる。

値Ｐ’３乃至Ｐ’６を計算するのにも同様の処理を実行する。

ｃ_６１＊Ｐ１＋ｃ_６２＊Ｐ２およびｃ_６３＊Ｐ３＋ｃ_６４＊Ｐ４の計算の後のクロックサイクルで、値Ｐ３は、第１機能装置３０４に送られ、値Ｐ５は、第３機能装置３０６に送られ、係数ｃ_７１とｃ_７２は、第１機能装置３０４に送られ、係数ｃ_７３とｃ_７４は、第３機能装置３０６に送られる。次いで、第１機能装置３０４は、中間結果ｃ_７１＊Ｐ２＋ｃ_７２＊Ｐ３を計算し、第３機能装置３０６は他の中間結果ｃ_７３＊Ｐ４＋ｃ_７４＊Ｐ５を計算する。これらの中間結果は、書込みクロスバー３０７により、結果記憶装置３０８に送られる。

図３の処理回路により６タップ型多相フィルタリングの実行が求められている場合には、第１機能装置３０４と第２機能装置３０５、または第２機能装置３０５と第３機能装置３０６を使用することが可能である。

８タップ型多相フィルタリングの実行が求められている場合、３つの機能装置３０４乃至３０６が使用される。

図３の処理回路により、２タップ型多相フィルタリングと６タップ型多相フィルタリングを並列に実行したり、または２つの並列な４タップ型多相フィルタリングを実行することが可能になる。

結果として、本発明による処理回路は、従来技術で必要とされる表面積程度で、いくつかの種類の多相フィルタリングを実行できる。というのは、図４ａ、４ｂにより詳細に示されることになるが、機能装置が、表面積に関して従来技術のそれとほぼ同等なためである。

上記の例は直接多相フィルタリングに当てはまる。本発明による処理回路を用いれば、転置多相フィルタリングを実行可能な機能装置が利用できる場合には転置多相フィルタリングを実行可能である。

図４ｂに示すように、入力映像の５つの画素値Ｐ１乃至Ｐ５があり、係数ｃ_１１乃至ｃ_１４およびｃ_２１乃至ｃ_２４ならびに転置多相フィルタリングを使用して、出力映像の２つの画素値Ｐ”１およびＰ”２を計算することが求められていると仮定すると、値Ｐ”１とＰ”２は以下のように定義される。

Ｐ”１＝ｃ_１１＊Ｐ１＋ｃ_１２＊Ｐ２＋ｃ_１３＊Ｐ３＋ｃ_１４＊Ｐ４
Ｐ”２＝ｃ_２１＊Ｐ２＋ｃ_２２＊Ｐ３＋ｃ_２３＊Ｐ４＋ｃ_２４＊Ｐ５

第１クロックサイクル中に、値Ｐ１は、転置２タップ型多相フィルタリングを実行可能な第１機能装置３０４に送られ、値Ｐ３は、転置２タップ型多相フィルタリングを実行可能な第３機能装置３０６に送られ、係数ｃ_１１と０は、第１機能装置３０４に送られ、係数ｃ_１３と０は、第３機能装置３０６に送られる。次いで、値ｃ_１１＊Ｐ１が計算され、第１機能装置３０４のレジスタに記憶される。同様にして、値ｃ_１３＊Ｐ３が計算されて第３機能装置３０６のレジスタに記憶される。

第２クロックサイクル中に、値Ｐ２は、第１機能装置３０４に送られ、値Ｐ４は第３機能装置３０６に送られ、係数ｃ_２１とｃ_１２は第１機能装置３０４に送られ、係数ｃ_２３とｃ_１４は第３機能装置３０６に送られる。次いで、第１機能装置３０４は値ｃ_１１＊Ｐ１＋ｃ_１２＊Ｐ２を計算し、第３機能装置３０６は値ｃ_１３＊Ｐ３＋ｃ_１４＊Ｐ４を計算する。これらの値は結果記憶装置３０８に送られる。

第３クロックサイクル中に、値Ｐ３は第１機能装置３０４に送られ、値Ｐ５は第３機能装置３０６に送られ、係数０とｃ_２２は第１機能装置３０４に送られ、係数０とｃ_２４は第３機能装置３０６に送られる。次いで、第１機能装置３０４は値ｃ_２１＊Ｐ２＋ｃ_２２＊Ｐ３を計算し、第３機能装置３０６は値ｃ_２３＊Ｐ４＋ｃ_２４＊Ｐ５を計算する。これらの値は結果記憶装置３０８に送られる。

したがって、本発明による処理回路は、フィルタリングの初期化にかかる時間を短められることが理解できる。というのは、図４ｂに示すように５つの画素値を用いて転置多相フィルタリングを実行するためには、従来技術の処理回路では５クロックサイクルが必要だったが、本発明による回路ではこのフィルタリングを初期化するのにわずか３クロックサイクルしか必要とされない。

図５は、本発明による処理回路で使用可能な機能装置、たとえば、第１機能装置３０４を示している。この機能装置は、４つのレジスタ５０１乃至５０４と、６つのマルチプレクサ５１１乃至５１６と、２つの乗算器５２１、５２２と、１つの加算器５３１とから構成されている。

この機能装置は、直接モードおよび転置モードに応じて機能する。この機能装置が直接モードで機能する場合、図４ａ、４ｂに示してないが、制御回路により制御されるマルチプレクサ５１１乃至５１４が、実線で示された経路を辿ったデータを選択する。この機能装置が転置モードで機能する場合、マルチプレクサ５１１乃至５１４が点線で示された経路を辿ったデータを選択する。

第１機能装置３０４と第３機能装置３０６が直接４タップ型多相フィルタリングを実行するのに使用されている場合の図３に関する記載に詳細に示された例を取り上げてみる。第１クロックサイクルでは、値Ｐ１はレジスタ５０１に送られ、値ｃ_１２はマルチプレクサ５２１に送られ、係数ｃ_１１は乗算器５２２に送られる。第２クロックサイクルでは、値Ｐ２はレジスタ５０１に送られる。次いで、値Ｐ１はレジスタ５０２に送られる。というのは、各クロックサイクルで、レジスタにあるデータがこのレジスタから出ていくように各レジスタが設計されているためである。次に、乗算器５２１は値ｃ_１２＊Ｐ２を計算し、乗算器５２２は値ｃ_１１＊Ｐ１を計算する。さらに、加算器５３１が値ｃ_１２＊Ｐ２＋ｃ_１１＊Ｐ１を計算し、その値は結果記憶装置３０８に送られる。

以下のクロックサイクルでは、係数ｃ_１１、ｃ_１２は係数ｃ_２１、ｃ_２２と置換される。値Ｐ２が、マルチプレクサ５１５により、レジスタ５０１に再度入力される。同様に、値Ｐ１が、マルチプレクサ５１６により、レジスタ５０２に再度入力される。さらに、機能装置は値ｃ_２２＊Ｐ２＋ｃ_２１＊Ｐ１を計算する。Ｐ”３乃至Ｐ’６を計算するために同じ処理が行われる。

Ｐ’７の計算のために、値Ｐ３がレジスタ５０１に送られると、値Ｐ２はレジスタ５０２に送られる。次いで、乗算器５２１と５２２が値ｃ_７２＊Ｐ３とｃ_７１＊Ｐ２を計算し、加算器５３１が値ｃ_７１＊Ｐ２＋ｃ_７２＊Ｐ３を計算し、この値は結果記憶装置３０８に送られる。

第１機能装置３０４と第３機能装置３０６が転置４タップ多相フィルタリングを実行するために使用されている場合の図３の記載に詳述された例を取り上げる。

第１クロックサイクルでは、値Ｐ１が乗算器５２１と５２２に送られ、係数ｃ_１１が乗算器５２１に送られ、ゼロ係数が乗算器５２２に送られる。値ｃ_１１＊Ｐ１が計算されレジスタ５０３に記憶される。

第２クロックサイクルでは、値Ｐ２が乗算器５２１と５２２に送られ、係数ｃ_２１が乗算器５２１に送られ、係数ｃ_１２が乗算器５２２に送られる。次いで、値ｃ_２１＊Ｐ２が計算されてレジスタ５０３に記憶されるが、加算器５３１が値ｃ_１１＊Ｐ１＋ｃ_１２＊Ｐ２を計算する。第３クロックサイクルで、この値はレジスタ５０４に送られ、第３クロックサイクルで結果記憶装置３０８に送られる。

第３クロックサイクルでは、値Ｐ３が乗算器５２１と５２２に送られ、係数ｃ_２１が乗算器５２２に送られ、ゼロ係数が乗算器５２１に送られる。次に、値ｃ_２２＊Ｐ３＋ｃ_２１＊Ｐ２が計算され、レジスタ５０４に記憶され、その後、次のクロックサイクルで結果記憶装置３０８に送られる。

図６は、本発明による処理回路で使用可能な他の機能装置を示す。この型の機能装置は、図５に関する記載ですでに参照された要素に加えて、追加マルチプレクサ５１７をさらに備えている。この機能装置は、直接２タップ型多相フィルタリングおよび転置２タップ型多相フィルタリングと共に、図３のデータ記憶装置３０１に記憶されたデータの乗算累積を実行可能である。

機能装置が乗算累積を実行する必要があるときには、マルチプレクサ５１１乃至５１４は、図６に示されてない制御回路により制御されて、実線で示された経路に辿ったデータを選択する。ｃ２で示された入力は、機能装置が多相フィルタリングを実行するときに係数を受け取るものであるが、ここでは、データ記憶装置３０１に記憶されたデータを受け取る。これは、読取りクロスバー３０３により可能であり、これにより、データ記憶装置３０１から機能装置の任意の入力にデータを送ることが可能である。

例えば、４つのデータＰ１乃至Ｐ４から値Ｐ１＊Ｐ２＋Ｐ３＊Ｐ４を計算することが求められると仮定する。第１クロックサイクル中に、データＰ１がＰで示された入力に送られ、データＰ２がｃ２で示された入力端子に送られる。次いで、値Ｐ１＊Ｐ２が乗算器５２１により計算されて、レジスタ５０３に記憶される。第２クロックサイクル中に、値Ｐ１＊Ｐ２がレジスタ５０４に送られて、データＰ３がＰで示された入力端子に送られ、データＰ４がｃ２で示された入力端子に送られる。さらに、値Ｐ３＊Ｐ４が乗算器５２１により計算され、レジスタ５０３に記憶される。第３クロックサイクル中に、加算器５３１が値Ｐ１＊Ｐ２とＰ３＊Ｐ４の間で加算を実行し、この加算の結果をレジスタ５０４に記憶され、その後のクロックサイクルで結果記憶装置３０８に送られることになる。

この型の乗算累積は、たとえば、行列の乗算または重畳フィルタリングを実行するのに使用される。

この型の機能装置は、様々な種類のフィルタリングを実行可能である。この型の機能装置が本発明による回路に集積されると、この機能装置は、他の機能装置とは独立して、様々な処理を実行可能である。たとえば、図３の機能装置３０４乃至３０６が図６に示された型である場合には、図３の処理回路で、６タップ型多相フィルタリングと乗算累積を同時に実行したり、直接４タップ型多相フィルタリングと転置４タップ型多相フィルタリングを同時に実行したり、または直接２タップ型多相フィルタリング、転置４タップ型多相フィルタリングおよび乗算累積を同時に実行することができる。

当然のことながら、本発明による処理回路の柔軟性が高いので、機能装置の数と型に応じて、多数の同時処理が考えられる。

図３に示したもののような回路は、映像処理システムに使用可能であり、画素値を計算して画面上にこれらの画素を表示するよう意図されている。この型の映像処理システムは、たとえば、復号器や、テレビの受像機の復号装置や、テレビや、中央コンピュータ装置や、コンピュータの画面に統合可能である。この型の映像処理システムは、少なくとも１つの映像を表す複数の信号を送れる１つの送信器と、送信ネットワークと、前記信号を受け取れる受信器を少なくとも備えた通信ネットワークで使用可能である。

動詞「comprise（含む、構成する、成る、備える）」とその活用形は広く解釈すべきであり、すなわち、前記動詞の後に並べられた要素以外の要素だけでなく、前記動詞の後にすでに並べられ不定冠詞「ａ」または「ｏｎｅ」が前に配置された複数の要素の存在を排除すべきではない。

従来技術による８タップ型多相フィルタを示す。 図１の複数のフィルタを使用する従来技術による６４タップ型多相フィルタを示す。 本発明による処理回路を示す。 直接モードでのフィルタリング用の入出力画素を示す。 転置モードでのフィルタリング用の入出力画素を示す。 図３の処理回路で使用可能な機能装置を示す。 図３の処理回路に使用可能な他の機能装置を示す。

Claims (8)

1. データと係数を記憶可能なメモリ装置（３０１、３０２、３０８）と、
   ｍとｎを２以上の整数としたとき、ｎタップ型多相フィルタリングを実行可能な第１機能装置（３０４）と、ｍタップ型多相フィルタリングを実行可能な第２機能装置（３０６）であって、前記機能装置（３０４、３０６）は、前記メモリ装置から到来するデータおよび係数を並列して受信して、前記データおよび係数から結果を計算し、これらの結果を前記メモリ装置に供給することが可能なように構成された、前記機能装置（３０４、３０６）と、
   前記メモリ装置（３０１、３０２、３０８）と前記機能装置（３０４、３０６）のそれぞれとの間で、前記データ、係数および結果を転送するように構成されたクロスバー（３０３、３０７）と、
   を少なくとも備え、
   前記機能装置（３０４、３０６）は、前記機能装置（３０４、３０６）のそれぞれから前記メモリ装置（３０８）へ送られた中間結果が加算されて最終結果が得られるように、前記メモリ装置（３０１、３０２、３０８）を用いて通信を行うように構成されていることを特徴とするデータ処理回路。
2. 前記少なくとも１つの機能装置は直接モードおよび転置モードに応じて機能することが可能であり、前記回路は前記機能装置の機能モードを制御する制御手段を含んでいることを特徴とする請求項１記載のデータ処理回路。
3. 前記少なくとも１つの機能装置が、前記メモリ装置から到来する２つのデータ項目を用いて乗算累積を実行することが可能であることを特徴とする請求項１または２のいずれかに記載のデータ処理回路。
4. 前記メモリ装置と前記少なくとも１つの機能装置の間で、データ、係数および結果を転送可能なクロスバーを含むことを特徴とする請求項１乃至３のいずれかに記載のデータ処理回路。
5. 請求項１に記載のデータ処理回路を含む映像処理システム。
6. 請求項５に記載の少なくとも１つの映像処理システムを含むテレビ用の受像機の復号器装置。
7. 映像を表示する少なくとも１つの画面と請求項５に記載の映像処理システムを含む装置。
8. 少なくとも１つの映像を表す複数の信号を送信可能な１つの送信器と、送信ネットワークと、前記信号を受信可能な受信器と、請求項５に記載の映像処理システムとを少なくとも含む通信ネットワーク。

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