JP2004530206A - 二次元ピラミッド・フィルタ・アーキテクチャ - Google Patents

Abstract

二次元ピラミッド・フィルタ・アーキテクチャの実施形態を説明する。

Description

【関連出願】
【０００１】
本特許出願は、２００１年１月３日に出願の、Ｔｉｎｋｕ Ａｃｈａｒｙａによる“Ｍｕｌｔｉｐｌｉｅｒｌｅｓｓ Ｐｙｒａｍｉｄ Ｆｉｌｔｅｒ（乗算器なしピラミッド・フィルタ）”という名称の米国特許出願第０９／７５４，６８４号、２００１年３月２６日に出願の、Ｔｉｎｋｕ Ａｃｈａｒｙａによる“Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ Ｐｙｒａｍｉｄ Ｆｉｌｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ（二次元ピラミッド・フィルタ・アーキテクチャ）”という名称の米国特許出願第＿＿＿＿＿号（整理番号０４２３９０．Ｐ１１２７５）、２００１年３月２８日に出願の、Ｔｉｎｋｕ Ａｃｈａｒｙａによる“Ｐｙｒａｍｉｄ Ｆｉｌｔｅｒ（ピラミッド・フィルタ）”という名称の米国特許出願第＿＿＿＿＿号（整理番号０４２３９０．Ｐ１１２１１）、および２００１年３月＿＿日に出願の、Ｔｉｎｋｕ Ａｃｈａｒｙａによる“Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ Ｐｙｒａｍｉｄ Ｆｉｌｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ（二次元ピラミッド・フィルタ・アーキテクチャ）”という名称の同時出願米国特許出願第＿＿＿＿＿号（整理番号０４２３９０．Ｐ１１２７７）に関連し、それら全ては、本明細書の特許出願の範囲に記載の主題の譲受人に譲受され、本明細書に参照により組み込んである。
【技術分野】
【０００２】
本開示はピラミッド・フィルタに関する。
【背景技術】
【０００３】
画像処理においては、スキャンしたカラー画像などの画像を、２つまたは複数の別個の画像表現に分解することが望ましい場合が多い。例えば、標準的なフォトコピー・マシンやスキャナ・デバイスにおいて時として適用されることがある、強調や圧縮などの効率的な画像処理オペレーションのために、カラーまたはグレースケールのドキュメント画像を背景画像および前景画像に分解することがある。この状況において、このオペレーションは、しばしばデスクリーニング・オペレーションと呼ばれる。このデスクリーニングはまた、オリジナルのスキャン画像中に存在することがあるハーフトーン・パターンを除去するためにも適用されることがある。例えば、これらのハーフトーン・パターンは、適切に除去しないと、人間の眼に不快なアーティファクトを発生させることがある。この分解またはデスクリーニングのための従来のアプローチでは、それをぼかす（blur）ために、カラー画像にフィルタをかける。次いで、これらのブラーした結果を、分解を行うためにどの程度、画像をぼかしたらよいか、またシャープにしたらよいかを決定する際の助けとして使用する。一般的に、このブラーリング（ぼかすこと）は、「対称ピラミッド」フィルタを使って実現することができる。対称ピラミッド有限インパルス応答（ＦＩＲ）フィルタがよく知られている。
【０００４】
しかし、この画像処理技術の欠点の１つは、その技術を上述のように適用するために、異なるサイズの多数のピラミッド・フィルタを平行して適用して複数のぼかし画像を生成する際、その複雑さが何倍にも増すことである。この多重ピラミッド・フィルタリング・アプローチのための強引なアプローチとしては、図１に示すように、複数のＦＩＲフィルタを平行して使用することが挙げられる。このようなアプローチは、単一のソース画像から、並行して異なるぼかし画像を生成するための高速な「対称ピラミッド・フィルタリング」アーキテクチャの設計および実装が望ましい場合があることを示している。
【０００５】
図１の各ＦＩＲブロックについて括弧内に記載してある数字は、対応する長さのピラミッド・フィルタを表している。例えば、（１，２，１）は、３次または長さ３の対称ピラミッド有限インパルス応答（ＦＩＲ）フィルタのフィルタ係数である。同様に、（１，２，３，２，１）は５次のＦＩＲピラミッド・フィルタの係数、（１，２，３，４，３，２，１）は７次のＦＩＲピラミッド・フィルタの係数、（１，２，３，４，５，４，３，２，１）は９次のＦＩＲピラミッド・フィルタの係数、以下同様である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
残念なことに、図１に示すアプローチには欠点がある。例えば、冗長な計算の結果、非効率的になる場合がある。同様に、ＦＩＲの実装では、しばしば乗算器回路が利用される。シフト回路および加算回路を使用するなど、乗算器の使用を減らし、または避けるための実装も存在するが、その場合、クロックが増加し、したがって、回路のスループットが低下する場合がある。したがって、ピラミッド・フィルタリングの実装またはアーキテクチャを改善する必要がある。
【発明を実施するための最良の形態】
【０００７】
主題を、特に本明細書の結論部分において指摘し、また、特許請求の範囲として明記してある。しかし、特許請求の範囲に記載の主題は、その機構についてもオペレーションの方法についても、その目的、特徴、付属物とともに、以下の詳細な説明を、添付の図面とともに読むことにより、最もよく理解することができる。
【０００８】
以下の詳細な説明には、特許請求の範囲に記載の主題を完全に理解できるよう、多くの特定の詳細事項を記載してある。しかし、これらの特定の詳細事項なしでも、特許請求の範囲に記載の主題を実施できることを当業者は理解されるであろう。その他の場合には、特許請求の範囲に記載の主題がぼやけないように、よく知られている手順、構成要素、回路については詳細には記載していない。
【０００９】
前述のように、ピラミッド・フィルタリング、特に対称ピラミッド・フィルタリングをカラー画像またはカラー画像処理と関連して利用することよって、画像を、例えば背景および前景画像などに分解またはデスクリーンすることができる。特許請求の範囲に記載の主題は、この点に関して、その範囲が限定されるものではないが、このような状況においては、計算の複雑さ、あるいは処理および／またはハードウェアのコストを削減するピラミッド・フィルタリング・アーキテクチャが特に望ましい。同様に、乗算器なしの、すなわち、実装において特に乗算を利用しない実装も望ましい。なぜならば、通常、このような実装または実施形態は、乗算器回路を利用した、または含んだものよりも実装するのが安価だからである。
【００１０】
特許請求の範囲に記載の範囲は、この点に関してその範囲が限定されるものではないが、図２は、前述の２００１年１月３日に出願の、Ｔ．Ａｃｈａｒｙａによる“Ｍｕｌｔｉｐｌｉｅｒｌｅｓｓ Ｐｙｒａｍｉｄ Ｆｉｌｔｅｒ（乗算器なしピラミッド・フィルタ）”という名称の米国特許出願第０９／７５４，６８４号（整理番号０４２３９０．Ｐ１０７２２）により詳細に記載されている一次元ピラミッド・フィルタなどの、一次元ピラミッド・フィルタの実施形態２００を示している。実施形態２００は、異なる次元の一続きまたは一連のピラミッド・フィルタのための複数のフィルタリング済み出力信号ストリームを生成する、一体化した乗算器なしのカスケード式対称ピラミッド・フィルタリング・アーキテクチャを含み、出力信号ストリームの生成は並行して行われる。この特定の実施形態においてもやはり、特許請求の範囲に記載の主題は、この点に関してその範囲が限定されるわけではないが、フィルタリング済み出力信号ストリームは、異なる次元のピラミッド・フィルタそれぞれについてクロック・サイクルが実装される度に生成される。したがって、計算上効率的であることに加え、この特定の実施形態は、スループットについても良い結果をもたらす。しかし、前に述べたように、この特定の実施形態は、一次元ピラミッド・フィルタを実装する。
【００１１】
図２は、特定の表記法の状況において理解される。例えば、入力源の信号Ｘを、以下のように表すことができる。
【００１２】
【数１】

【００１３】
ディジタルまたは離散的信号処理においては、フィルタリングを、入力信号Ｘと、フィルタＦ、この場合、ここでは有限インパルス応答（ＦＩＲ）フィルタと呼ぶ有限長のディジタル・フィルタとの畳み込み（×）として表現することができる。したがって、フィルタリング済み出力信号ストリームは以下のように表される。（訳注：本明細書中の（×）は丸の中に×の記号である。）
【００１４】
【数２】

【００１５】
前述のように、図２の特定の実施形態は、ピラミッド・フィルタを利用している。これらのフィルタは、一般的に、３、５、７、９などの奇数の長さまたは次数のディジタル・フィルタを使用して実装される。この状況においては、奇数または奇数の次数を、２Ｎ−１という形で表現することができる。ここで、Ｎは、例えば、２より大きい正の整数である。以下に、このようなディジタル・フィルタの例をいくつか挙げる。
【００１６】
【数３】

Ｆ_M＝（１，２，３，…，Ｎ，…３，２，１）（式中、この状況においてはＭ＝２Ｎ−１）
【００１７】
前述のフィルタの場合、フィルタリング済み出力信号または出力信号ストリームを、以下のように表すことができる。
Ｂ³＝Ｘ（×）Ｆ₃＝（ｂ₀ ³，ｂ₁ ³，…，ｂ_{i − 1} ³，ｂ_i ³，ｂ_{i ＋ 1} ³，…） 入力信号ＸをＦ₃でフィルタリングした結果
Ｂ⁵＝Ｘ（×）Ｆ₅＝（ｂ₀ ⁵，ｂ₁ ⁵，…，ｂ_{i − 1} ⁵，ｂ_i ⁵，ｂ_{i ＋ 1} ⁵，…） 入力信号ＸをＦ₅でフィルタリングした結果
Ｂ⁷＝Ｘ（×）Ｆ₇＝（ｂ₀ ⁷，ｂ₁ ⁷，…，ｂ_{i − 1} ⁷，ｂ_i ⁷，ｂ_{i ＋ 1} ⁷，…） 入力信号ＸをＦ₇でフィルタリングした結果
Ｂ⁹＝Ｘ（×）Ｆ₉＝（ｂ₀ ⁹，ｂ₁ ⁹，…，ｂ_{i − 1} ⁹，ｂ_i ⁹，ｂ_{i ＋ 1} ⁹，…） 入力信号ＸをＦ₉でフィルタリングした結果
…
Ｂ^M＝Ｘ（×）Ｆ_M＝（ｂ₀ ^M，ｂ₁ ^M，…，ｂ_{i − 1} ^M，ｂ_i ^M，ｂ_{i ＋ 1} ^M，…） 入力信号ＸをＦ_Mでフィルタリングした結果
【００１８】
これらのフィルタリング済み出力信号サンプルを、経験に基づいて表す別の方法は、以下の通りである。
【００１９】
【数４】

【００２０】
同様に、この状況においては、状態変数と呼ばれるものを導入することによって、上記の式を以下のように再表現することができる。
ｂ_i ³＝ｘ_i＋ｓ_i ³、式中、ｓ_i ³＝ｘ_{i − 1}＋ｘ_i＋ｘ_{i ＋ 1}
ｂ_i ⁵＝ｂ_i ³＋ｓ_i ⁵、式中、ｓ_i ⁵＝ｘ_{i − 2}＋ｘ_{i − 1}＋ｘ_i＋ｘ_{i ＋ 1}＋ｘ_{i ＋ 2}
ｂ_i ⁷＝ｂ_i ⁵＋ｓ_i ⁷、式中、ｓ_i ⁷＝ｘ_{i − 3}＋ｘ_{i − 2}＋ｘ_{i − 1}＋ｘ_i＋ｘ_{i ＋ 1}＋ｘ_{i ＋ 2}＋ｘ_{i ＋ 3}
ｂ_i ⁹＝ｂ_i ⁷＋ｓ_i ⁹、式中、ｓ_i ⁹＝ｘ_{i − 4}＋ｘ_{i − 3}＋ｘ_{i − 2}＋ｘ_{i − 1}＋ｘ_i＋ｘ_{i ＋ 1}＋ｘ_{i ＋ 2}＋ｘ_{i ＋ 3}＋ｘ_{i ＋ 4}
【００２１】
したがって、所望のピラミッド・フィルタを以下のように表現することができる。
Ｂ³＝Ｘ＋Ｓ₃、式中、Ｓ₃＝（ｓ₀ ³，ｓ₁ ³，ｓ₂ ³，…，ｓ_{i − 1} ³，ｓ_i ³，ｓ_{i ＋ 1} ³，…）
Ｂ⁵＝Ｂ³＋Ｓ₅、式中、Ｓ₅＝（ｓ₀ ⁵，ｓ₁ ⁵，ｓ₂ ⁵，…，ｓ_{i − 1} ⁵，ｓ_i ⁵，ｓ_{i ＋ 1} ⁵，…）
Ｂ⁷＝Ｂ⁵＋Ｓ₇、式中、Ｓ₇＝（ｓ₀ ⁷，ｓ₁ ⁷，ｓ₂ ⁷，…，ｓ_{i − 1} ⁷，ｓ_i ⁷，ｓ_{i ＋ 1} ⁷，…）
Ｂ⁹＝Ｂ⁷＋Ｓ₉、式中、Ｓ₉＝（ｓ₀ ⁹，ｓ₁ ⁹，ｓ₂ ⁹，…，ｓ_{i − 1} ⁹，ｓ_i ⁹，ｓ_{i ＋ 1} ⁹，…）
【００２２】
図２の研究は、図２に示すピラミッド・フィルタの計算された出力信号ストリームＢ₃、Ｂ₅、Ｂ₇、Ｂ₉などが、例示の実施形態によって生成されることを示す。
【００２３】
前述のピラミッド・フィルタの説明は、一次元フィルタリングの状況においてのものである。しかし、少なくともひとつにはそのようなフィルタの対称の性質のために、余分の計算ステップを使用する、横方向および縦方向の一次元の方法で計算する代わりに、ピラミッド二次元フィルタリングを実装することが可能である。一次元のｋタップ・ピラミッド・フィルタをＦ_k＝［１ ２ ３ … （ｋ−１）／２ … ３ ２ １］として表すと、対応する二次元ピラミッド・フィルタＦ_{k × k}を、図６に示すように引き出すことができる。図７には、ｋ＝９の場合の二次元ピラミッド・フィルタ・カーネルを示してある。図４は、図５に示す形を有する二次元入力信号、例えば信号サンプルを想定した場合に、その結果として得られるマトリックス、ここでは二次元フィルタリング済み信号サンプル・マトリックスＰ^{k × k}を示すテーブルである。このテーブルでは、二次元入力信号サンプル・マトリックスが、二次元ピラミッド・フィルタ・カーネルＦ_{k × k}を使ってフィルタリングされる。
【００２４】
図８に示すマトリックスは、一次元のｋタップ・ピラミッド・フィルタを二次元入力信号サンプル・マトリックスの全ての横列に適用した結果得られ、図９に示すマトリックスは、一次元のｋタップ・ピラミッド・フィルタを二次元入力信号サンプル・マトリックスの全ての縦列に適用した結果得られる。図４のマトリックスは、二次元（ｋ×ｋ）タップ・フィルタを二次元入力信号サンプル・マトリックスに適用した結果得られ、あるいは、一次元ｋタップ・ピラミッド・フィルタを横方向に適用した後、縦方向に適用した結果、得られる。このアプローチを適用して、フィルタリング済み信号サンプル出力Ｐ^{1 × 3}、Ｐ^{3 × 1}、Ｐ^{3 × 3}を生成することにより、以下の関係が得られる。
【００２５】
【数５】

【００２６】
フィルタリング済み信号サンプル出力Ｐ^{1 × 5}、Ｐ^{5 × 1}、Ｐ^{5 × 5}を生成することにより、以下の関係が得られる。
【００２７】
【数６】

【００２８】
同様に、フィルタリング済み信号サンプル出力Ｐ^{7 × 1}、Ｐ^{1 × 7}、Ｐ^{7 × 7}を生成することにより、以下の関係が得られる。
【００２９】
【数７】

【００３０】
さらに、フィルタリング済み信号サンプル出力Ｐ^{9 × 1}、Ｐ^{1 × 9}、Ｐ^{9 × 9}を生成することにより、以下の関係が得られる。
【００３１】
【数８】

【００３２】
数学的操作を利用して、以下を実現することができる。
【００３３】
【数９】

【００３４】
上記の方程式［１］は、（２Ｎ−１）次の直接二次元ピラミッド・フィルタ・アーキテクチャ（この場合Ｎは５）を、４つの［２（Ｎ−１）−１］次、すなわち７次の二次元ピラミッド・フィルタを使用して、あるいは、４つの信号サンプル・マトリックスＰ^{5 × 5} _{i − 1 ， j − 1}、Ｐ^{5 × 5} _{i − 1 ， j ＋ 1}、Ｐ^{5 × 5} _{i ＋ 1 ， j − 1}、Ｐ^{5 × 5} _{i ＋ 1 ， j ＋ 1}を使った、１つの［２（Ｎ−１）−１］次の二次元ピラミッド・フィルタ、および１０の（２Ｎ−１）次、ここでは９次の一次元ピラミッド・フィルタであって、横方向および縦方向のフィルタを使用して実装することがこの例では潜在的に可能であることを示している。それはまた、１つの［２（Ｎ−２）−１］次、すなわちここでは５次の二次元ピラミッド・フィルタを使用してＰ_{i ， j} ^{5 × 5}を生成し、および２つの［２（Ｎ−２）−１］次、すなわちここでは５次の一次元ピラミッド・フィルタを使用して、この例では、２つの信号サンプル・マトリックスＰ_{i ， j} ^{5 × 5}、Ｐ_{i ， j} ^{1 × 5}を生成する。図３は、このような実施形態を示す概略図である。ただし、もちろん、特許請求の範囲に記載の主題は、この特定の実装または実施形態に、その範囲が限定されるものではない。例えば、［２（Ｎ−１）−１］次（ここでは、Ｎは５であり、７次）の、４つの二次元ピラミッド・フィルタによって生成されるものに相当する出力信号サンプル、また、［２（Ｎ−２）−１］次（ここでは５次）の２次元ピラミッド・フィルタによって生成される出力信号サンプルが、必ずしも二次元ピラミッド・フィルタによって生成されるとは限らない。一例にすぎないが、これらの出力信号は、一次元ピラミッド・フィルタを使用して生成することができる。このようなフィルタを図２に示す。ただし、この場合も、図３に示すアーキテクチャのための、出力信号の生成するためのさらなるアプローチを利用することができる。
【００３５】
図３は、集積回路（ＩＣ）３００を示す。ただし、もちろん、代替実施形態の場合、必ずしも、単一の集積回路チップ上に実装する必要はない。ＩＣ３００は、オペレーション中、それぞれのクロック・サイクルにおいて、少なくとも以下を生成することができる（２Ｎ−１）次の二次元ピラミッド・フィルタ・アーキテクチャを含み、この場合、Ｎは４よりも大きい正の整数であり、ここでは５である。図３の１０の（２Ｎ−１）次（この場合、再びＮは５であり、９次）の一次元ピラミッド・フィルタ３３０、３３２、３３４、３４０、３４２、３４４、３５０、３５２、３５４、３６０によって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号が生成される。また、４つの二次元ピラミッド・フィルタによって、あるいは、信号サンプル・マトリックスＰ^{7 × 7} _{i − 1 ， j − 1}、Ｐ^{7 × 7} _{i − 1 ， j ＋ 1}、Ｐ^{7 × 7} _{i ＋ 1 ， j − 1}、Ｐ^{7 × 7} _{i ＋ 1 ， j ＋ 1}を使った１つの［２（Ｎ−１）−１］次、すなわち、ここではＮは５であり７次の、二次元ピラミッド・フィルタによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号も生成される。これらの出力信号を、図３の加算器３１０が合計する。信号サンプル・マトリックスＰ^{5 × 5} _{i ， j}を使用した１つの［２（Ｎ−２）−１］次、式中、Ｎは５であり、ここでは５次の二次元ピラミッド・フィルタ、および、信号サンプル・マトリックスＰ^{5 × 5} _{i ， j}、Ｐ^{1 × 5} _{i ， j}を使用した２つの２（Ｎ−２）−１次の一次元ピラミッド・フィルタによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号も生成される。これらの３つの出力信号、Ｐ^{5 × 5} _{i ， j}、Ｐ^{5 × 5} _{i ， j}、Ｐ^{1 × 5} _{i ， j}、および入力信号ｓ_{i ， j}を、図３の加算器３９０が合計する。同様に、この二次元ピラミッド・フィルタ・アーキテクチャの実装におけるそれぞれの出力信号、例えば図３の実装における出力信号３３０、３３２、３３４、３４０、３４２、３４４、３５０、３５２、３５４、３６０を、二次元ピラミッド・フィルタ・アーキテクチャのそれぞれのクロック・サイクルにおいて、図３の加算器３７０および３７５が合計する。加算器３８０は、３１０、３７０、３７５および３９０の出力信号を合計する。もちろん図３は、実装の可能な一例にすぎず、特許請求の範囲に記載の主題は、この実装、またはその他の特定の実装にその範囲が限定されるものではない。
【００３６】
例えば、Ｎは、５に限定されるわけではない。同様に、二次元ピラミッド・フィルタによって生成される出力信号に対応するピラミッド・フィルタリング済み出力信号は、一次元ピラミッド・フィルタによる実装、または二次元ピラミッド・フィルタに限定されるものではない。同様に、前述のように、一次元フィルタが利用される場合、それらのフィルタは、２００１年１月３日に出願の、Ｔｉｎｋｕ Ａｃｈａｒｙａによる“Ｍｕｌｔｉｐｌｉｅｒｌｅｓｓ Ｐｙｒａｍｉｄ Ｆｉｌｔｅｒ（乗算器なしピラミッド・フィルタ）”という名称の米国特許出願第０９／７５４，６８４号、または前述の２００１年３月２８日に出願の、Ｔｉｎｋｕ Ａｃｈａｒｙａによる“Ｐｙｒａｍｉｄ Ｆｉｌｔｅｒ（ピラミッド・フィルタ）”という名称の米国特許出願第＿＿＿＿＿号（整理番号０４２３９０．Ｐ１１２１１）に記載されている実装アプローチに限定されない。例えば、乗算器なしピラミッド・フィルタ以外の一次元ピラミッド・フィルタを利用することができる。同様に、実装に応じて、異なる数のこのようなピラミッド・フィルタ、および異なる次数のフィルタを利用することができる。例えば、異なる数、次元、または次数のピラミッド・フィルタに対応するピラミッド・フィルタリング済み出力信号を生成するように、出力信号を結合または処理することができる。
【００３７】
特定の実施形態を説明してきたが、もちろん、特許請求の範囲に記載の主題は、特定の実施形態または実装にその範囲が限定されるものではないことを理解されよう。例えば、ハードウェアによる実施形態もあれば、ソフトウェアによる実施形態もある。同様に、実施形態はファームウェアによるものでもよく、あるいは、例えば、ハードウェア、ソフトウェア、またはファームウェアのいずれかの組合せによるものでもよい。同様に、特許請求の範囲に記載の主題は、この点に関してその範囲が限定されるものではないが、ある実施形態では、記憶媒体などの物品を含むことができる。このような記憶媒体、例えば、ＣＤ−ＲＯＭやディスクなどは、その上に命令が記憶されていることが可能であり、それらの命令は、例えば、コンピュータ・システムやプラットフォーム、または画像システムなどのシステムによって実行されると、例えば、前述のような、画像またはビデオをフィルタリングまたは処理する方法の実施形態など、特許請求の範囲に記載の主題に従った方法の実施形態が実行されるという結果をもたらすことができる。例えば、画像処理プラットフォームまたは画像処理システムは、画像処理ユニット、ビデオ、または画像入出力デバイスおよび／またはメモリを含むことができる。
【００３８】
本明細書では、特許請求の範囲に記載の主題の特定の特徴を例示し記載してきたが、当業者は、多くの修正、代用、変更、同等物を思い浮かべるであろう。したがって、添付の特許請求の範囲は、特許請求の範囲に記載の主題の真の趣旨の範囲に含まれる、そのような修正および変更の全てを対象とすることを意図したものであることを理解されたい。
【図面の簡単な説明】
【００３９】
【図１】有限インパルス応答（ＦＩＲ）多重ピラミッド・フィルタリング・アーキテクチャを実装するための強引なアプローチを示す構成図である。
【図２】一次元乗算器なしピラミッド・フィルタの一実施形態を示す図である。
【図３】二次元ピラミッド・フィルタ・アーキテクチャの一実施形態を示す図である。
【図４】図３の実施形態によって実装することができるアーキテクチャなどの、二次元ピラミッド・フィルタ・アーキテクチャを実装することによって得ることができる、マトリックスの例を表すテーブル／マトリックスを示す図である。
【図５】二次元ピラミッド・フィルタ・アーキテクチャが作用することができる二次元信号の例を表す、テーブル／マトリックスを示す図である。
【図６】一次元ピラミッド・フィルタ・カーネルを横方向および縦方向に適用した例を表すテーブル／マトリックスを示す図である。
【図７】図６のテーブル／マトリックスを示す図である。
【図８】二次元入力信号サンプル・マトリックスの横列に一次元ピラミッド・フィルタを適用した場合の、結果を表すテーブル／マトリックスを示す図である。
【図９】二次元入力信号サンプル・マトリックスの縦列に、一次元ピラミッド・フィルタを適用した場合の、結果を表すテーブル／マトリックスを示す図である。

Claims (23)

1. Ｎは３より大きい正の整数であり、（２Ｎ−１）次の二次元ピラミッド・フィルタ・アーキテクチャを含む集積回路であって、
   前記（２Ｎ−１）次の二次元ピラミッド・フィルタ・アーキテクチャは、オペレーション中、それぞれのクロック・サイクルで、少なくとも、
   １０の（２Ｎ−１）次の一次元ピラミッド・フィルタによって生成される出力信号に対応するピラミッド・フィルタリング済み出力信号と、
   ４つの二次元ピラミッド・フィルタ、または、［２（Ｎ−１）−１］次のサンプル・マトリックスを使用した１つの［２（Ｎ−１）−１］次の二次元ピラミッド・フィルタのいずれかによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号とを生成し、
   前記二次元ピラミッド・フィルタ・アーキテクチャにおけるそれぞれの出力信号は、前記二次元ピラミッド・フィルタ・アーキテクチャのそれぞれのクロック・サイクルで合計される集積回路。
2. Ｎは４であって、
   ９次の前記二次元ピラミッド・フィルタ・アーキテクチャは、オペレーション中、それぞれのクロック・サイクルで、４つの二次元ピラミッド・フィルタ、または、４つの信号サンプル・マトリックスＰ^{7 × 7} _{i − 1 ， j − 1}、Ｐ^{7 × 7} _{i − 1 ， j ＋ 1}、Ｐ^{7 × 7} _{i ＋ 1 ， j − 1}、Ｐ^{7 × 7} _{i ＋ 1 ， j ＋ 1}を使った１つの７次の二次元ピラミッドのいずれかによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号を生成し、ピラミッド・フィルタリング済み出力信号は、複数の一次元ピラミッド・フィルタによって生成される請求項１に記載の集積回路。
3. 前記一次元ピラミッド・フィルタは、一連のスケーラブル・カスケード式乗算器なし動作可能ユニットを含み、前記動作可能ユニットのそれぞれは、異なる次数のピラミッド・フィルタリング済み出力信号サンプル・ストリームを生成する請求項２に記載の集積回路。
4. 前記一次元ピラミッド・フィルタは、一次元乗算器なしピラミッド・フィルタ以外を含む請求項２に記載の集積回路。
5. 前記９次の二次元ピラミッド・フィルタ・アーキテクチャは、オペレーション中、それぞれのクロック・サイクルで、４つの二次元ピラミッド・フィルタ、または、４つの信号サンプル・マトリックスＰ^{7 × 7} _{i − 1 ， j − 1}、Ｐ^{7 × 7} _{i − 1 ， j ＋ 1}、Ｐ^{7 × 7} _{i ＋ 1 ， j − 1}、Ｐ^{7 × 7} _{i ＋ 1 ， j ＋ 1}を使った１つの７次の二次元ピラミッドのいずれかによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号を生成し、複数の一次元ピラミッド・フィルタによって生成されるピラミッド・フィルタリング済み出力信号は、８つの７次の一次元ピラミッド・フィルタによって生成される請求項２に記載の集積回路。
6. ８つの７次の一次元ピラミッド・フィルタのうち、４つは横方向に適用され、４つは縦方向に適用される請求項５に記載の集積回路。
7. 前記９次の二次元ピラミッド・フィルタ・アーキテクチャは、オペレーション中、それぞれのクロック・サイクルで、４つの７次の二次元ピラミッド・フィルタによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号を生成し、複数の一次元ピラミッド・フィルタによって生成されるピラミッド・フィルタリング済み出力信号は８つの７次の一次元ピラミッド・フィルタによって生成される請求項５に記載の集積回路。
8. ８つの７次の一次元ピラミッド・フィルタのうち、４つは横方向に適用され、４つは縦方向に適用される請求項７に記載の集積回路。
9. 前記９次の二次元ピラミッド・フィルタ・アーキテクチャは、オペレーション中、それぞれのクロック・サイクルで、４つの７次の二次元ピラミッド・フィルタによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号を生成し、複数の一次元ピラミッド・フィルタによって生成されるピラミッド・フィルタリング済み出力信号は、一次元乗算器なしピラミッド・フィルタ以外によって生成される請求項２に記載の集積回路。
10. Ｎは５であって、
    ９次の前記二次元ピラミッド・フィルタ・アーキテクチャは、オペレーション中、それぞれのクロック・サイクルで、少なくとも、
    ４つの７次の二次元ピラミッド・フィルタによって生成される出力信号を生成する請求項１に記載の集積回路。
11. ９次の前記二次元ピラミッド・フィルタ・アーキテクチャは、オペレーション中、それぞれのクロック・サイクルで、４つの７次の二次元ピラミッド・フィルタによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号を生成し、ピラミッド出力信号は、４つの二次元ピラミッド・フィルタ以外の１つまたは複数の二次元ピラミッド・フィルタによって生成される請求項１に記載の集積回路。
12. （２Ｎ−１）次の二次元ピラミッド・フィルタ・アーキテクチャを使用して画像をフィルタリングする方法であって、Ｎは４より大きい正の整数であり、前記方法は、
    前記二次元ピラミッド・フィルタ・アーキテクチャのそれぞれのクロック・サイクルで、
    １０の（２Ｎ−１）次の一次元ピラミッド・フィルタによって生成される出力信号に対応するピラミッド・フィルタリング済み出力信号と、
    ４つの二次元ピラミッド・フィルタ、または、［２（Ｎ−１）−１］次のサンプル・マトリックスを使用した１つの［２（Ｎ−１）−１］次の二次元ピラミッド・フィルタのいずれかによって生成された出力信号に対応する、ピラミッド・フィルタリング済み出力信号とを合計することを含む方法。
13. Ｎは５であって、
    ４つの二次元ピラミッド・フィルタ、または、［２（Ｎ−１）−１］次のサンプル・マトリックスを使用した１つの［２（Ｎ−１）−１］次の二次元ピラミッド・フィルタのいずれかによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号は、４つの７次の二次元ピラミッド・フィルタによって生成される出力信号を含む請求項１２に記載の方法。
14. Ｎは５であって、
    ４つの二次元ピラミッド・フィルタ、または、４つの信号サンプル・マトリックスＰ^{7 × 7} _{i − 1 ， j − 1}、Ｐ^{7 × 7} _{i − 1 ， j ＋ 1}、Ｐ^{7 × 7} _{i ＋ 1 ， j − 1}、Ｐ^{7 × 7} _{i ＋ 1 ， j ＋ 1}を使用した、１つの７次の二次元ピラミッド・フィルタのいずれかによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号は、複数の一次元ピラミッド・フィルタによって生成されるピラミッド・フィルタリング済み出力信号を含む請求項１２に記載の方法。
15. 前記一次元ピラミッド・フィルタは、一連のスケーラブル・カスケード式乗算器なし動作可能ユニットを含み、前記動作可能ユニットのそれぞれは、異なる次数のピラミッド・フィルタリング済み出力信号サンプル・ストリームを生成する請求項１４に記載の方法。
16. 記憶媒体を含む物品であって、前記記憶媒体はその上に命令を記憶しており、その命令は、実行されると、
    前記二次元ピラミッド・フィルタ・アーキテクチャのそれぞれのクロック・サイクルで、
    １０の（２Ｎ−１）次の一次元ピラミッド・フィルタによって生成される出力信号に対応するピラミッド・フィルタリング済み出力信号と、
    ４つの二次元ピラミッド・フィルタ、または、［２（Ｎ−１）−１］次の信号サンプル・マトリックスを使用した１つの［２（Ｎ−１）−１］次の二次元ピラミッド・フィルタのいずれかによって生成された出力信号に対応する、ピラミッド・フィルタリング済み出力信号とを合計することによって、
    （２Ｎ−１）次の二次元ピラミッド・フィルタ・アーキテクチャを使って画像のフィルタリングを行い、この場合、Ｎは４よりも大きい正の整数である物品。
17. Ｎは５であって、
    ４つの二次元ピラミッド・フィルタ、または、［２（Ｎ−１）−１］次の信号サンプル・マトリックスを使用した１つの［２（Ｎ−１）−１］次の二次元ピラミッド・フィルタのいずれかによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号は、４つの７次の二次元ピラミッド・フィルタによって生成される出力信号を含む請求項１６に記載の物品。
18. Ｎは５であって、
    ４つの二次元ピラミッド・フィルタ、または、４つの信号サンプル・マトリックスＰ^{7 × 7} _{i − 1 ， j − 1}、Ｐ^{7 × 7} _{i − 1 ， j ＋ 1}、Ｐ^{7 × 7} _{i ＋ 1 ， j − 1}、Ｐ^{7 × 7} _{i ＋ 1 ， j ＋ 1}を使用した１つの７次の二次元ピラミッドのいずれかによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号は、複数の一次元ピラミッド・フィルタによって生成されるピラミッド・フィルタリング済み出力信号を含む請求項１６に記載の物品。
19. 前記一次元ピラミッド・フィルタは、一連のスケーラブル・カスケード式乗算器なし動作可能ユニットを含み、前記動作可能ユニットのそれぞれは、異なる次数のピラミッド・フィルタリング済み出力信号サンプル・ストリームを生成する請求項１８に記載の物品。
20. スキャンしたカラー画像をフィルタリングするための画像処理ユニットを含む画像処理システムであって、
    前記画像処理ユニットは、少なくとも１つの二次元ピラミッド・フィルタ・アーキテクチャを含み、
    前記少なくとも１つの二次元ピラミッド・フィルタ・アーキテクチャは、
    （２Ｎ−１）次の二次元ピラミッド・フィルタ・アーキテクチャを含み、この場合、Ｎは４より大きい正の整数であり、
    前記（２Ｎ−１）次の二次元ピラミッド・フィルタ・アーキテクチャは、オペレーション中、それぞれのクロック・サイクルで、少なくとも、
    １０の（２Ｎ−１）次の一次元ピラミッド・フィルタによって生成される出力信号に対応するピラミッド・フィルタリング済み出力信号と、
    ４つの二次元ピラミッド・フィルタ、または、［２（Ｎ−１）−１］次の信号サンプル・マトリックスを使用した１つの［２（Ｎ−１）−１］次の二次元ピラミッド・フィルタのいずれかによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号とを生成し、
    前記二次元ピラミッド・フィルタ・アーキテクチャにおけるそれぞれの出力信号は、前記二次元ピラミッド・フィルタ・アーキテクチャのそれぞれのクロック・サイクルで合計される画像処理システム。
21. Ｎは５であって、
    ４つの二次元ピラミッド・フィルタ、または、［２（Ｎ−１）−１］次の信号サンプル・マトリックスを使用した１つの［２（Ｎ−１）−１］次の二次元ピラミッド・フィルタのいずれかによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号は、４つの７次の二次元ピラミッド・フィルタによって生成される出力信号を含む請求項２０に記載のシステム。
22. Ｎは５であって、
    ４つの二次元ピラミッド・フィルタ、または、４つの信号サンプル・マトリックスＰ^{7 × 7} _{i − 1 ， j − 1}、Ｐ^{7 × 7} _{i − 1 ， j ＋ 1}、Ｐ^{7 × 7} _{i ＋ 1 ， j − 1}、Ｐ^{7 × 7} _{i ＋ 1 ， j ＋ 1}を使用した１つの７次の二次元ピラミッドのいずれかによって生成される出力信号に対応する、ピラミッド・フィルタリング済み出力信号は、複数の一次元ピラミッド・フィルタによって生成されるピラミッド・フィルタリング済み出力信号を含む請求項２０に記載のシステム。
23. 前記一次元ピラミッド・フィルタは、一連のスケーラブル・カスケード式乗算器なし動作可能ユニットを含み、前記動作可能ユニットのそれぞれは、異なる次数のピラミッド・フィルタリング済み出力信号サンプル・ストリームを生成する請求項２２に記載のシステム。

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