JP2000112563A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 長いホールドタイムを必要とする外部装置の
接続を可能にする。 【解決手段】 ＣＰＵ１は、内部クロック信号Iclkに同
期してデータ信号DIを出力する。集積回路である装置１
０１の外部に接続される遅延回路１０は、内部クロック
信号Iclkを、その１周期より短い遅延時間だけ遅延さ
せ、遅延クロック信号Dclkとして、装置１０１へ戻す。
データ伝送制御回路２は、遅延クロック信号Dclkと、Ｃ
ＰＵ１が出力する制御信号CSとにもとづいて、データ信
号DIを、遅延クロック信号Dclkの遅延時間だけ遅らせ
て、データ信号DEとして外部装置へ出力する。外部装置
は、内部クロック信号Iclkに同期して出力される制御信
号WRにもとづいて動作するので、遅延時間に相当するホ
ールドタイムを確保することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、中央演算装置
（ＣＰＵ）を備える半導体装置に関し、特に、データ信
号のホールドタイムを確保するための改良に関する。

【０００２】

【従来の技術】図１９は、この発明の背景となる従来の
半導体装置の構成を示すブロック図である。この従来装
置１５０は、ＣＰＵ９１を備えたマイクロプロセッサ
（ＭＰＵ）、あるいは、ＣＰＵ９１に加えて図１９には
描かれない周辺回路をも備えたマイクロコンピュータ
（ＭＣＵ）として構成されている。

【０００３】装置１５０には、ＣＰＵ９１の他に、トラ
イステートバッファ９２が備わっている。ＣＰＵ９１が
出力するデータ信号ＤＩは、トライステートバッファ９
２へ入力される。トライステートバッファ９２は、ＣＰ
Ｕ９１が出力する制御信号WR^*（以下において、記
号「^*」は、信号がロウアクティブであることを表す）
がアクティブであるときには、データ信号DIを通過さ
せ、データ信号DEとして出力する。トライステートバッ
ファ９２は、制御信号WR^*がノーマルであるときには、
データ信号DIとは無関係に、出力をハイインピーダンス
状態にする。

【０００４】このように、トライステートバッファ９２
は、ＣＰＵ９１からの制御信号WR^*にもとづいて、装置
１５０から、例えばメモリ装置などの外部装置へ伝送さ
れるデータ信号DEの出力の時期を調整する。

【０００５】

【発明が解決しようとする課題】ところで、ＣＰＵ９１
はクロック信号CLKに同期して動作するので、制御信号W
R^*も、クロック信号CLKに同期して、アクティブとノー
マルの間を遷移する。したがって、データ信号DEは、装
置１５０から、例えばメモリ装置などの外部装置へと、
クロック信号CLKに同期して出力される。図２０は、こ
の動作を例示するタイミングチャートである。

【０００６】時刻Ｔ１〜Ｔ４は、クロック信号CLKが立
ち上がる時刻を示している。時刻Ｔ１〜Ｔ３にわたるク
ロック信号CLKの２周期分の期間に、値”Ｚ”を有する
データ信号DIが、ＣＰＵ９１から出力される。この期間
の中で、クロック信号CLKが立ち上がる時刻T2に制御信
号WR^*がノーマルからアクティブへと遷移し、つぎにク
ロック信号CLKが立ち上がる時刻T3に、ノーマルへと復
帰する。その結果、データ信号DEとして、時刻T2〜T3の
期間にわたって、値”Ｚ”が出力される。

【０００７】このように、データ信号DEの値”Ｚ”の出
力は、クロック信号CLKに同期して開始および停止す
る。一方、データ信号DEを受信するメモリ装置などの外
部装置も、制御信号WR^*に同期して動作するので、デー
タ信号DEのホールドタイムを十分に長く必要とする外部
装置を、装置１５０へ接続して使用することが困難であ
るという問題点があった。

【０００８】なお、単に、クロック信号の制御に関連し
た技術としては、特開平1-265351号公報、特開平8-1237
17号公報、特開平2-100750号公報、特開平9-319704号公
報、特開平8-6896号公報、特開平6-291615号公報、特開
平9-128333号公報、特開平5-257886号公報、特開昭62-2
81047号公報、特開平4-294442号公報、特開平2-171907
号公報、および、特開平4-370862号公報が知られてい
る。

【０００９】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、ＣＰＵと外部
装置との間で伝送されるデータ信号のホールドタイムを
長く確保し得る半導体装置を得ることを目的とする。

【００１０】

【課題を解決するための手段】第１の発明の装置は、半
導体装置であって、内部クロック信号に同期して動作す
るＣＰＵと、前記内部クロック信号を所定の遅延時間だ
け遅延させ、遅延クロック信号として出力する遅延回路
を、接続可能なように外部に露出した端子と、前記ＣＰ
Ｕと外部装置との間で伝送されるデータ信号を、前記端
子を通じて供給される前記遅延クロック信号にもとづい
て、前記遅延時間だけ遅延して中継するデータ伝送制御
回路と、を備える。

【００１１】第２の発明の装置では、第１の発明の半導
体装置において、前記データ伝送制御回路が、データ保
持回路と、トライステートバッファと、バッファ制御回
路と、を備え、前記データ保持回路は、前記データ伝送
制御回路へ入力された前記データ信号を、前記遅延クロ
ック信号に同期して保持する。そして、前記バッファ制
御回路は、前記内部クロック信号に同期して前記ＣＰＵ
から送られ、前記データ信号の伝送の開始と終了とを通
知する制御信号と、前記遅延クロック信号とにもとづい
て、前記データ信号が入力される期間よりも前記遅延時
間だけ遅延した期間にわたって、アクティブの制御信号
を出力し、前記トライステートバッファは、前記データ
保持回路が保持する前記データ信号を、前記バッファ制
御回路が出力する前記制御信号がアクティブであるとき
に限って、前記データ伝送制御回路の外へ出力する。

【００１２】第３の発明の装置では、第２の発明の半導
体装置において、前記データ伝送制御回路が、前記バッ
ファ制御回路と前記トライステートバッファとの間に介
挿される選択回路を、さらに備え、前記選択回路は、選
択信号にもとづいて、前記バッファ制御回路が出力する
制御信号と、前記ＣＰＵが前記データ信号の伝送を前記
外部装置へ通知する制御信号とのいずれかを選択して、
前記トライステートバッファへ伝える。

【００１３】第４の発明の装置は、第１または第２の発
明の半導体装置において、前記ＣＰＵと別の外部装置と
の間での別のデータ信号の伝送を中継するトライステー
トバッファを、さらに備え、当該トライステートバッフ
ァは、前記ＣＰＵが前記別のデータ信号の伝送を前記別
の外部装置へ通知する制御信号がアクティブであるとき
に限って、前記別のデータ信号を通過させる。

【００１４】第５の発明の装置は、第１ないし第４のい
ずれかの発明の半導体装置において、前記遅延回路を、
さらに備え、当該遅延回路は、前記端子に接続されてお
り、前記遅延時間が、前記内部クロック信号の１周期よ
りも短かく設定されている。

【００１５】

【発明の実施の形態】＜1. 実施の形態１＞はじめに、
実施の形態１の半導体装置について説明する。

【００１６】＜1-1. 装置の概略＞図１は、実施の形態
１の半導体装置の構成を示すブロック図である。この装
置１０１は、半導体集積回路（ＩＣ）であり、ＣＰＵ
１、データ伝送制御回路２、および、内部クロック生成
回路３を備えたＭＣＵまたはＭＰＵとして構成されてい
る。ＣＰＵ１は、例えば、外部のメモリ装置から供給さ
れるプログラムにもとづいて、処理を実行する。

【００１７】装置１０１には、端子４〜８が、さらに備
わっている。装置１０１は、好ましくは、例えば樹脂な
どによって封止されるが、端子４〜８は外部へ露出して
いる。したがって、端子４〜８には、装置１０１が製品
として完成した後に、例えばハンダ付けによって、外部
装置を接続することが可能である。外部装置は端子４〜
８へと、直接的に接続されてもよく、例えば回路基板に
配設された配線を通じて、間接的に接続されてもよい。

【００１８】端子４を通じて、外部よりクロック信号CL
Kが供給される。クロック信号CLKは、内部クロック生成
回路３によって、内部クロック信号Iclkへと変換され
る。クロック信号CLKは、例えば、発信回路によって供
給される原発振クロック信号であり、内部クロック生成
回路３は、例えば、クロック信号CLKへ波形成型および
分周を施すことによって、内部クロック信号Iclkを生成
する。

【００１９】内部クロック信号Iclkは、ＣＰＵ１へと供
給される。ＣＰＵ１は、内部クロック信号Iclkに同期し
て動作する。ＣＰＵ１は、メモリ装置などの外部装置へ
データ信号DIを出力する際にも、出力の開始および停止
を、内部クロック信号Iclkに同期して行う。ＣＰＵ１
は、さらに、データ信号DIとともに、制御信号WRおよび
各種の制御信号CSを出力する。これらの制御信号WR,CS
の出力の開始および停止も、内部クロック信号Iclkに同
期して行われる。制御信号WRは、データ信号DIを受信す
る外部装置へ、データ信号DIの出力を報知する信号、す
なわち、ライトイネーブル信号である。制御信号CSは、
データ伝送制御回路２を制御するための信号である。

【００２０】内部クロック信号Iclkは、端子５を通じ
て、外部の遅延回路１０へも伝えられる。遅延回路１０
は、内部クロック信号Iclkを遅延させることにより、遅
延クロック信号Dclkを生成し、端子６を通じて、データ
伝送制御回路２へ供給する。遅延回路１０は、装置１０
１の外部装置の一つであり、装置１０１が製品として完
成した後に、端子５，６へ、例えばハンダ付け等によっ
て取り付けられる。

【００２１】なお、半導体集積回路である装置１０１を
主要な回路要素とする半導体装置として、端子５，６へ
接続された遅延回路１０を装置１０１とともに備える装
置を、構成することも可能である。このような装置は、
通例において、製品として完成した装置１０１のユーザ
が、回路基板の上に、装置１０１と遅延回路１０とを搭
載するという組立作業を通じて実現される。

【００２２】データ伝送制御回路２は、ＣＰＵ１から出
力される制御信号CSと、遅延回路１０から出力される遅
延クロック信号Dclkとにもとづいて、ＣＰＵ１から外部
装置へ伝送されるデータ信号DIを、遅延させて中継す
る。データ伝送制御回路２は、ＣＰＵ１とは異なり、内
部クロック信号Iclkではなく、遅延クロック信号Dclkに
同期して動作する。それによって、データ信号DIは、内
部クロック信号Iclkよりも遅延した遅延クロック信号Dc
lkに同期して、データ信号DEとして外部へ伝送される。
データ信号DEおよび制御信号WRは、それぞれ、端子７，
８を通じて、外部へ出力される。

【００２３】図２は、データ伝送制御回路２の内部構成
を示すブロック図である。データ伝送制御回路２は、デ
ータ保持回路２１、トライステートバッファ２２、およ
び、バッファ制御回路２３を備えている。データ保持回
路２１は、例えばラッチ回路であり、遅延クロック信号
Dclkに同期して、データ信号DIを保持し、保持したデー
タをデータ信号DHとして出力する。

【００２４】トライステートバッファ２２は、バッファ
制御回路２３が出力する制御信号CNTLにもとづいて、デ
ータ信号DEの出力を制御する。すなわち、トライステー
トバッファ２２は、制御信号CNTLがアクティブであると
きには、データ信号DHを、そのまま、あるいは、電流増
幅して、データ信号DEとして出力し、ノーマルであると
きには、出力をハイインピーダンス状態とすることによ
り、データ信号DEの外部装置への伝送経路とＣＰＵ１と
の間を電気的に切り離す。バッファ制御回路２３は、遅
延クロック信号Dclkと制御信号CSにもとづいて制御信号
CNTLを生成し、トライステートバッファ２２へ伝える。

【００２５】図３は、データ伝送制御回路２の動作を説
明するタイミングチャートである。ＣＰＵ１は、内部ク
ロック信号Iclkが立ち上がる時刻t1に、データ信号DIと
して、値「Ｙ」の出力を開始し、それより２周期後の立
ち上がり時刻t6に、出力を終了する。遅延クロック信号
Dclkは、内部クロック信号Iclkに対して、遅延時間ＤＴ
だけ遅れている。したがって、遅延クロック信号Ｄｃｌ
ｋに同期して動作するデータ保持回路２１は、データ信
号DHを、データ信号DIよりも、遅延時間DTだけ遅らせて
出力する。

【００２６】バッファ制御回路２３は、ＣＰＵ１がデー
タ信号DIを出力する期間、言い換えると制御信号WRがア
クティブである期間よりも、遅延時間DTだけ遅れた期間
にわたって、制御信号CNTLをアクティブにする。したが
って、トライステートバッファ２２は、データ信号DIよ
りも遅延時間DTだけ遅延させて、値「Ｙ」をデータ信号
DEとして出力する。

【００２７】このようにして、ＣＰＵ１が出力したデー
タ信号DIが、遅延時間DTだけ遅延して、データ信号DEと
してデータ伝送制御回路２から外部へと出力される。デ
ータ信号DEを受信するメモリ装置などの外部装置は、制
御信号WRに同期して動作するので、遅延時間DTに相当す
るホールドタイムを確保することができる。このため、
データ信号DEのホールドタイムを十分に長く必要とする
外部装置を、装置１０１へ接続して使用することが可能
となる。

【００２８】特に、メモリ装置などの外部装置は、ＣＰ
Ｕ１に比べて動作速度が遅い場合が多く、そのために、
装置１０１が出力するデータ信号DEを読み取る際に、十
分に長いホールドタイムを必要とする場合が少なくな
い。装置１０１は、ＣＰＵ１を備えるＭＣＵあるいはＭ
ＰＵが、しばしば直面するこのような要求に、容易に応
えることができる。

【００２９】遅延時間DTが長いほど、より長いホールド
タイムを要求する外部装置が、装置１０１へ接続可能と
なる。しかしながら、遅延時間DTが内部クロック信号Ic
lkの１周期よりも遅れると、例えば、値「Ｙ」につづ
く、つぎの値が、誤ってデータ信号DEとして出力される
場合がある。したがって、遅延時間DTは、内部クロック
信号Iclkの１周期よりも短かく設定される。

【００３０】上記したように、遅延回路１０は、装置１
０１が製品として完成した後に、外部装置として接続可
能であるので、様々な遅延時間DTを有する遅延回路１０
を用いることによって、同一の装置１０１に対して、様
々なホールドタイムを持たせることが可能である。すな
わち、装置１０１の使用目的、接続すべき外部装置の特
性に応じて、ホールドタイムを自在に設定することが可
能である。

【００３１】＜1-2. バッファ制御回路＞図４は、バッ
ファ制御回路２３の内部構成の一例を示す回路図であ
る。この例では、バッファ制御回路２３は、論理積回路
２４，２５、および、Ｓ／Ｒフリップフロップ２６を備
えている。ＣＰＵ１が出力する制御信号CSには、制御信
号RWT^*，ALEが含まれている。論理積回路２４，２５の
各々には、制御信号RWT^*，ALE、および、遅延クロック
信号Dclkが入力される。ただし、制御信号RWT^*は、論理
積回路２４，２５へ、互いに反転されて入力される。

【００３２】論理積回路２４，２５の出力は、それぞ
れ、Ｓ／Ｒフリップフロップ２６のセット入力およびリ
セット入力へ接続されている。その結果、Ｓ／Ｒフリッ
プフロップ２６から、制御信号CNTLが出力される。Ｓ／
Ｒフリップフロップ２６は、例えば、ＣＰＵ１がリセッ
トされるときなどに、リセット信号RESET^*が入力される
と、これに応答して、出力信号である制御信号CNTLを、
初期値へ戻す。

【００３３】図５は、図４が例示するバッファ制御回路
２３の動作を説明するタイミングチャートである。時刻
t1〜t8にわたるＣＰＵ１の動作は、図３と図５の間で同
一である。ＣＰＵ１は、データ信号DIとして値「Ｙ」を
出力する期間である時刻t1〜t6にわたって、制御信号WR
をアクティブにする。

【００３４】ＣＰＵ１は、さらに、データ信号DIの出力
の開始と終了とを通知する制御信号ALEを、時刻t1か
ら、つぎに内部クロック信号Iclkが立ち下がる時刻t2ま
での期間、および、時刻t6から、つぎに内部クロック信
号Iclkが立ち下がる時刻t8までの期間にわたって、アク
ティブにする。ＣＰＵ１は、さらに、データ信号DIの出
力の終了を通知する制御信号RWT^*を、時刻t6の直前に内
部クロック信号Iclkが立ち下がる時刻t5からつぎの立ち
下がり時刻t8までの期間にわたって、アクティブにす
る。すなわち、制御信号ALEと制御信号RWT^*とを含む制
御信号CSは、データ信号DIの出力の開始と終了とを通知
する２ビット信号に相当する。

【００３５】論理積回路２４は、制御信号RWT^*がノーマ
ルで、しかも、制御信号ALEがアクティブである期間、
すなわち、時刻t1〜t3に限って、遅延クロック信号Dclk
を、Ｓ／Ｒフリップフロップ２６のセット入力へ伝達す
る。一方、論理積回路２５は、制御信号RWT^*とALEが、
ともにアクティブである期間、すなわち、時刻t6〜t8に
限って、遅延クロック信号Dclkを、Ｓ／Ｒフリップフロ
ップ２６のリセット入力へ伝達する。

【００３６】このため、Ｓ／Ｒフリップフロップ２６
は、時刻t1〜t3の間で遅延クロック信号Dclkが立ち上が
る時刻、すなわち、時刻t2にセットされ、時刻t6〜t8の
間で遅延クロック信号Dclkが立ち上がる時刻、すなわ
ち、時刻t7にリセットされる。その結果、制御信号CNTL
は、データ信号DIが出力される期間である時刻t1〜t6よ
りも、遅延時間DTだけ遅延した時刻t2〜t7の期間にわた
って、アクティブとなる。

【００３７】図６は、Ｓ／Ｒフリップフロップ２６の内
部構成の一例を示す回路図である。この例では、Ｓ／Ｒ
フリップフロップ２６は、インバータ３６、MOSFET２
７，２８、および、インバータ２９，３０を備えてい
る。ｎチャネル型のMOSFET２７とｐチャネル型のMOSFET
２８とが、直列に、正電位電源線および接地電位電源線
の間に介挿されることによって、インバータを形成して
いる。MOSFET２８のゲート電極に接続されたインバータ
３６の入力、および、MOSFET２７のゲート電極は、それ
ぞれ、セット入力およびリセット入力に相当している。

【００３８】MOSFET２７，２８が構成するインバータの
出力は、インバータ２９の入力へ接続されている。イン
バータ２９の出力は、インバータ３０を通じて、インバ
ータ２９の入力へと正帰還されている。しかも、インバ
ータ２９の電流駆動能力は、インバータ３０よりも大き
く設定されている。

【００３９】Ｓ／Ｒフリップフロップ２６は、以上のよ
うに構成されているので、セット入力およびリセット入
力に、アクティブの信号が入力されると、それに応答し
て、制御信号CNTLが、それぞれ、アクティブおよびノー
マルへと遷移する。セット入力およびリセット入力に、
ノーマルの信号が入力されている期間では、制御信号CN
TLは値を変えない。

【００４０】＜1-3. データ保持回路および遅延回路＞
図７は、データ保持回路２１の内部構成の一例を示す回
路図である。この例では、データ保持回路２１は、イン
バータ３３，３７、MOSFET３１，３２、および、インバ
ータ３４，３５を備えている。MOSFET３１，３２は、そ
れぞれ、トランスファーゲート素子を構成しており、直
接またはインバータ３３を通じて、ゲート電極へ入力さ
れる遅延クロック信号Dclkが、アクティブであるときに
限り、インバータ３７を通じて入力されたデータ信号DI
の反転信号をインバータ３４の入力へ伝送する。インバ
ータ３４の出力は、インバータ３５を通じて、インバー
タ３４の入力へと正帰還されている。しかも、インバー
タ３４の電流駆動能力は、インバータ３５よりも大きく
設定されている。

【００４１】データ保持回路２１は、以上のように構成
されているので、遅延クロック信号Dclkがアクティブで
あるときには、データ信号DIを、データ信号DHとして出
力する。データ保持回路２１は、逆に、遅延クロック信
号Dclkがノーマルであるときには、ノーマルに遷移する
直前のデータ信号DIを保持し、データ信号DHとして出力
し続ける。以上のように、データ伝送制御回路２は、簡
単な回路で構成可能である。

【００４２】図８は、遅延回路１０の内部構成の一例を
示す回路図である。この例では、内部クロック信号Iclk
が入力されるインバータ１１の出力と、遅延クロック信
号Dclkを出力するインバータ１４の入力との間に、キャ
パシタ１２と抵抗器１３で構成される一次のロウパスフ
ィルタが介挿されている。

【００４３】図９は、図８が例示する遅延回路１０の動
作を説明するタイミングチャートである。ロウパスフィ
ルタからインバータ１４へと入力される電圧信号Ｖは、
抵抗器１３の抵抗とキャパシタ１２の容量とで定まる時
定数をもって、内部クロック信号Iclkの変化に、緩やか
に追随する。したがって、インバータ１４は、内部クロ
ック信号Iclkよりも、前述の時定数で定まる遅延時間DT
だけ遅延した信号を、遅延クロック信号Dclkとして出力
する。

【００４４】図９に例示する遅延回路１０では、キャパ
シタ１２および抵抗器１３の素子定数を、変えることに
よって、遅延時間DTを様々に変えることが可能である。
特に、内部クロック信号Iclkのデューティ比が５０％で
あるときには、遅延時間DTは、０から内部クロック信号
Iclkの半周期まで可変である。

【００４５】＜1-4. 別の装置例＞装置１０１（図１）
では、内部クロック信号Iclkは、外部から入力されるク
ロック信号CLKにもとづいて、装置１０１の内部で生成
されたが、外部から直接に内部クロック信号Iclkを供給
することも可能である。このとき、内部クロック生成回
路３（図１）は、除去することができる。

【００４６】そのように構成された装置の例を、図１０
および図１１に示す。図１０が示す装置１０２では、内
部クロック信号Iclkが、外部から端子４へ入力される。
端子４へ入力された内部クロック信号Iclkは、ＣＰＵ１
と端子５の双方へ伝送される。すなわち、内部クロック
信号Iclkが入力される端子４が、遅延回路１０へ内部ク
ロック信号Iclkを伝えるための端子５とは別個に設けら
れている。

【００４７】一方、図１１が示す装置１０３では、端子
４は備わらず、内部クロック信号Iclkは、端子５へと入
力される。端子５へ入力された内部クロック信号Iclk
は、ＣＰＵ１へ伝送される。また、内部クロック信号Ic
lkは、端子５に接続された遅延回路１０へも供給され
る。すなわち、内部クロック信号Iclkが入力される端子
と、遅延回路１０へ内部クロック信号Iclkを伝えるため
の端子とが、単一の端子５へ共通化されている。

【００４８】＜2. 実施の形態２＞図１２は、実施の形
態２の半導体装置の構成を示すブロック図である。この
装置１０４は、データ信号DI,DEを伝送する経路、すな
わち、データバスを、二系統備えている点において、装
置１０１（図１）とは特徴的に異なっている。

【００４９】第１のデータ信号DI1,DE1を伝送する経路
は、装置１０１（図１）と同等に構成される。すなわ
ち、ＣＰＵ１から出力されたデータ信号DI1は、データ
伝送制御回路２によって、遅延クロック信号Dclkに同期
したデータ信号DE1として、端子７を通じて外部へ伝送
される。ＣＰＵ１は、データ信号DI1および制御信号CS
とともに、データ信号DI1を受信する外部装置へ、デー
タ信号DI1の出力を報知する制御信号WR1を出力する。制
御信号WR1は、端子８を通じて、外部へと出力される。

【００５０】第２のデータ信号DI2,DE2を伝送する経路
は、従来装置１５０と同等に構成される。すなわち、デ
ータ信号DI2は、ＣＰＵ１から出力される制御信号WR2に
もとづいて動作するトライステートバッファ３８によっ
て、内部クロック信号Iclkに同期したデータ信号DE2と
して、端子９を通じて外部へ伝送される。制御信号WR2
は、データ信号DI2の出力を報知する信号であり、デー
タ信号DI2を受信する外部装置へ、端子１６を通じて伝
送される。

【００５１】したがって、装置１０４には、長いホール
ドタイムを必要とする外部装置と、そうでない外部装置
とのいずれをも接続することが可能であり、双方の外部
装置を同時に接続することも可能である。すなわち、外
部装置の特性に応じて、接続すべきデータバスを選択す
ることが可能である。

【００５２】＜3. 実施の形態３＞図１３は、実施の形
態３の半導体装置の構成を示すブロック図である。この
装置１０５は、データ伝送制御回路２がデータ伝送制御
回路４０へと置き換えられ、それによって、ＣＰＵ１か
ら出力されたデータ信号DIが、内部クロック信号Iclkと
遅延クロック信号Dclkとのいずれかに選択自在に同期し
て、データ信号DEとして外部へ伝送される点において、
装置１０１（図１）とは特徴的に異なっている。

【００５３】ＣＰＵ１が出力する制御信号WRは、端子８
を通じて外部装置へ伝送されるだけでなく、データ伝送
制御回路４０へも入力される。ＣＰＵ１は、レジスタ３
９を備えており、レジスタ３９に保持される選択信号SE
Lが、データ伝送制御回路４０へ入力される。データ伝
送制御回路４０は、選択信号SELにもとづいて、データ
信号DEが同期すべきクロック信号を選択する。

【００５４】図１４は、データ伝送制御回路４０の内部
構成を示すブロック図である。データ伝送制御回路４０
は、バッファ制御回路２３からトライステートバッファ
２２へと制御信号CNTLが伝送される経路に、選択回路４
１が介挿されている点において、データ伝送制御回路２
（図２）とは特徴的に異なっている。選択回路４１は、
選択信号SELにもとづいて、ＣＰＵ１が出力する制御信
号WRと、バッファ制御回路２３が出力する制御信号CNTL
とのいずれかを選択して、トライステートバッファ２２
へ、制御信号として伝達する。

【００５５】したがって、トライステートバッファ２２
は、選択信号SELにもとづいて、装置１０１のトライス
テートバッファ２２（図２）と同様に、遅延クロック信
号Dclkに同期して動作するバッファ制御回路２３によっ
て制御されることも、従来装置１５０（図１９）のトラ
イステートバッファ９２と同様に、内部クロック信号Ic
lkに同期した制御信号WRによって制御されることも、可
能である。すなわち、装置１０５は、選択信号SELに応
じて、装置１０１と従来装置１５０のいずれとも同等に
動作する。

【００５６】したがって、装置１０５には、長いホール
ドタイムを必要とする外部装置と、そうでない外部装置
とのいずれをも接続することが可能である。すなわち、
外部装置の特性に応じて、ホールドタイムを選択するこ
とが可能である。

【００５７】図１５は、選択回路４１の内部構成の一例
を示す回路図である。この例では、選択回路４１は、論
理積回路４２，４３、論理和回路４４、および、インバ
ータ４５を備えている。論理積回路４２は、制御信号CN
TLと選択信号SELの論理積を出力する。論理積回路４３
は、制御信号WRと、インバータ４５で得られる選択信号
SELの反転信号との論理積を出力する。

【００５８】論理和回路４４は、論理積回路４２と４３
の出力の論理和を、制御信号としてトライステートバッ
ファ２２へ伝送する。したがって、選択信号SELがハイ
レベルであれば、論理和回路４４からは制御信号CNTLが
出力され、逆に、ロウレベルであれば、制御信号WRが出
力される。

【００５９】上記のように、ＣＰＵ１に備わるレジスタ
３９（図１３）に一時的に格納された信号が、選択信号
SELとしてデータ伝送制御回路４０へ伝えられる。この
ため、ＣＰＵ１の動作を規定するプログラムを変更する
ことによって、選択信号SELを自在に変更することが可
能である。

【００６０】これに対して、図示を略するが、外部へ露
出する端子を通じて、選択信号SELを、外部からデータ
伝送制御回路４０へ直接に入力できるように、装置１０
５を構成することも可能である。そのためには、端子４
〜８とは別に、もう一つの端子を装置１０５へ追加し、
選択信号SELをＣＰＵ１からデータ伝送制御回路４０へ
伝送する経路を、追加された端子からデータ伝送制御回
路４０へ選択信号SELを伝送する経路へ、置き換えると
良い。

【００６１】また、データ信号DI,DEの伝送経路、すな
わち、データバスを、複数に拡張し、それぞれに、デー
タ伝送制御回路４０を介挿することも可能である。それ
によって、複数のデータバスを通じて伝送される複数の
データ信号DEを、それぞれ受信する複数の外部装置の特
性に応じたホールドタイムを、データバスごとに選択す
ることが可能となる。

【００６２】＜4. 実施の形態４＞図１６は、実施の形
態４の半導体装置の構成を示すブロック図である。この
装置１０６は、データ伝送制御回路２が、外部装置から
ＣＰＵ１へと伝送されるデータ信号DE,DI、すなわち、
入力データ信号を、遅延させて中継する点において、装
置１０１（図１）とは特徴的に異なっている。このよう
に、データ伝送制御回路２は、一般に、ＣＰＵ１と外部
装置との間のデータ信号の伝送、すなわち、データ信号
の入力と出力のいずれをも、制御可能である。

【００６３】ＣＰＵ１は、入力データ信号を受信する際
に、データ信号DEの出力を外部装置へ指示するための制
御信号RD、すなわち、リードイネーブル信号を出力す
る。制御信号RDは、端子５１を通じて、データ信号DEを
出力する外部装置へ伝送される。外部装置は、制御信号
RDに同期してデータ信号DEを出力する。制御信号RDは、
ＣＰＵ１によって生成されるので、内部クロック信号Ic
lkに同期する。したがって、データ信号DEも、内部クロ
ック信号Iclkに同期して外部装置から出力される。

【００６４】図１７は、データ伝送制御回路２の内部構
成を示すブロック図である。図１７が示すように、デー
タ伝送制御回路２は、図２のデータ伝送制御回路２と同
一に構成される。ただし、データ信号DIの代わりにデー
タ信号DEが入力され、データ信号DEの代わりにデータ信
号DIが出力されている。すなわち、図２と図１７の例で
は、データ信号DIとデータ信号DEとが、互いに置き換え
られている。

【００６５】図１８は、図１７が示すデータ伝送制御回
路２の動作を説明するタイミングチャートである。ＣＰ
Ｕ１は、内部クロック信号Iclkが立ち上がる時刻t1か
ら、２周期後の立ち上がり時刻t6にわたって、制御信号
RDをアクティブにする。外部装置は、それに応答して、
時刻t1に、データ信号DIとして、値「Ｙ」の出力を開始
し、時刻t6に、出力を終了する。遅延クロック信号Dclk
に同期して動作するデータ保持回路２１は、データ信号
DHを、データ信号DIよりも、遅延時間DTだけ遅らせて出
力する。

【００６６】バッファ制御回路２３には、図２のバッフ
ァ制御回路２３と同様に、遅延クロック信号Dclkおよび
制御信号CSが入力される。この場合、制御信号ALEと制
御信号RWT^*とを含む制御信号CSは、外部装置からのデー
タ信号DEの出力の開始と終了とを通知する２ビットの信
号に相当する。その結果、バッファ制御回路２３は、Ｃ
ＰＵ１が制御信号RDを出力する期間よりも遅延時間DTだ
け遅れた期間、すなわち、時刻t2〜t7にわたって、制御
信号CNTLをアクティブにする。したがって、トライステ
ートバッファ２２は、データ信号DEよりも遅延時間DTだ
け遅延させて、値「Ｙ」をデータ信号DIとして出力す
る。

【００６７】このようにして、外部装置が出力したデー
タ信号DEが、遅延時間DTだけ遅延して、データ信号DIと
してＣＰＵ１へ入力される。したがって、ＣＰＵ１は、
遅延時間DTに相当するホールドタイムを確保することが
できる。このため、データ信号DEのホールドタイムを十
分に長く必要とするＣＰＵ１を、装置１０６へ組み込む
ことが可能となる。装置１０６は、ＣＰＵ１として動作
速度の遅い安価なＣＰＵを用い、動作速度の速い最新鋭
の外部装置を接続するときに、特に、利点を発揮する。

【００６８】

【発明の効果】第１の発明の装置では、データ伝送制御
回路が、ＣＰＵと外部装置との間で伝送されるデータ信
号を、遅延して中継するので、データ信号に対するホー
ルドタイムを確保することができる。しかも、外部に露
出する端子に遅延回路が接続可能であるために、半導体
装置が製品として完成した後に、使用条件に応じて、様
々な遅延時間を任意に設定することが可能である。

【００６９】第２の発明の装置では、データ伝送制御回
路が、データ保持回路と、トライステートバッファと、
バッファ制御回路とによって、最も簡単に構成される。

【００７０】第３の発明の装置では、トライステートバ
ッファが、選択回路を通じて、二種類の制御信号のいず
れかによって、選択的に制御されるので、接続される外
部装置の特性に応じて、ホールドタイムを選択すること
が可能である。

【００７１】第４の発明の装置では、ホールドタイムの
異なる二系統のデータ信号の伝送経路が備わるので、ホ
ールドタイムに関して特性の異なる外部装置を接続する
ことが可能であり、それらを同時に接続することも可能
である。

【００７２】第５の発明の装置では、遅延回路がすでに
備わるので、使用に際して、新たに遅延回路を付加する
必要がない。また、遅延時間が、内部クロックの１周期
よりも短く設定されるので、ＣＰＵと外部装置との間
で、誤ったデータ信号が伝送される恐れがない。

【図面の簡単な説明】

【図１】 実施の形態１の装置のブロック図である。

【図２】 図１のデータ伝送制御回路のブロック図であ
る。

【図３】 図２のデータ伝送制御回路のタイミングチャ
ートである。

【図４】 図２のバッファ制御回路の回路図である。

【図５】 図４のバッファ制御回路のタイミングチャー
トである。

【図６】 図４のＳ／Ｒフリップフロップの回路図であ
る。

【図７】 図２のデータ保持回路の回路図である。

【図８】 図１の遅延回路の回路図である。

【図９】 図８の遅延回路のタイミングチャートであ
る。

【図１０】 実施の形態１の別の装置例のブロック図で
ある。

【図１１】 実施の形態１のさらに別の装置例のブロッ
ク図である。

【図１２】 実施の形態２の装置のブロック図である。

【図１３】 実施の形態３の装置のブロック図である。

【図１４】 図１３のデータ伝送制御回路のブロック図
である。

【図１５】 図１４の選択回路の回路図である。

【図１６】 実施の形態４の装置のブロック図である。

【図１７】 図１６のデータ伝送制御回路のブロック図
である。

【図１８】 図１７のデータ伝送制御回路のタイミング
チャートである。

【図１９】 従来の装置のブロック図である。

【図２０】 図１９の装置のタイミングチャートであ
る。

【符号の説明】

１ ＣＰＵ、２ データ伝送制御回路、６ 端子、１０
遅延回路、２１ データ保持回路、２２，３８ トラ
イステートバッファ、２３ バッファ制御回路、CS，CN
TL，WR2 制御信号、Dclk 遅延クロック信号、DI，D
E，DH，DE1，DI1，DI2，DE2 データ信号、DT 遅延時
間、Iclk 内部クロック信号、SEL 選択信号。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 内部クロック信号に同期して動作するＣ
   ＰＵと、 前記内部クロック信号を所定の遅延時間だけ遅延させ、
   遅延クロック信号として出力する遅延回路を、接続可能
   なように外部に露出した端子と、 前記ＣＰＵと外部装置との間で伝送されるデータ信号
   を、前記端子を通じて供給される前記遅延クロック信号
   にもとづいて、前記遅延時間だけ遅延して中継するデー
   タ伝送制御回路と、を備える半導体装置。
2. 【請求項２】 前記データ伝送制御回路が、データ保持
   回路と、トライステートバッファと、バッファ制御回路
   と、を備え、 前記データ保持回路は、前記データ伝送制御回路へ入力
   された前記データ信号を、前記遅延クロック信号に同期
   して保持し、 前記バッファ制御回路は、前記内部クロック信号に同期
   して前記ＣＰＵから送られ前記データ信号の伝送の開始
   と終了とを通知する制御信号と、前記遅延クロック信号
   とにもとづいて、前記データ信号が入力される期間より
   も前記遅延時間だけ遅延した期間にわたって、アクティ
   ブの制御信号を出力し、 前記トライステートバッファは、前記データ保持回路が
   保持する前記データ信号を、前記バッファ制御回路が出
   力する前記制御信号がアクティブであるときに限って、
   前記データ伝送制御回路の外へ出力する請求項１に記載
   の半導体装置。
3. 【請求項３】 前記データ伝送制御回路が、前記バッフ
   ァ制御回路と前記トライステートバッファとの間に介挿
   される選択回路を、さらに備え、 前記選択回路は、選択信号にもとづいて、前記バッファ
   制御回路が出力する制御信号と、前記ＣＰＵが前記デー
   タ信号の伝送を前記外部装置へ通知する制御信号とのい
   ずれかを選択して、前記トライステートバッファへ伝え
   る請求項２に記載の半導体装置。
4. 【請求項４】 前記ＣＰＵと別の外部装置との間での別
   のデータ信号の伝送を中継するトライステートバッファ
   を、さらに備え、 当該トライステートバッファは、前記ＣＰＵが前記別の
   データ信号の伝送を前記別の外部装置へ通知する制御信
   号がアクティブであるときに限って、前記別のデータ信
   号を通過させる請求項１または請求項２に記載の半導体
   装置。
5. 【請求項５】 前記遅延回路を、さらに備え、 当該遅延回路は、前記端子に接続されており、前記遅延
   時間が、前記内部クロック信号の１周期よりも短く設定
   されている請求項１ないし請求項４のいずれかに記載の
   半導体装置。