JP4254683B2 - コンパレータ切替え回路 - Google Patents
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Description
尚、斯様なECUの細部について開示している先行技術文献を、出願人は発見することができなかった。
出願人は、上記の点に着目して、スタンバイモード中に動作させるコンパレータは、低消費電流型で信号応答特性が遅いものを別途用意し、ノーマルモード時に使用するコンパレータと切替えて動作させるように構成することで、スタンバイモード時における消費電流をより低減することを考えた。しかしながら、斯様な構成を実現するためには、以下のような問題があることが判明した。
(1)コンパレータ2が通信データを受信し、マイコン4に受信データを出力する。
(2)すると、スタンバイードのマイコン4がウェイクアップして、モード切替え信号をハイレベルにする。
(3)そして、コンパレータ1が動作状態になり、マルチプレクサ3はコンパレータ1側の出力端子を選択する。
斯様に構成すれば、遅延回路において付与される遅延時間に応じて、ハイ,ロウ何れかの信号レベルを継続的に示す期間が異なる2つの切替え信号を生成することができる。そして、それら2つの切替え信号に基づいてコンパレータの動作状態を切替えれば、一方の信号レベルが継続する期間の相違により、何れか一方のコンパレータが動作している状態で他方のコンパレータの動作を停止させるように切替えを行うことができる。
そして、マルチプレクサの選択切替えは遅延回路の出力信号によって行われるので、2つのコンパレータの動作状態が切替わって一方のコンパレータの信号出力レベルが確定した後にマルチプレクサの選択切替えが行なわれるようになる。従って、当該マルチプレクサを介して出力される信号レベルが不定になることを確実に回避できる。
以下、本発明の第1実施例について図1及び図2を参照して説明する。尚、図6と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例では、マイクロコンピュータ(マイコン)4によって出力されるモード切替え信号は、動作切り替え回路11に与えられており、動作切り替え回路11より出力される切替え制御信号が、コンパレータ1,2及びマルチプレクサ3に与えられるようになっている。
ORゲート13の出力信号は、COMP1制御信号としてコンパレータ1の動作制御端子(正論理)に与えられており、ANDゲート14の出力信号は、COMP2制御信号としてコンパレータ2の動作制御端子(負論理)に与えられている。以上において、マルチプレクサ3と動作切り替え回路11とがコンパレータ切替え回路15を構成している。
図3は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第2実施例は、遅延回路の具体的構成を示すものであり、遅延回路16を、抵抗17とコンデンサ18とによる積分回路で構成している。以上のように構成した第2実施例によれば、抵抗17の抵抗値R1とコンデンサ18の容量C1とを適宜選択することで、必要な遅延時間を付与することができる。
図4は本発明の第3実施例を示すものであり、第1実施例と異なる部分についてのみ説明する。第3実施例も、遅延回路の具体的構成を示すものであり、ボルテージバッファにより遅延回路19を構成している。以上のように構成した第3実施例によれば、ボルテージバッファの伝播遅延時間を適宜選択することで、必要な遅延時間を付与することができる。
図5は本発明の第4実施例を示すものであり、第2実施例と異なる部分についてのみ説明する。第4実施例は、2つのコンパレータ1,2の動作切替えを行う構成部分と、コンパレータ1,2に夫々異なる判定しきい値レベルを付与する構成部分とをより詳細に示すものである。
コンパレータ1,2のグランド端子と回路グランドとの間には、NPNトランジスタ20,21が接続されており、トランジスタ20のベースはORゲート13の出力端子に接続され、トランジスタ21のベースはNOTゲート22を介してANDゲート14の出力端子に接続されている。
以上のように構成された第4実施例によれば、第2実施例等と同様の効果が得られる。
遅延回路は、その他、偶数個のNOTゲートを直列接続したものや、ディレイラインなどを用いて構成しても良い。
遅延回路において付与する遅延時間は、論理合成結果を意味のあるものとするため、モード切替え信号がハイ(又はロウ)レベルを継続する期間を上限として設定すれば良い。
第4実施例において、トランジスタ20,21に替えて、コンパレータ1,2の電源側に配置したPNPトランジスタを用いて動作切換えを行うようにしても良い。
通信データの二値レベル判定を行なうためのコンパレータに限ることなく、広く適用することができる。
また、2つの動作モードは、低消費電力モード,通常動作モードに限ることなく、所定の動作条件に対応する回路の動作モードが2つあり、その動作条件に対応するように特性が調整された2つコンパレータを切替えて使用するものであれば適用が可能である。
Claims (4)
- 共通の入力信号について比較動作を行なうもので、2つの動作モードに対応して夫々の特性が異なるように構成されている2つのコンパレータについて、外部より与えられるモード切替え信号の変化に応じて、選択された動作モードに対応するものを択一的に動作状態とするように切替えを行なう動作切替え回路と、
前記モード切替え信号の変化に応じて、前記2つのコンパレータからの出力信号を選択して外部に出力するマルチプレクサとを備え、
前記動作切替え回路は、前記モード切替え信号を遅延させて出力する遅延回路を備え、前記モード切替え信号と前記遅延回路の出力信号とを論理合成した信号を用いることで、少なくとも何れか1つのコンパレータが動作状態となっている期間を介して切替えを行うように構成されており、
前記マルチプレクサの選択切替えは、前記遅延回路の出力信号によって行うように構成したことを特徴とするコンパレータ切替え回路。 - 前記動作切替え回路は、
前記モード切替え信号と前記遅延回路の出力信号との論理和信号と、
前記モード切替え信号と前記遅延回路の出力信号との論理積信号とを生成するように構成されていることを特徴とする請求項1記載のコンパレータ切替え回路。 - 前記動作モードの1つは、低消費電力モードであり、
前記低消費電力モードに対応して動作するコンパレータは、他方のコンパレータよりも消費電流が小さくなるように構成されていることを特徴とする請求項1又は2記載のコンパレータ切替え回路。 - 前記2つのコンパレータは、前記入力信号としての通信データを受信してそのレベル判定を行い、判定結果を受信側のマイクロコンピュータに出力するものであり、
前記マイクロコンピュータは、前記低消費電力モードに移行している状態において通信データを受信すると通常動作モードに移行して、前記動作切替え回路及び前記マルチプレクサに対して前記モード切替え信号を出力するように構成されていることを特徴とする請求項3記載のコンパレータ切替え回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004291769A JP4254683B2 (ja) | 2004-10-04 | 2004-10-04 | コンパレータ切替え回路 |
US11/239,083 US7215158B2 (en) | 2004-10-04 | 2005-09-30 | Comparator switching apparatus and method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004291769A JP4254683B2 (ja) | 2004-10-04 | 2004-10-04 | コンパレータ切替え回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006109013A JP2006109013A (ja) | 2006-04-20 |
JP4254683B2 true JP4254683B2 (ja) | 2009-04-15 |
Family
ID=36378226
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004291769A Expired - Fee Related JP4254683B2 (ja) | 2004-10-04 | 2004-10-04 | コンパレータ切替え回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7215158B2 (ja) |
JP (1) | JP4254683B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7406135B2 (en) * | 2004-06-22 | 2008-07-29 | International Business Machines Corporation | Reducing power consumption in signal detection |
JP2007336203A (ja) * | 2006-06-14 | 2007-12-27 | Toshiba Corp | コンパレータ回路 |
JP2010088218A (ja) | 2008-09-30 | 2010-04-15 | Ricoh Co Ltd | Dc/dcコンバータ |
JP5432676B2 (ja) | 2009-11-18 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | マイクロコンピュータ、ヒステリシスコンパレータ回路、及び電圧監視装置 |
US9461562B1 (en) * | 2012-02-24 | 2016-10-04 | Cypress Semiconductor Corporation | Low voltage detector |
EP4246893A3 (en) * | 2014-04-17 | 2023-12-27 | Panasonic Intellectual Property Corporation of America | Vehicle-mounted network system, invalidity detection electronic control unit, and invalidity detection method |
WO2021072251A1 (en) * | 2019-10-11 | 2021-04-15 | University Of Washington | Input driven self-clocked dynamic comparator |
IT202200001553A1 (it) * | 2022-01-31 | 2023-07-31 | St Microelectronics Srl | Sistemi e procedimenti comparatori |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8902225A (nl) * | 1989-09-05 | 1991-04-02 | Philips Nv | Schakeling voor het detekteren van impulsen, en videorecorder voorzien van de schakeling. |
US5436582A (en) * | 1991-02-18 | 1995-07-25 | Matsushita Electric Industrial Co., Ltd. | Comparator device for selecting received signals |
JPH0764680A (ja) | 1993-08-25 | 1995-03-10 | Sony Corp | 電源出力制御装置 |
US5933459A (en) * | 1996-12-30 | 1999-08-03 | Intel Corporation | Dual reference voltage input receiver for high speed data transmission |
US6407591B1 (en) * | 2000-06-30 | 2002-06-18 | Intel Corporation | Self-configurable clock input buffer compatible with high-voltage single-ended and low-voltage differential clock signals |
JP2004191333A (ja) * | 2002-12-13 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 2値電源電圧検出回路 |
-
2004
- 2004-10-04 JP JP2004291769A patent/JP4254683B2/ja not_active Expired - Fee Related
-
2005
- 2005-09-30 US US11/239,083 patent/US7215158B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20060119401A1 (en) | 2006-06-08 |
US7215158B2 (en) | 2007-05-08 |
JP2006109013A (ja) | 2006-04-20 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061016 |
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A977 | Report on retrieval |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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