JP2007336203A - コンパレータ回路 - Google Patents

Abstract

【課題】入力電位の比較精度を調節することが可能なコンパレータ回路を提供する。
【解決手段】コンパレータ回路１は、入力信号線および出力信号線の間に並列接続された複数のコンパレータ要素であって、各々が入力信号線の入力電位を比較して比較結果を出力信号線に出力する複数のコンパレータ要素１０_１〜１０_Ｎと、コンパレータ要素の各々を入力電位の比較を行う動作状態または入力電位の比較を行わない非動作状態の一方に設定可能であり、動作状態に設定されたコンパレータ要素の個数を切り替える切替え手段２０と、を備える。
【選択図】図１

Description

本発明は、入力電位を比較して比較結果を出力するコンパレータ回路に関する。

従来技術に係るコンパレータ回路として、下記の非特許文献１に示されるものがある。この従来技術に係るコンパレータ回路を、図６に示す。このコンパレータ回路では、クロック信号ＣＬＫが０の場合には、トランジスタＭ１およびＭ２が接続状態となり、トランジスタＭ７が非接続状態となる。よって、入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎがそのまま出力電位Ｖ_ｏｕｔｐ，Ｖ_ｏｕｔｎとなる。一方、クロック信号ＣＬＫが１の場合には、トランジスタＭ１およびＭ２が非接続状態となり、トランジスタＭ７が接続状態となる。この時、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６により形成される正帰還増幅回路によって入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎの差分が増幅され、増幅された電位が出力電位Ｖ_ｏｕｔｐ，Ｖ_ｏｕｔｎとして出力される。
B Razavi, A. Wooley "Design Techniques for High-Speed,High-Resolution Comparators," IEEE J. Solid-State Circuits, vol.27, no. 12, pp.1916-1926, Dec, 1992.

上述したコンパレータ回路の一例では、差動対をなすトランジスタＭ１およびＭ２，Ｍ３およびＭ４，Ｍ５およびＭ６は、動作を同じくするために同一であることが望ましい。しかしながら、実際には、同一のトランジスタでも製造過程における不確定さによって、特性の相違が生じる。そして、このような特性の相違に起因して、各差動対のトランジスタＭ１およびＭ２，Ｍ３およびＭ４，Ｍ５およびＭ６には、コンパレータ回路の比較精度を制限するＤＣオフセットが生じている。従来技術のコンパレータ回路ではＤＣオフセットは一定であるため、コンパレータ回路の比較精度を調節することができない。なお、他の構成のコンパレータ回路でも、同様にＤＣオフセットは一定であるため比較精度を調節することはできない。

本発明は、上記の課題を解決するためになされたもので、入力電位の比較精度を調節することが可能なコンパレータ回路を提供することを目的とする。

上述した目的を達成するために、本発明に係るコンパレータ回路は、入力信号線および出力信号線の間に並列接続された複数のコンパレータ要素であって、各々が入力信号線の入力電位を比較して比較結果を出力信号線に出力する複数のコンパレータ要素と、コンパレータ要素の各々を入力電位の比較を行う動作状態または入力電位の比較を行わない非動作状態の一方に設定可能であり、動作状態に設定されたコンパレータ要素の個数を切り替える切替え手段と、を備えることを特徴とする。

この構成によれば、入力電位を比較する複数のコンパレータ要素が並列接続されており、切替え手段が動作状態に設定されたコンパレータ要素の個数を切り替えて調節する。このため、コンパレータ回路全体としてＤＣオフセットを調節することができ、コンパレータ回路による比較精度を調節することができる。

本発明に係るコンパレータ回路によれば、コンパレータ回路による入力電位の比較精度を調節することができる。

以下、図面を参照して、本発明のコンパレータ回路に係る実施の形態について説明する。

図１には、本実施形態に係るコンパレータ回路１の回路図が示されている。コンパレータ回路１は、並列接続された多数のコンパレータ要素１０_１〜１０_Ｎと、コンパレータ要素１０_１〜１０_Ｎの各々を動作状態または非動作状態のいずれか一方に設定する切替え回路２０とを備えている。複数のコンパレータ要素１０_１〜１０_Ｎは、入力信号線Ｌ_ｉｎおよび出力信号線Ｌ_ｏｕｔの間で並列接続されている。また、複数のコンパレータ要素１０_１〜１０_Ｎの各々は、切替え回路２０に接続されている。

コンパレータ要素１０_１〜１０_Ｎの各々は、２本の入力信号線Ｌ_ｉｎを介して、２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎを取り込むと、２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎの大きさを比較する。そして、コンパレータ要素１０_１〜１０_Ｎの各々は、２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎの比較結果を、２本の出力信号線Ｌ_ｏｕｔを介して２つの出力電位Ｖ_ｏｕｔｐ，Ｖ_ｏｕｔｎとして出力する。すなわち、入力電位Ｖ_ｉｎｐが入力電位Ｖ_ｉｎｎよりも大きい場合には、出力電位Ｖ_ｏｕｔｐとして論理高電位（言い換えれば、電源電位Ｖ_ＤＤまたは１）を出力すると共に、出力電位Ｖ_ｏｕｔｎとして論理低電位（言い換えれば、接地電位Ｖ_ＳＳまたは０）を出力する。一方、入力電位Ｖ_ｉｎｐが入力電位Ｖ_ｉｎｎよりも小さい場合には、出力電位Ｖ_ｏｕｔｐとして論理低電位を出力すると共に、出力電位Ｖ_ｏｕｔｎとして論理高電位を出力する。

切替え回路２０は、動作状態に設定されたコンパレータ要素１０_１〜１０_Ｎの個数を切り替える手段である。すなわち、切替え回路２０は、コンパレータ要素１０_１〜１０_Ｎの各々に接続されており、コンパレータ要素１０_１〜１０_Ｎの各々に対してコントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ］を出力する。コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ］は、コンパレータ要素１０_１〜１０_Ｎを動作状態または非動作状態のいずれか一方に設定するための信号である。コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ］が０である場合にコンパレータ要素１０_１〜１０_Ｎが動作状態となり、コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ］が１である場合にコンパレータ要素１０_１〜１０_Ｎが非動作状態となるように設定されている。なお、コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ］が１である場合にコンパレータ要素１０_１〜１０_Ｎが動作状態となり、コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ］が０である場合にコンパレータ要素１０_１〜１０_Ｎが非動作状態となるように設定されてもよい。

切替え回路２０は、外部からの指令信号ＣＯＭを取り込んで、この指令信号ＣＯＭに基づいて動作状態に設定されるコンパレータ回路１の個数を決定している。すなわち、切替え回路２０は、指令信号ＣＯＭに基づいてコンパレータ要素１０_１〜１０_Ｎの各々に出力するコントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ］の各々を０または１のいずれにするかを決定している。このような指令信号ＣＯＭは、コンパレータ回路１に要求される比較精度を指令する信号である。なお、切替え回路２０は、ＭＰＵ（Micro Processing Unit）等でプログラムを実行して実現してもよいし、コントロール信号を出力する処理を行う専用回路を用いて実現してもよい。

上述したように、複数のコンパレータ要素１０_１〜１０_Ｎを並列接続してコンパレータ回路１を構成した場合には、コンパレータ回路１の比較精度を向上することができる。すなわち、コンパレータ回路１の比較精度は、コンパレータ要素１０_１〜１０_Ｎに内在するＤＣオフセットにより制限されるが、並列接続されたコンパレータ要素群１０_１〜１０_ＮのＤＣオフセットＶ_{OS_N}は、１つのコンパレータ要素のＤＣオフセットＶ_{OS_1}の１／√ｎに相当する。よって、複数のコンパレータ要素１０_１〜１０_Ｎを並列接続してコンパレータ回路１を構成することにより、コンパレータ回路１の比較精度を向上することができる。

そして、本実施形態のコンパレータ回路１では、切替え回路２０により動作状態に設定されたコンパレータ要素１０_１〜１０_Ｎの個数ｎを切り替え可能となっている。コンパレータ要素の各々のＤＣオフセットは正側および負側にランダムにばらつくため、動作状態に設定されたコンパレータ要素１０_１〜１０_Ｎを増やすほど、コンパレータ要素１０_１〜１０_Ｎの各々のＤＣオフセットは相殺し合い、コンパレータ回路１全体としてＤＣセットは小さくなる。その反面で、動作状態に設定されたコンパレータ要素１０_１〜１０_Ｎを少なくするほど、コンパレータ回路１全体としてＤＣセットは大きくなる。すなわち、本実施形態のコンパレータ回路１では、コンパレータ回路１全体としてＤＣオフセットＶ_{OS_N}（＝Ｖ_{OS_1}／√ｎ）を調節することができ、コンパレータ回路１による比較精度を調節することができる。よって、コンパレータ回路１に高い比較精度が要求される場合には、より多くのコンパレータ要素１０_１〜１０_Ｎを動作状態として、その比較精度の要求に応える。一方、コンパレータ回路１に比較精度があまり必要とされない場合には、より少ないコンパレータ要素１０_１〜１０_Ｎを非動作状態として、コンパレータ回路１の比較精度を低下させると共にコンパレータ回路１の消費電力を小さくすることができる。

コンパレータ回路１が、記録媒体から読み出されたアナログ信号をデジタル信号に変換する並列型Ａ／Ｄ変換回路の一部である場合には、コンパレータ回路１に要求される比較精度を指令する指令信号ＣＯＭは、記憶媒体の種別を示す信号であることが好ましい。例えば、記憶媒体が読み出し専用のＤＶＤ‐ＲＯＭ（Digital Versatile Disc-Read Only Memory）である場合には、ＤＶＤ‐ＲＯＭから読み出されたアナログ信号がデジタル信号に変換される際に、誤変換が発生する確率は比較的に低い。一方、記憶内容を書き換え可能なＤＶＤ‐ＲＡＭ（Digital Versatile Disc-Random Access Memory）である場合には、ＤＶＤ‐ＲＡＭから読み出されたアナログ信号がデジタル信号に変換される際に、誤変換が発生する確率は比較的に高い。このように記憶媒体の種別によってアナログ信号からデジタル信号に変換される際に誤変換が発生する確率は異なるため、切替え回路２０が記憶媒体の種別を示す信号に応じて動作状態に設定されるコンパレータ要素１０_１〜１０_Ｎの個数を決定すれよい。すなわち、切替え回路２０は、誤変換の発生確率の低い記憶媒体であることを示す信号ＣＯＭを取り込んだ場合には、動作状態に設定されるコンパレータ要素の個数を少なくすれば、入力電位の比較精度を適度に低下させつつ省電力を図ることができる。一方、切替え回路２０は、誤変換の発生確率の高い記憶媒体であることを示す信号ＣＯＭを取り込んだ場合には、動作状態に設定されるコンパレータ要素の個数を多くすれば、入力電位の比較精度を上昇させて誤変換を抑制することができる。

また、コンパレータ回路１が、記録媒体から読み出されたアナログ信号をデジタル信号に変換する並列型Ａ／Ｄ変換回路の一部である場合には、コンパレータ回路１に要求される比較精度を指令する指令信号ＣＯＭは、記憶媒体の表面状態を示す信号であることが好ましい。例えば、ＤＶＤの表面が汚れていたり傷付いている場合には、ＤＶＤから読み出されたアナログ信号がデジタル信号に変換される際に、誤変換が発生する確率は比較的に高い。一方、ＤＶＤの表面が清浄であったり無傷である場合には、ＤＶＤから読み出されたアナログ信号がデジタル信号に変換される際に、誤変換が発生する確率は比較的に低い。このように記憶媒体の表面状態によってアナログ信号からデジタル信号に変換される際に誤変換が発生する確率は異なるため、コンパレータ回路１が記憶媒体の表面状態を示す信号に応じて動作状態に設定されるコンパレータ要素１０_１〜１０_Ｎの個数を決定すればよい。すなわち、切替え回路２０は、記憶媒体の表面状態が良いことを示す信号ＣＯＭを取り込んだ場合には、動作状態に設定されるコンパレータ要素の個数を少なくすれば、入力電位の比較精度を適度に低下させつつ省電力を図ることができる。一方、切替え回路２０は、記憶媒体の表面状態が悪いことを示す信号ＣＯＭを取り込んだ場合には、動作状態に設定されるコンパレータ要素の個数を多くすれば、入力電位の比較精度を上昇させて誤変換を抑制することができる。

上記の記憶媒体としては、例えば、ＤＶＤ（Digital Versatile Disk）、ＣＤ（Compact Disk）などの光ディスク、ＨＤ（Hard Disk）、ＦＤ（Floppy Disk）（登録商標）などの磁気ディスク、ＭＯ（Magneto-Optical Disk）などの光磁気ディスクなどである。なお、コンパレータ回路１が並列型Ａ／Ｄ変換回路の一部である一例について説明したが、コンパレータ回路１の用途はこれに限定されず、コンパレータ回路１は他の種類の回路の構成要素として用いられてもよい。

図２には、上述したコンパレータ回路１の一部である各コンパレータ要素１０_１〜１０_Ｎの回路図が示されている。コンパレータ要素１０_１〜１０_Ｎにおいて、トランジスタＭ３のドレインとトランジスタＭ５のドレインとが互いに接続されており、トランジスタＭ３およびＭ５によりインバータが形成されている。同様に、トランジスタＭ４のドレインとトランジスタＭ６のドレインとが互いに接続されており、トランジスタＭ４およびＭ６により別のインバータが形成されている。なお、本実施形態において、トランジスタＭ３およびＭ４はＮチャネル型トランジスタであり、トランジスタＭ５およびＭ６はＰチャネル型トランジスタである。

２つのインバータは、クロスカップル接続されている。すなわち、トランジスタＭ３のゲートとトランジスタＭ４のドレインとが互いに接続されており、トランジスタＭ４のゲートとトランジスタＭ３のドレインとが互いに接続されている。トランジスタＭ５のゲートとトランジスタＭ６のドレインとが互いに接続されており、トランジスタＭ６のゲートとトランジスタＭ５のドレインとが互いに接続されている。

トランジスタＭ３のソースとトランジスタＭ４のソースとが互いに接続されており、トランジスタＭ５のソースとトランジスタＭ６のソースとが互いに接続されている。ここで、トランジスタＭ３およびＭ４はＮ−チャネル差動増幅器として機能し、トランジスタＭ５およびＭ６はＰ−チャネル差動増幅器として機能する。トランジスタＭ３〜Ｍ６により形成される回路が、入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎを比較する動作を行う回路本体である。

トランジスタＭ３のドレインおよびトランジスタＭ５のドレインは、入力電位Ｖ_ｉｎｐを入力するための入力端に接続されている。トランジスタＭ４のドレインおよびトランジスタＭ６のドレインは、入力電位Ｖ_ｏｕｔｐを出力するための入力端に接続されている。また、トランジスタＭ３のドレインおよびトランジスタＭ５のドレインは、出力電位Ｖ_ｏｕｔｎを出力するための出力端に接続されている。トランジスタＭ４のドレインおよびトランジスタＭ６のドレインは、出力電位Ｖ_ｏｕｔｐを出力するための出力端に接続されている。

２つの出力端から出力される出力電位Ｖ_ｏｕｔｐ，Ｖ_ｏｕｔｎは、２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎの大小を比較した結果を示す信号である。すなわち、入力電位Ｖ_ｉｎｐが入力電位Ｖ_ｉｎｎより大きい場合には、出力電位Ｖ_ｏｕｔｐが論理高電位Ｖ_ＤＤとなると共に、出力電位Ｖ_ｏｕｔｎが論理低電位Ｖ_ＳＳとなる。一方、入力電位Ｖ_ｉｎｐが入力電位Ｖ_ｉｎｎより小さい場合には、出力電位Ｖ_ｏｕｔｐが論理低電位Ｖ_ＳＳとなると共に、出力電位Ｖ_ｏｕｔｎが論理高電位Ｖ_ＤＤとなる。

なお、本実施形態のコンパレータ回路１では、２本の入力信号線Ｌ_ｉｎを介して２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎを取り込み、２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎを互いに比較する構成であるが、１本の入力信号線Ｌ_ｉｎを介して１つの入力電位Ｖ_ｉｎｐを取り込み、１つの入力電位Ｖ_ｉｎｐを基準電位Ｖ_ｒｅｆと比較する構成でもよい。また、本実施形態のコンパレータ回路１では、２本の出力信号線Ｌ_ｏｕｔを介して２つの出力電位Ｖ_ｏｕｔｐ，Ｖ_ｏｕｔｎを出力する構成であるが、１本の出力信号線Ｌ_ｏｕｔを介して出力される出力電位Ｖ_ｏｕｔｐのみで比較結果を表す構成でもよい。

トランジスタＭ８は、トランジスタＭ５およびトランジスタＭ６のソースと論理高電位Ｖ_ＤＤとの間に配設された給電用スイッチであり、ゲートに０が付与されると接続状態となって論理高電位Ｖ_ＤＤを回路本体Ｍ３〜Ｍ６に供給し、ゲートに１が付与されると非接続状態となって論理高電位Ｖ_ＤＤから回路本体Ｍ３〜Ｍ６を切り離す。また、トランジスタＭ７は、トランジスタＭ３およびトランジスタＭ４のソースと論理低電位Ｖ_ＳＳとの間に配設された接地用スイッチであり、ゲートに１が付与されると接続状態となって回路本体Ｍ３〜Ｍ６を接地し、ゲートに０が付与されると非接続状態となって論理低電位Ｖ_ＳＳから回路本体Ｍ３〜Ｍ６を切り離す。なお、本実施形態において、トランジスタＭ７はＮチャネル型トランジスタであり、トランジスタＭ８はＰチャネル型トランジスタである。

トランジスタＭ１は、入力電位Ｖ_ｉｎｐが入力される入力端とトランジスタＭ３およびＭ５のドレインとの間に配設された入力用スイッチであり、ゲートに０が付与されると接続状態となって入力電位Ｖ_ｉｎｐを回路本体Ｍ３〜Ｍ６に供給し、ゲートに１が付与されると非接続状態となって入力電位Ｖ_ｉｎｎを入力するための入力端を回路本体Ｍ３〜Ｍ６から切り離す。また、トランジスタＭ２は、入力電位Ｖ_ｉｎｎが入力される入力端とトランジスタＭ４およびＭ６のドレインとの間に配設された入力用スイッチであり、ゲートに０が付与されると接続状態となって入力電位Ｖ_ｉｎｎを回路本体Ｍ３〜Ｍ６に供給し、ゲートに１が付与されると入力電位Ｖ_ｉｎｎを入力するための入力端を回路本体Ｍ３〜Ｍ６から切り離す。なお、本実施形態において、トランジスタＭ１およびＭ２はＰチャネル型トランジスタである。

ＮＡＮＤ回路１１は、コントロール信号ＣＴＲＬおよびクロックＣＬＫを取り込んで、１または０のいずれか一方をトランジスタＭ１およびＭ２のゲートに出力し、トランジスタＭ１およびＭ２を駆動する。また、ＮＡＮＤ回路１２は、コントロール信号ＣＴＲＬおよびクロック信号ＣＬＫを取り込んで、１または０のいずれか一方をトランジスタＭ８のゲートに出力し、トランジスタＭ８を駆動する。また、ＡＮＤ回路１３は、コントロール信号ＣＴＲＬおよびクロック信号ＣＬＫを取り込んで、１または０のいずれか一方をトランジスタＭ７のゲートに出力し、トランジスタＭ７を駆動する。コントロール信号ＣＴＲＬおよびクロック信号ＣＬＫに対応する２つのＮＡＮＤ回路１１，１２およびＡＮＤ回路１３の出力信号の対応表を、図３に示す。なお、ＮＡＮＤ回路１１，ＮＡＮＤ回路１２，ＡＮＤ回路１３の各々は、本発明におけるスイッチ設定手段に相当する。

次に、本実施形態のコンパレータ要素１０_１〜１０_Ｎの動作を説明する。コントロール信号ＣＴＲＬが０である場合には、コンパレータ要素１０_１〜１０_Ｎは動作状態に設定されている。ここで、クロック信号ＣＬＫが０である場合には、２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎを回路本体Ｍ３〜Ｍ６に取り込むための２つのトランジスタＭ１およびＭ２は接続状態となるため、２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎは回路本体Ｍ３〜Ｍ６に供給される。一方、論理高電位Ｖ_ＤＤおよび論理低電位Ｖ_ＳＳに接続するための２つのトランジスタＭ７およびＭ８は非接続状態となるため、論理高電位Ｖ_ＤＤおよび論理低電位Ｖ_ＳＳは回路本体Ｍ３〜Ｍ６に供給されず、２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎの比較は行なわれない。

上述した状態においてクロック信号ＣＬＫが０から１に変化すると、２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎを回路本体Ｍ３〜Ｍ６に取り込むための２つのトランジスタＭ１およびＭ２は接続状態から非接続状態に変化するため、２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎの入力端は回路本体Ｍ３〜Ｍ６から切り離される。一方、論理高電位Ｖ_ＤＤおよび論理低電位Ｖ_ＳＳに接続するための２つのトランジスタＭ７およびＭ８は非接続状態から接続状態に変化するため、既に回路本体Ｍ３〜Ｍ６に供給された２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎの差分が増幅されて、比較結果が出力電位Ｖ_ｏｕｔｐ，Ｖ_ｏｕｔｎとして出力端から出力される。

ここで、トランジスタＭ３〜Ｍ６はラッチとして機能する。すなわち、トランジスタＭ３〜Ｍ６は、出力電位Ｖ_ｏｕｔｐ，Ｖ_ｏｕｔｎの一方が論理高電位Ｖ_ＤＤであり、他方が論理低電位Ｖ_ＳＳである状態を保持し続ける。そして、クロック信号ＣＬＫが再び１から０に戻ると、論理高電位Ｖ_ＤＤおよび論理低電位Ｖ_ＳＳに接続するための２つのトランジスタＭ７およびＭ８は非接続状態となるため、出力電位Ｖ_ｏｕｔｐ，Ｖ_ｏｕｔｎの保持が終了する。なお、クロック信号ＣＬＫが再び１から０に戻ると、２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎを回路本体Ｍ３〜Ｍ６に取り込むための２つのトランジスタＭ１およびＭ２は接続状態となるため、２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎがそのまま出力電位Ｖ_ｏｕｔｐ，Ｖ_ｏｕｔｎとして出力端から出力される。

コントロール信号ＣＴＲＬが１である場合には、コンパレータ要素１０_１〜１０_Ｎは非動作状態に設定されている。ここで、クロック信号ＣＬＫが０または１のいずれである場合にも、２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎを回路本体Ｍ３〜Ｍ６に取り込むための２つのトランジスタＭ１およびＭ２は非接続状態となるため、２つの入力電位Ｖ_ｉｎｐ，Ｖ_ｉｎｎは回路本体Ｍ３〜Ｍ６に供給されない。また、論理高電位Ｖ_ＤＤおよび論理低電位Ｖ_ＳＳに接続するための２つのトランジスタＭ７およびＭ８は共に非接続状態となるため、回路本体Ｍ３〜Ｍ６は論理高電位Ｖ_ＤＤおよび論理低電位Ｖ_ＳＳから切り離された状態となる。

上述した本実施形態のコンパレータ回路１では、切替え回路２０がコンパレータ要素１０_１〜１０_Ｎを非動作状態に設定すると共に、ＮＡＮＤ回路１２がトランジスタＭ８を非接続状態にして回路本体Ｍ３〜Ｍ６を論理高電位Ｖ_ＤＤから電気的に切り離している。仮に、コンパレータ要素１０_１〜１０_Ｎが非動作状態に設定された際に、回路本体Ｍ３〜Ｍ６が論理高電位Ｖ_ＤＤに接続されていると、論理高電位Ｖ_ＤＤに接続された差動増幅器Ｍ５，Ｍ６が動作してしまい回路全体の時定数が変化するため、コンパレータ回路１の比較精度が損なわれてしまう。これに対して、本実施形態のように、コンパレータ要素１０_１〜１０_Ｎが非動作状態に設定された際に、トランジスタＭ８をハイインピーダンスとして、コンパレータ要素１０_１〜１０_Ｎの回路本体Ｍ３〜Ｍ６を論理高電位Ｖ_ＤＤから電気的に切り離すことにより、非動作状態に設定されたコンパレータ要素１０_１〜１０_Ｎが他のコンパレータ要素１０_１〜１０_Ｎの比較動作に影響を与えることがないため、コンパレータ回路１全体としての比較精度を維持することができる。

図４及び図５を参照して、上述した実施形態に係るコンパレータ回路の効果について説明する。図４は、従来技術に係るコンパレータ回路のタイミングチャートであり、図５は、本実施形態に係るコンパレータ回路のタイミングチャートである。従来技術に係るコンパレータ回路では、時刻ｔ１から時刻ｔ２の間では、入力電位の差分Ｖ_ｉｎｐ−Ｖ_ｉｎｎが０以上であることに応じて、出力電位の差分Ｖ_ｏｕｔｐ−Ｖ_ｏｕｔｎがＶ_ＤＤ−Ｖ_ＳＳとなっている。しかし、時刻ｔ３から時刻ｔ４の間では、入力電位の差分Ｖ_ｉｎｐ−Ｖ_ｉｎｎが０以下であるにも拘らず、入力換算オフセット電圧Ｖ_{ＯＳ，ｉｎ}の絶対値が大きいために、出力電位の差分Ｖ_ｏｕｔｐ−Ｖ_ｏｕｔｎがＶ_ＤＤ−Ｖ_ＳＳとなっている。これに対して、本実施形態のコンパレータ回路では、入力換算オフセット電圧Ｖ_{ＯＳ，ｉｎ}／√ｎを調節して小さくすること可能であるために、時刻ｔ３から時刻ｔ４の間で、入力電位の差分Ｖ_ｉｎｐ−Ｖ_ｉｎｎが０以下であることに応じて、出力電位の差分Ｖ_ｏｕｔｐ−Ｖ_ｏｕｔｎを−Ｖ_ＤＤ＋Ｖ_ＳＳとすることができ、ＤＣオフセットに起因する誤判定を防止することができる。

本発明の実施形態に係るコンパレータ回路を示す回路図である。 コンパレータ回路の一部であるコンパレータ要素を示す回路図である。 ＮＡＮＤ回路およびＡＮＤ回路の出力信号を示す対応表である。 従来技術に係るコンパレータ回路のタイミングチャートである。 本発明の実施形態に係るコンパレータ回路のタイミングチャートである。 従来技術に係るコンパレータ回路を示す回路図である。

符号の説明

１…コンパレータ回路、１０…コンパレータ要素、１１…ＮＡＮＤ回路、１２…ＮＡＮＤ回路（スイッチ設定手段）、１３…ＡＮＤ回路、２０…切替え回路２０、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８…トランジスタ、Ｖ_ＤＤ…論理高電位、Ｖ_ＳＳ…論理低電位、ＣＴＲＬ…コントロール信号、ＣＬＫ…クロック信号、Ｖ_ｉｎｐ，Ｖ_ｉｎｎ…入力電位、Ｖ_ｏｕｔｐ，Ｖ_ｏｕｔｎ…出力電位、Ｌ_ｉｎ…入力信号線、Ｌ_ｏｕｔ…出力信号線。

Claims (9)

1. 入力信号線および出力信号線の間に並列接続された複数のコンパレータ要素であって、各々が前記入力信号線の入力電位を比較して比較結果を前記出力信号線に出力する複数のコンパレータ要素と、
   前記コンパレータ要素の各々を前記入力電位の比較を行う動作状態または前記入力電位の比較を行わない非動作状態の一方に設定可能であり、前記動作状態に設定されたコンパレータ要素の個数を切り替える切替え手段と、
   を備えることを特徴とするコンパレータ回路。
2. 前記切替え手段は、前記コンパレータ要素の各々に、各コンパレータ要素を動作状態または非動作状態の一方に設定するためのコントロール信号を与えることを特徴とする請求項１に記載のコンパレータ回路。
3. 前記切替え手段は、コンパレータ回路に要求される比較精度を示す信号を取り込んで、この信号に基づいて動作状態に設定されるコンパレータ要素の個数を決定することを特徴とする請求項１に記載のコンパレータ回路。
4. 前記コンパレータ回路は、記録媒体から読み出されたアナログ信号をデジタル信号に変換する回路の一部であり、
   前記コンパレータ回路に要求される比較精度を示す信号は、前記記憶媒体の種別を示す信号であり、
   前記切替え手段は、前記記憶媒体の種別を示す信号に基づいて動作状態に設定されるコンパレータ要素の個数を決定することを特徴とする請求項３に記載のコンパレータ回路。
5. 前記コンパレータ回路は、記録媒体から読み出されたアナログ信号をデジタル信号に変換する回路の一部であり、
   前記コンパレータ回路に要求される比較精度を示す信号は、前記記憶媒体の表面状態を示す信号であり、
   前記切替え手段は、前記記憶媒体の表面状態を示す信号に基づいて動作状態に設定されるコンパレータ要素の個数を決定することを特徴とする請求項３に記載のコンパレータ回路。
6. 前記記憶媒体は、光ディスク、磁気ディスクまたは光磁気ディスクであることを特徴とする請求項４または５に記載のコンパレータ回路。
7. 前記コンパレータ要素の各々は、前記入力信号線の入力電位を比較する動作を行う回路本体と、電源電位と前記回路本体との間に配設されたスイッチと、を含むものであり、
   前記非動作状態に設定されたコンパレータ要素に接続された前記スイッチを非接続状態に設定し、前記電源電位から前記回路本体を切り離すスイッチ設定手段と、
   を備えることを特徴とする請求項１に記載のコンパレータ回路。
8. 前記コンパレータ要素の各々は、前記入力信号線の入力電位を比較する動作を行う回路本体を含み、
   回路本体は、
   第１のＰチャネル型トランジスタと、第２のＰチャネル型トランジスタと、第１のＮチャネル型トランジスタと、第２のＮチャネル型トランジスタとを有し、
   第１のＰチャネル型トランジスタのソースと第２のＰチャネル型トランジスタのソースとが互いに接続されており
   第１のＰチャネル型トランジスタのドレインと第２のＰチャネル型トランジスタのゲートとが互いに接続されると共に、第２のＰチャネル型トランジスタのドレインと第１のＰチャネル型トランジスタのゲートとが互いに接続されており、
   第１のＰチャネル型トランジスタのドレインと第１のＮチャネル型トランジスタのドレインとが互いに接続されると共に、第２のＰチャネル型トランジスタのドレインと第２のＮチャネル型トランジスタのドレインとが互いに接続されており、
   第１の入力信号線と第１の出力信号線とが第１のＰチャネル型トランジスタのドレインに接続されると共に、第２の入力信号線と第２の出力信号線とが第２のＰチャネル型トランジスタのドレインに接続されており、
   第１のＮチャネル型トランジスタのドレインと第２のＮチャネル型トランジスタのゲートとが互いに接続されると共に、第２のＮチャネル型トランジスタのドレインと第１のＮチャネル型トランジスタのゲートとが互いに接続されており、
   第１のＮチャネル型トランジスタのソースと第２のＮチャネル型トランジスタのソースとが互いに接続されていることを特徴とする請求項１に記載のコンパレータ回路
9. 前記コンパレータ要素の各々は、
   前記回路本体と前記入力信号線との間に配設された入力用スイッチと、
   前記回路本体と前記接地電位との間に配設された接地用スイッチと、
   前記動作状態に設定された場合に、論理高電位のクロック信号に応じて前記入力用スイッチを接続状態に設定すると共に前記接地用スイッチを非接続状態に設定し、論理低電位のクロック信号に応じて前記入力用スイッチを非接続状態に設定すると共に前記接地用スイッチを接続状態に設定するスイッチ設定手段と、
   を含むことを特徴とする請求項８に記載のコンパレータ回路。
   
   
   

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