JP3439372B2 - 加入者線信号受信回路 - Google Patents
加入者線信号受信回路Info
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- Interface Circuits In Exchanges (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、特に加入者回路か
らの時分割多重されたマルチフレーム構成の加入者線信
号を受信し、ＳＣＮ信号保持メモリへ格納する格納方式
において、ＳＣＮ信号保持メモリを２重構成にした加入
者線信号受信回路に属する。
らの時分割多重されたマルチフレーム構成の加入者線信
号を受信し、ＳＣＮ信号保持メモリへ格納する格納方式
において、ＳＣＮ信号保持メモリを２重構成にした加入
者線信号受信回路に属する。
【０００２】
【従来の技術】本発明に関する加入者線信号受信回路
は、特にマルチフレーム処理が重要であり、ｍマルチフ
レーム分のＳＣＮ信号を他の回路からアクセスできるよ
うな構成となっている。
は、特にマルチフレーム処理が重要であり、ｍマルチフ
レーム分のＳＣＮ信号を他の回路からアクセスできるよ
うな構成となっている。
【０００３】このような、加入者線信号の受信処理は、
従来、特開平９−１８１６９８号公報にて開示されてい
るように、ｍマルチフレーム毎にＳＣＮ信号保持メモリ
へ格納される構成となっている。
従来、特開平９−１８１６９８号公報にて開示されてい
るように、ｍマルチフレーム毎にＳＣＮ信号保持メモリ
へ格納される構成となっている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来技
術には以下に掲げる問題点があった。例えば、保持メモ
リの更新タイミングとＣＰＵ（中央演算処理回路）の読
み出しタイミングが一致した場合には、更新途中の誤っ
たＳＣＮ信号を読み出してしまうという欠点がある。
術には以下に掲げる問題点があった。例えば、保持メモ
リの更新タイミングとＣＰＵ（中央演算処理回路）の読
み出しタイミングが一致した場合には、更新途中の誤っ
たＳＣＮ信号を読み出してしまうという欠点がある。
【０００５】また、装置内で他の優先順位が高い処理が
頻繁に発生するような装置においては、ある程度ＳＣＮ
信号保持メモリの内容をＣＰＵの希望する時間保持する
必要があるのに、これに係わらずｍマルチフレーム周期
でＳＣＮ信号が更新されてしまう。
頻繁に発生するような装置においては、ある程度ＳＣＮ
信号保持メモリの内容をＣＰＵの希望する時間保持する
必要があるのに、これに係わらずｍマルチフレーム周期
でＳＣＮ信号が更新されてしまう。
【０００６】さらに、近年の装置内ＣＰＵ処理の増大
と、ＣＰＵの消費電力低減等の理由よりＣＰＵ制御の負
担を極力低減させることが要求されているのにも係わら
ず、ｍマルチフレーム周期でＣＰＵが処理を実行しなく
てはならない可能性もあるという問題点があった。
と、ＣＰＵの消費電力低減等の理由よりＣＰＵ制御の負
担を極力低減させることが要求されているのにも係わら
ず、ｍマルチフレーム周期でＣＰＵが処理を実行しなく
てはならない可能性もあるという問題点があった。
【０００７】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、上記技術的問題点
に対し、ＣＰＵの読み出しタイミングと保持メモリの更
新タイミングが一致することはなく、ｎ×４ｍＳの間Ｓ
ＣＮ信号が保持されるため、ＣＰＵは優先順位の高い処
理より順次実行する事が可能となること、また、加入者
線信号処理に必要とされるｎ×４ｍＳ周期の処理とＳＣ
Ｎ信号の保持メモリへの格納タイミングを連動させるこ
とにより、ＣＰＵ制御の負担を軽減する加入者線信号受
信回路を提供する点にある。
のであり、その目的とするところは、上記技術的問題点
に対し、ＣＰＵの読み出しタイミングと保持メモリの更
新タイミングが一致することはなく、ｎ×４ｍＳの間Ｓ
ＣＮ信号が保持されるため、ＣＰＵは優先順位の高い処
理より順次実行する事が可能となること、また、加入者
線信号処理に必要とされるｎ×４ｍＳ周期の処理とＳＣ
Ｎ信号の保持メモリへの格納タイミングを連動させるこ
とにより、ＣＰＵ制御の負担を軽減する加入者線信号受
信回路を提供する点にある。
【０００８】
【課題を解決するための手段】本発明は上記課題を解決
すべく、以下に掲げる構成とした。請求項１記載の発明
の要旨は、加入者回路を制御する為のマルチフレーム構
成の加入者線信号を格納可能な加入者線信号受信回路で
あって、前記マルチフレームごとに前記加入者線信号を
格納する第１信号記憶手段Ａと、割り込み信号に応じて
前記第１信号記憶手段Ａに格納された前記加入者線信号
を読み込み、格納する第２信号記憶手段Ｂと、前記第１
信号記憶手段Ａが前記加入者線信号の少なくとも１マル
チフレーム分を格納するのに要する時間よりも長い所定
時間ごとに、前記割り込み信号を前記第２信号記憶手段
Ｂに出力する制御手段とを備えることを特徴とする加入
者線信号受信回路に存する。請求項２記載の発明の要旨
は、前記制御手段は、前記割り込み信号の出力に応じ
て、前記加入者線信号の前記第１信号記憶手段Ａから前
記第２信号記憶手段Ｂへの格納が完了されたタイミング
を認知し、前記第２信号記憶手段Ｂにおける前記加入者
線信号の格納が完了した段階で必要に応じて、前記第２
信号記憶手段Ｂに格納された前記加入者線信号を随時読
み出すことを特徴とする請求項１に記載の加入者線信号
受信回路に存する。請求項３記載の発明の要旨は、前記
制御手段は、前記第１信号記憶手段Ａが前記加入者線信
号の少なくとも１マルチフレーム分を格納するのに要す
る時間よりも長い前記所定時間を表す信号を出力するＣ
ＰＵと、前記所定時間を表す信号の指示する時間をカウ
ントし、前記所定時間を表す信号の指示する時間になる
と前記割り込み信号を出力するカウンタとを備えること
を特徴とする請求項１又は２に記載の加入者線信号受信
回路に存する。請求項４記載の発明の要旨は、前記ＣＰ
Ｕは、前記割り込み信号の出力に応じて、前記加入者線
信号の前記第１信号記憶手段Ａから前記第２信号記憶手
段Ｂへの格納が完了されたタイミングを認知し、前記第
２信号記憶手段Ｂにおける前記加入者線信号の格納が完
了した段階で、必要に応じて、前記第２信号記憶手段Ｂ
に格納された前記加入者線信号を随時読み出すことを特
徴とする請求項１〜３のいずれかに記載の加入者線信号
受信回路に存する。請求項５記載の発明の要旨は、前記
加入者回路に対する下りの制御信号を出力するためのフ
レームパルスを生成するフレームパルス生成手段を備え
ることを特徴とする請求項１〜４のいずれかに記載の加
入者線信号受信回路に存する。請求項６記載の発明の要
旨は、前記カウンタのクロックは、前記フレームパルス
生成手段にて生成された、前記加入者回路に出力する前
記フレームパルスであることを特徴とする請求項５に記
載の加入者線信号受信回路に存する。請求項７記載の発
明の要旨は、マルチフレーム構成である前記加入者線信
号の前記マルチフレームをビット単位で監視し、前記マ
ルチフレーム終端を検出し、前記第１信号記憶手段Ａに
前記加入者線信号の読み込みタイミングを指示すること
を特徴とする請求項１〜６のいずれかに記載の加入者線
信号受信回路に存する。請求項８記載の発明の要旨は、
複数の前記加入者回路からの前記加入者線信号を時分割
多重して出力する信号送信手段を備えることを特徴とす
る請求項１〜７のいずれかに記載の加入者線信号受信回
路に存する。請求項９記載の発明の要旨は、請求項１〜
８のいずれかに記載の加入者線信号受信回路を備えるＩ
Ｃに存する。請求項１０記載の発明の要旨は、請求項１
〜８のいずれかに記載の加入者線信号受信回路を備える
電気回路基盤に存する。請求項１１記載の発明の要旨
は、請求項１〜８のいずれかに記載の加入者線信号受信
回路を備える送受信装置に存する。請求項１２記載の発
明の要旨は、加入者回路を制御する為のマルチフレーム
構成の加入者線信号を格納可能な加入者線信号受信方法
であって、第１信号記憶手段Ａに前記マルチフレームご
とに前記加入者線信号を格納し、第２信号記憶手段Ｂ
が、割り込み信号に応じて前記第１信号記憶手段Ａに格
納された前記加入者線信号を読み込み格納し、制御手段
が、前記第１信号記憶手段Ａが前記加入者線信号の少な
くとも１マルチフレーム分を格納するのに要する時間よ
りも長い所定時間ごとに、前記割り込み信号を前記第２
信号記憶手段Ｂに出力し、さらに、前記割り込み信号の
出力に応じて、前記加入者線信号の前記第１信号記憶手
段Ａから前記第２信号記憶手段Ｂへの格納が完了された
タイミングを認知し、前記第２信号記憶手段Ｂにおける
前記加入者線信号の格納が完了した段階で必要に応じ
て、前記第２信号記憶手段Ｂに格納された前記加入者線
信号を随時読み出すことを特徴とする加入者線信号受信
方法に存する。
すべく、以下に掲げる構成とした。請求項１記載の発明
の要旨は、加入者回路を制御する為のマルチフレーム構
成の加入者線信号を格納可能な加入者線信号受信回路で
あって、前記マルチフレームごとに前記加入者線信号を
格納する第１信号記憶手段Ａと、割り込み信号に応じて
前記第１信号記憶手段Ａに格納された前記加入者線信号
を読み込み、格納する第２信号記憶手段Ｂと、前記第１
信号記憶手段Ａが前記加入者線信号の少なくとも１マル
チフレーム分を格納するのに要する時間よりも長い所定
時間ごとに、前記割り込み信号を前記第２信号記憶手段
Ｂに出力する制御手段とを備えることを特徴とする加入
者線信号受信回路に存する。請求項２記載の発明の要旨
は、前記制御手段は、前記割り込み信号の出力に応じ
て、前記加入者線信号の前記第１信号記憶手段Ａから前
記第２信号記憶手段Ｂへの格納が完了されたタイミング
を認知し、前記第２信号記憶手段Ｂにおける前記加入者
線信号の格納が完了した段階で必要に応じて、前記第２
信号記憶手段Ｂに格納された前記加入者線信号を随時読
み出すことを特徴とする請求項１に記載の加入者線信号
受信回路に存する。請求項３記載の発明の要旨は、前記
制御手段は、前記第１信号記憶手段Ａが前記加入者線信
号の少なくとも１マルチフレーム分を格納するのに要す
る時間よりも長い前記所定時間を表す信号を出力するＣ
ＰＵと、前記所定時間を表す信号の指示する時間をカウ
ントし、前記所定時間を表す信号の指示する時間になる
と前記割り込み信号を出力するカウンタとを備えること
を特徴とする請求項１又は２に記載の加入者線信号受信
回路に存する。請求項４記載の発明の要旨は、前記ＣＰ
Ｕは、前記割り込み信号の出力に応じて、前記加入者線
信号の前記第１信号記憶手段Ａから前記第２信号記憶手
段Ｂへの格納が完了されたタイミングを認知し、前記第
２信号記憶手段Ｂにおける前記加入者線信号の格納が完
了した段階で、必要に応じて、前記第２信号記憶手段Ｂ
に格納された前記加入者線信号を随時読み出すことを特
徴とする請求項１〜３のいずれかに記載の加入者線信号
受信回路に存する。請求項５記載の発明の要旨は、前記
加入者回路に対する下りの制御信号を出力するためのフ
レームパルスを生成するフレームパルス生成手段を備え
ることを特徴とする請求項１〜４のいずれかに記載の加
入者線信号受信回路に存する。請求項６記載の発明の要
旨は、前記カウンタのクロックは、前記フレームパルス
生成手段にて生成された、前記加入者回路に出力する前
記フレームパルスであることを特徴とする請求項５に記
載の加入者線信号受信回路に存する。請求項７記載の発
明の要旨は、マルチフレーム構成である前記加入者線信
号の前記マルチフレームをビット単位で監視し、前記マ
ルチフレーム終端を検出し、前記第１信号記憶手段Ａに
前記加入者線信号の読み込みタイミングを指示すること
を特徴とする請求項１〜６のいずれかに記載の加入者線
信号受信回路に存する。請求項８記載の発明の要旨は、
複数の前記加入者回路からの前記加入者線信号を時分割
多重して出力する信号送信手段を備えることを特徴とす
る請求項１〜７のいずれかに記載の加入者線信号受信回
路に存する。請求項９記載の発明の要旨は、請求項１〜
８のいずれかに記載の加入者線信号受信回路を備えるＩ
Ｃに存する。請求項１０記載の発明の要旨は、請求項１
〜８のいずれかに記載の加入者線信号受信回路を備える
電気回路基盤に存する。請求項１１記載の発明の要旨
は、請求項１〜８のいずれかに記載の加入者線信号受信
回路を備える送受信装置に存する。請求項１２記載の発
明の要旨は、加入者回路を制御する為のマルチフレーム
構成の加入者線信号を格納可能な加入者線信号受信方法
であって、第１信号記憶手段Ａに前記マルチフレームご
とに前記加入者線信号を格納し、第２信号記憶手段Ｂ
が、割り込み信号に応じて前記第１信号記憶手段Ａに格
納された前記加入者線信号を読み込み格納し、制御手段
が、前記第１信号記憶手段Ａが前記加入者線信号の少な
くとも１マルチフレーム分を格納するのに要する時間よ
りも長い所定時間ごとに、前記割り込み信号を前記第２
信号記憶手段Ｂに出力し、さらに、前記割り込み信号の
出力に応じて、前記加入者線信号の前記第１信号記憶手
段Ａから前記第２信号記憶手段Ｂへの格納が完了された
タイミングを認知し、前記第２信号記憶手段Ｂにおける
前記加入者線信号の格納が完了した段階で必要に応じ
て、前記第２信号記憶手段Ｂに格納された前記加入者線
信号を随時読み出すことを特徴とする加入者線信号受信
方法に存する。
【０００９】
【発明の実施の形態】図１に、本発明による加入者回路
１からの加入者線信号（音声＋上り加入者線信号ＳＣ
Ｎ）より、上り加入者線信号ＳＣＮを分離し、ＳＣＮ信
号保持メモリＡ４，Ｂ５へ格納する格納回路（加入者線
信号受信回路１００）を示す。以下、本実施の形態に於
いて、加入者回路１を制御するための加入者回路１に向
かう下り方向の制御信号を特に、下り加入者線信号ＳＤ
（後述）とし、逆に、加入者回路１から返される加入者
回路１を制御するための上り方向の制御信号を上り加入
者線信号ＳＣＮとする。
１からの加入者線信号（音声＋上り加入者線信号ＳＣ
Ｎ）より、上り加入者線信号ＳＣＮを分離し、ＳＣＮ信
号保持メモリＡ４，Ｂ５へ格納する格納回路（加入者線
信号受信回路１００）を示す。以下、本実施の形態に於
いて、加入者回路１を制御するための加入者回路１に向
かう下り方向の制御信号を特に、下り加入者線信号ＳＤ
（後述）とし、逆に、加入者回路１から返される加入者
回路１を制御するための上り方向の制御信号を上り加入
者線信号ＳＣＮとする。
【００１０】従来の加入者線信号受信回路は、加入者回
路からの時分割多重されたマルチフレーム構成の加入者
線信号を受信し、各フレーム毎に付加したマルチフレー
ムビットに関して前記加入者線信号のフレーム番号を判
定し、ＳＣＮ信号保持メモリの所定の位置に加入者線信
号をフレーム単位で格納するという構成である。
路からの時分割多重されたマルチフレーム構成の加入者
線信号を受信し、各フレーム毎に付加したマルチフレー
ムビットに関して前記加入者線信号のフレーム番号を判
定し、ＳＣＮ信号保持メモリの所定の位置に加入者線信
号をフレーム単位で格納するという構成である。
【００１１】それに対し、本発明は、図１に示すよう
に、本発明に従って、マルチフレームビット監視回路６
がマルチフレームビットを監視して、マルチフレーム単
位でＳＣＮ信号保持メモリＡ４に格納するタイミングを
生成する。そして、ＳＣＮ信号保持メモリＡ４には、マ
ルチフレーム単位で上り加入者線信号ＳＣＮが格納さ
れ、ＳＣＮ信号保持メモリＢ５には、ＣＰＵ８より指定
されたｎ×４ｍＳ周期でＳＣＮ信号保持メモリＡ４の内
容が保持される。さらに、格納タイマ７が、指定した周
期でＳＣＮ信号保持メモリＢ５の格納タイミングを生成
し、且つ格納タイミングをＣＰＵ８に割り込み信号とし
て通知するという構成になっている。
に、本発明に従って、マルチフレームビット監視回路６
がマルチフレームビットを監視して、マルチフレーム単
位でＳＣＮ信号保持メモリＡ４に格納するタイミングを
生成する。そして、ＳＣＮ信号保持メモリＡ４には、マ
ルチフレーム単位で上り加入者線信号ＳＣＮが格納さ
れ、ＳＣＮ信号保持メモリＢ５には、ＣＰＵ８より指定
されたｎ×４ｍＳ周期でＳＣＮ信号保持メモリＡ４の内
容が保持される。さらに、格納タイマ７が、指定した周
期でＳＣＮ信号保持メモリＢ５の格納タイミングを生成
し、且つ格納タイミングをＣＰＵ８に割り込み信号とし
て通知するという構成になっている。
【００１２】この構成は、加入者回路１からの加入者線
信号より分離した上り加入者線信号ＳＣＮを、フレーム
同期のとれた有効なマルチフレーム単位の上り加入者線
信号ＳＣＮにして、ＣＰＵ８から指定される任意の周期
で保持するという動作を実行する。従って、ＣＰＵ８が
上り加入者線信号ＳＣＮの読み出しを実行する際に、Ｃ
ＰＵ８は格納タイマ７からの割り込み信号にて最新の上
り加入者線信号ＳＣＮの読み出しタイミングを知ること
ができ、１マルチフレーム受信中の更新途中の誤情報の
読み出しが防止される。更にＣＰＵ８は、格納タイマ７
からの割り込み信号受信から次回割り込み信号までの間
の任意のタイミングで同一の上り加入者線信号ＳＣＮを
読み出すことができるという効果が得られる。
信号より分離した上り加入者線信号ＳＣＮを、フレーム
同期のとれた有効なマルチフレーム単位の上り加入者線
信号ＳＣＮにして、ＣＰＵ８から指定される任意の周期
で保持するという動作を実行する。従って、ＣＰＵ８が
上り加入者線信号ＳＣＮの読み出しを実行する際に、Ｃ
ＰＵ８は格納タイマ７からの割り込み信号にて最新の上
り加入者線信号ＳＣＮの読み出しタイミングを知ること
ができ、１マルチフレーム受信中の更新途中の誤情報の
読み出しが防止される。更にＣＰＵ８は、格納タイマ７
からの割り込み信号受信から次回割り込み信号までの間
の任意のタイミングで同一の上り加入者線信号ＳＣＮを
読み出すことができるという効果が得られる。
【００１３】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。図１を参照すると、本発明の第１の
実施の形態における加入者線信号受信回路１００が示さ
れている。図２は、図１に示した本発明の第１の実施の
形態に適用される加入者線信号のフォーマットの一例を
示す。
て詳細に説明する。図１を参照すると、本発明の第１の
実施の形態における加入者線信号受信回路１００が示さ
れている。図２は、図１に示した本発明の第１の実施の
形態に適用される加入者線信号のフォーマットの一例を
示す。
【００１４】図１に示すように、本実施の形態に係る加
入者線信号受信回路１００は、ｍマルチフレーム構成の
加入者線信号を出力する加入者回路１と、加入者線信号
から上り加入者線信号ＳＣＮを分離する音声／ＳＣＮ信
号分離回路３と、ｍマルチフレーム単位で、マルチフレ
ーム毎に上り加入者線信号ＳＣＮを格納するＳＣＮ信号
保持メモリＡ４と、ＣＰＵ８から指定されたｎ×４ｍＳ
単位でＳＣＮ信号保持メモリＡ４に格納されている上り
加入者線信号ＳＣＮを読み込み格納するＳＣＮ信号保持
メモリＢ５と、マルチフレームビットを監視し、フレー
ム同期の検出を行い、ｍマルチフレームの最終フレーム
タイミングを通知するマルチフレームビット監視回路６
と、ＣＰＵ８からの指定でｎ×４ｍＳ周期のタイミング
を生成する格納タイマ７と、加入者回路１に対して下り
加入者線信号ＳＤを出力するためのフレームパルスを生
成する下り加入者線信号用フレームパルス生成回路９
と、ＣＰＵ８を有する。
入者線信号受信回路１００は、ｍマルチフレーム構成の
加入者線信号を出力する加入者回路１と、加入者線信号
から上り加入者線信号ＳＣＮを分離する音声／ＳＣＮ信
号分離回路３と、ｍマルチフレーム単位で、マルチフレ
ーム毎に上り加入者線信号ＳＣＮを格納するＳＣＮ信号
保持メモリＡ４と、ＣＰＵ８から指定されたｎ×４ｍＳ
単位でＳＣＮ信号保持メモリＡ４に格納されている上り
加入者線信号ＳＣＮを読み込み格納するＳＣＮ信号保持
メモリＢ５と、マルチフレームビットを監視し、フレー
ム同期の検出を行い、ｍマルチフレームの最終フレーム
タイミングを通知するマルチフレームビット監視回路６
と、ＣＰＵ８からの指定でｎ×４ｍＳ周期のタイミング
を生成する格納タイマ７と、加入者回路１に対して下り
加入者線信号ＳＤを出力するためのフレームパルスを生
成する下り加入者線信号用フレームパルス生成回路９
と、ＣＰＵ８を有する。
【００１５】この加入者回路１から出力される加入者線
信号は、音声／ＳＣＮ信号分離回路３に供給され、音声
データと上り加入者線信号ＳＣＮに分離される。この分
離された上り加入者線信号ＳＣＮに対し、本発明に従っ
て設けられたマルチフレームビット監視回路６が、その
内部に保持している、過去（ｍ―１）個のマルチフレー
ムビットと最新フレームのマルチフレームビットより、
ｍマルチフレームの最終フレームであることを認識し、
ＳＣＮ信号保持メモリＡ４に、ｍマルチフレーム分の上
り加入者線信号ＳＣＮを格納するための書き込み信号を
出力する。
信号は、音声／ＳＣＮ信号分離回路３に供給され、音声
データと上り加入者線信号ＳＣＮに分離される。この分
離された上り加入者線信号ＳＣＮに対し、本発明に従っ
て設けられたマルチフレームビット監視回路６が、その
内部に保持している、過去（ｍ―１）個のマルチフレー
ムビットと最新フレームのマルチフレームビットより、
ｍマルチフレームの最終フレームであることを認識し、
ＳＣＮ信号保持メモリＡ４に、ｍマルチフレーム分の上
り加入者線信号ＳＣＮを格納するための書き込み信号を
出力する。
【００１６】ＳＣＮ信号保持メモリＡ４は、マルチフレ
ームビット監視回路６からの書き込み信号を受けて、音
声／ＳＣＮ信号分離回路３からｍマルチフレーム分の上
り加入者線信号ＳＣＮを受信し格納する。
ームビット監視回路６からの書き込み信号を受けて、音
声／ＳＣＮ信号分離回路３からｍマルチフレーム分の上
り加入者線信号ＳＣＮを受信し格納する。
【００１７】この時、格納タイマ７は、ＣＰＵ８から指
示されたｎ×４ｍＳ周期で割り込み信号を発生するため
に、内部カウンタ（図示せず）をインクリメントし続け
ている。該内部カウンタのクロックは、下り加入者線信
号用フレームパルス生成回路９にて生成された、加入者
回路１に出力するフレームパルスである。フレームパル
スと、下り加入者線信号ＳＤ及び、加入者回路１から出
力される加入者線信号（上り加入者線信号ＳＣＮ）のタ
イミングは図２に示す通りである。
示されたｎ×４ｍＳ周期で割り込み信号を発生するため
に、内部カウンタ（図示せず）をインクリメントし続け
ている。該内部カウンタのクロックは、下り加入者線信
号用フレームパルス生成回路９にて生成された、加入者
回路１に出力するフレームパルスである。フレームパル
スと、下り加入者線信号ＳＤ及び、加入者回路１から出
力される加入者線信号（上り加入者線信号ＳＣＮ）のタ
イミングは図２に示す通りである。
【００１８】ＳＣＮ信号保持メモリＢ５は、格納タイマ
７からの割り込み信号を受けると、ＳＣＮ信号保持メモ
リＡ４に格納されているｍマルチフレーム分の上り加入
者線信号ＳＣＮを取り込み、内部に格納する。かくして
ＳＣＮ信号保持メモリＢ５に格納されたｍマルチフレー
ム分の上り加入者線信号ＳＣＮは、ＳＣＮ信号保持メモ
リＡ４がｍマルチフレーム毎に更新されるのに対し、次
回の格納タイマ７からの割り込み信号受信まで、つまり
ｎ×４ｍＳ後まで保持され、ＣＰＵ８は、この間であれ
ば任意のタイミングで上り加入者線信号ＳＣＮを読み出
すことが可能となる。
７からの割り込み信号を受けると、ＳＣＮ信号保持メモ
リＡ４に格納されているｍマルチフレーム分の上り加入
者線信号ＳＣＮを取り込み、内部に格納する。かくして
ＳＣＮ信号保持メモリＢ５に格納されたｍマルチフレー
ム分の上り加入者線信号ＳＣＮは、ＳＣＮ信号保持メモ
リＡ４がｍマルチフレーム毎に更新されるのに対し、次
回の格納タイマ７からの割り込み信号受信まで、つまり
ｎ×４ｍＳ後まで保持され、ＣＰＵ８は、この間であれ
ば任意のタイミングで上り加入者線信号ＳＣＮを読み出
すことが可能となる。
【００１９】また、ＣＰＵ８はＳＣＮ信号保持メモリＢ
５が更新されたことを格納タイマ７からの割り込み信号
にて知ることが可能である。これにより、ＣＰＵ８は、
割り込み信号を受信するまでは、装置内の他の制御を実
行する事が可能であり、割り込み信号受信後からｎ×４
ｍＳ後までの任意のタイミングで上り加入者線信号ＳＣ
Ｎを読み出し処理する事が可能となる。
５が更新されたことを格納タイマ７からの割り込み信号
にて知ることが可能である。これにより、ＣＰＵ８は、
割り込み信号を受信するまでは、装置内の他の制御を実
行する事が可能であり、割り込み信号受信後からｎ×４
ｍＳ後までの任意のタイミングで上り加入者線信号ＳＣ
Ｎを読み出し処理する事が可能となる。
【００２０】本実施の形態に係る加入者線信号受信回路
１００は上記の如く構成されているので、以下に掲げる
効果を奏する。
１００は上記の如く構成されているので、以下に掲げる
効果を奏する。
【００２１】本発明においては、ｍマルチフレーム毎に
更新されるＳＣＮ信号保持メモリＡ４と、ＣＰＵ８から
指定されたｎ×４ｍＳ毎に更新されるＳＣＮ信号保持メ
モリＢ５との保持メモリの二重化を実施している。
更新されるＳＣＮ信号保持メモリＡ４と、ＣＰＵ８から
指定されたｎ×４ｍＳ毎に更新されるＳＣＮ信号保持メ
モリＢ５との保持メモリの二重化を実施している。
【００２２】これにより、まずＣＰＵ８は任意のタイミ
ングで上り加入者線信号ＳＣＮの読み出しをすることが
可能となった。これはＳＣＮ信号保持メモリＢ５が更新
されたとの通知があった後、直ちに上り加入者線信号Ｓ
ＣＮの読み出しをする必要がなくなり、装置内で発生す
る最優先されるべき他の制御処理を実施した後でも、読
み出しができるという効果がある。次に、ｍマルチフレ
ーム毎に更新される保持メモリをＣＰＵ８が読み出す場
合は、更新途中の上り加入者線信号ＳＣＮを読み出して
しまい、誤処理の原因となることが考えられるが、本発
明では、割り込み通知があった後ＣＰＵ８が読み出し処
理を開始するため、誤処理をする可能性がないという効
果がある。従来例に置いては、仮にｍマルチフレーム毎
に更新される保持メモリの更新タイミングをＣＰＵに通
知する構成になっていたとしても、これはＣＰＵ処理の
負担が増大してまう。よって、本発明ではＣＰＵ処理の
負担を極力軽減させるという効果がある。
ングで上り加入者線信号ＳＣＮの読み出しをすることが
可能となった。これはＳＣＮ信号保持メモリＢ５が更新
されたとの通知があった後、直ちに上り加入者線信号Ｓ
ＣＮの読み出しをする必要がなくなり、装置内で発生す
る最優先されるべき他の制御処理を実施した後でも、読
み出しができるという効果がある。次に、ｍマルチフレ
ーム毎に更新される保持メモリをＣＰＵ８が読み出す場
合は、更新途中の上り加入者線信号ＳＣＮを読み出して
しまい、誤処理の原因となることが考えられるが、本発
明では、割り込み通知があった後ＣＰＵ８が読み出し処
理を開始するため、誤処理をする可能性がないという効
果がある。従来例に置いては、仮にｍマルチフレーム毎
に更新される保持メモリの更新タイミングをＣＰＵに通
知する構成になっていたとしても、これはＣＰＵ処理の
負担が増大してまう。よって、本発明ではＣＰＵ処理の
負担を極力軽減させるという効果がある。
【００２３】更にｎ×４ｍＳ周期の割り込みを任意に変
更可能な構成となっていることも、ＣＰＵ処理の負担が
軽減されるという効果を生む。通常、加入者線信号のＳ
ＣＮ信号処理は、加入者のダイヤルパルスを検出するよ
うな場合においても４ｍＳ周期で監視すれば十分なもの
であり、加入者が待ち受け状態にあるような場合には２
００ｍＳ周期程度の監視で全く問題はない。
更可能な構成となっていることも、ＣＰＵ処理の負担が
軽減されるという効果を生む。通常、加入者線信号のＳ
ＣＮ信号処理は、加入者のダイヤルパルスを検出するよ
うな場合においても４ｍＳ周期で監視すれば十分なもの
であり、加入者が待ち受け状態にあるような場合には２
００ｍＳ周期程度の監視で全く問題はない。
【００２４】図３に、基本的構成は上記の第１の実施の
形態通りであるが、本発明の第２の実施の形態として、
図３にその構成を示す。本図において、信号送信回路２
は、複数の加入者回路からの加入者線信号を時分割多重
して出力する回路であり、音声／ＳＣＮ信号分離回路３
ａ、ＳＣＮ信号保持メモリＡ４ａ、ＳＣＮ信号保持メモ
リＢ５ａ、マルチフレームビット監視回路６ａは、それ
ぞれ複数の加入者線信号に対応し複数構成となる。格納
タイマ７については、装置上複数の加入者線信号に対し
て対応する必要はなく共通化が可能である。これによ
り、複数の加入者回路を収容する装置にも対応可能にな
る。
形態通りであるが、本発明の第２の実施の形態として、
図３にその構成を示す。本図において、信号送信回路２
は、複数の加入者回路からの加入者線信号を時分割多重
して出力する回路であり、音声／ＳＣＮ信号分離回路３
ａ、ＳＣＮ信号保持メモリＡ４ａ、ＳＣＮ信号保持メモ
リＢ５ａ、マルチフレームビット監視回路６ａは、それ
ぞれ複数の加入者線信号に対応し複数構成となる。格納
タイマ７については、装置上複数の加入者線信号に対し
て対応する必要はなく共通化が可能である。これによ
り、複数の加入者回路を収容する装置にも対応可能にな
る。
【００２５】なお、本実施の形態においては、本発明は
それに限定されず、本発明を適用する上で好適な形態に
適用することができる。
それに限定されず、本発明を適用する上で好適な形態に
適用することができる。
【００２６】また、上記構成部材の数、位置、形状等は
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
【００２７】なお、各図において、同一構成要素には同
一符号を付している。
一符号を付している。
【００２８】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。従来の技術的問題点に
対し、ＣＰＵ（８）の読み出しタイミングと保持メモリ
（Ａ４，Ｂ５）の更新タイミングが一致することはな
く、ｎ×４ｍＳの間、ＳＣＮ信号（上り加入者線信号Ｓ
ＣＮ）が保持されるため、ＣＰＵ（８）は優先順位の高
い処理より順次実行する事が可能となること、また、加
入者線信号処理に必要とされるｎ×４ｍＳ周期の処理と
ＳＣＮ信号（上り加入者線信号ＳＣＮ）の各保持メモリ
（Ａ４，Ｂ５）への格納タイミングを連動させることに
より、ＣＰＵ制御の負担が軽減される。
で、以下に掲げる効果を奏する。従来の技術的問題点に
対し、ＣＰＵ（８）の読み出しタイミングと保持メモリ
（Ａ４，Ｂ５）の更新タイミングが一致することはな
く、ｎ×４ｍＳの間、ＳＣＮ信号（上り加入者線信号Ｓ
ＣＮ）が保持されるため、ＣＰＵ（８）は優先順位の高
い処理より順次実行する事が可能となること、また、加
入者線信号処理に必要とされるｎ×４ｍＳ周期の処理と
ＳＣＮ信号（上り加入者線信号ＳＣＮ）の各保持メモリ
（Ａ４，Ｂ５）への格納タイミングを連動させることに
より、ＣＰＵ制御の負担が軽減される。
【図１】本発明の第１の実施の形態における加入者線信
号受信回路１００の構成を表す電気回路のブロック図で
ある。
号受信回路１００の構成を表す電気回路のブロック図で
ある。
【図２】上り加入者線信号ＳＣＮ，下り加入者線信号Ｓ
Ｄ及び、下り加入者線信号用フレームパルスのタイミン
グチャートである。
Ｄ及び、下り加入者線信号用フレームパルスのタイミン
グチャートである。
【図３】本発明の第２の実施の形態における加入者線信
号受信回路１００ａの構成を表す電気回路のブロック図
である。
号受信回路１００ａの構成を表す電気回路のブロック図
である。
１ 加入者回路
２ 信号送信回路
３，３ａ 音声／ＳＣＮ信号分離回路
４，４ａ ＳＣＮ信号保持メモリＡ
５，５ａ ＳＣＮ信号保持メモリＢ
６，６ａ マルチフレームビット監視回路
７ 格納タイマ
８ ＣＰＵ
９ 下り加入者線信号用フレームパルス生成回路
１００，１００ａ 加入者線信号受信回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平11−74859（ＪＰ，Ａ)
特開 平９−181698（ＪＰ，Ａ)
特開 平８−79812（ＪＰ，Ａ)
特開 平４−345228（ＪＰ，Ａ)
特開 昭61−4397（ＪＰ，Ａ)
特開 昭58−182989（ＪＰ，Ａ)
特開 昭53−67304（ＪＰ，Ａ)
特開 昭51−78908（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04Q 11/04 303
Claims (12)
- 【請求項１】 加入者回路を制御する為のマルチフレー
ム構成の加入者線信号を格納可能な加入者線信号受信回
路であって、 前記マルチフレームごとに前記加入者線信号を格納する
第１信号記憶手段Ａと、 割り込み信号に応じて前記第１信号記憶手段Ａに格納さ
れた前記加入者線信号を読み込み、格納する第２信号記
憶手段Ｂと、 前記第１信号記憶手段Ａが前記加入者線信号の少なくと
も１マルチフレーム分を格納するのに要する時間よりも
長い所定時間ごとに、前記割り込み信号を前記第２信号
記憶手段Ｂに出力する制御手段とを備えることを特徴と
する加入者線信号受信回路。 - 【請求項２】 前記制御手段は、前記割り込み信号の出
力に応じて、前記加入者線信号の前記第１信号記憶手段
Ａから前記第２信号記憶手段Ｂへの格納が完了されたタ
イミングを認知し、前記第２信号記憶手段Ｂにおける前
記加入者線信号の格納が完了した段階で必要に応じて、
前記第２信号記憶手段Ｂに格納された前記加入者線信号
を随時読み出すことを特徴とする請求項１に記載の加入
者線信号受信回路。 - 【請求項３】 前記制御手段は、 前記第１信号記憶手段Ａが前記加入者線信号の少なくと
も１マルチフレーム分を格納するのに要する時間よりも
長い前記所定時間を表す信号を出力するＣＰＵと、 前記所定時間を表す信号の指示する時間をカウントし、
前記所定時間を表す信号の指示する時間になると前記割
り込み信号を出力するカウンタとを備えることを特徴と
する請求項１又は２に記載の加入者線信号受信回路。 - 【請求項４】 前記ＣＰＵは、前記割り込み信号の出力
に応じて、前記加入者線信号の前記第１信号記憶手段Ａ
から前記第２信号記憶手段Ｂへの格納が完了されたタイ
ミングを認知し、前記第２信号記憶手段Ｂにおける前記
加入者線信号の格納が完了した段階で、必要に応じて、
前記第２信号記憶手段Ｂに格納された前記加入者線信号
を随時読み出すことを特徴とする請求項１〜３のいずれ
かに記載の加入者線信号受信回路。 - 【請求項５】 前記加入者回路に対する下りの制御信号
を出力するためのフレームパルスを生成するフレームパ
ルス生成手段を備えることを特徴とする請求項１〜４の
いずれかに記載の加入者線信号受信回路。 - 【請求項６】 前記カウンタのクロックは、前記フレー
ムパルス生成手段にて生成された、前記加入者回路に出
力する前記フレームパルスであることを特徴とする請求
項５に記載の加入者線信号受信回路。 - 【請求項７】 マルチフレーム構成である前記加入者線
信号の前記マルチフレームをビット単位で監視し、前記
マルチフレーム終端を検出し、前記第１信号記憶手段Ａ
に前記加入者線信号の読み込みタイミングを指示するこ
とを特徴とする請求項１〜６のいずれかに記載の加入者
線信号受信回路。 - 【請求項８】 複数の前記加入者回路からの前記加入者
線信号を時分割多重して出力する信号送信手段を備える
ことを特徴とする請求項１〜７のいずれかに記載の加入
者線信号受信回路。 - 【請求項９】 請求項１〜８のいずれかに記載の加入者
線信号受信回路を備えるＩＣ。 - 【請求項１０】 請求項１〜８のいずれかに記載の加入
者線信号受信回路を備える電気回路基盤。 - 【請求項１１】 請求項１〜８のいずれかに記載の加入
者線信号受信回路を備える送受信装置。 - 【請求項１２】 加入者回路を制御する為のマルチフレ
ーム構成の加入者線信号を格納可能な加入者線信号受信
方法であって、 第１信号記憶手段Ａに前記マルチフレームごとに前記加
入者線信号を格納し、 第２信号記憶手段Ｂが、割り込み信号に応じて前記第１
信号記憶手段Ａに格納された前記加入者線信号を読み込
み格納し、 制御手段が、前記第１信号記憶手段Ａが前記加入者線信
号の少なくとも１マルチフレーム分を格納するのに要す
る時間よりも長い所定時間ごとに、前記割り込み信号を
前記第２信号記憶手段Ｂに出力し、さらに、前記割り込
み信号の出力に応じて、前記加入者線信号の前記第１信
号記憶手段Ａから前記第２信号記憶手段Ｂへの格納が完
了されたタイミングを認知し、前記第２信号記憶手段Ｂ
における前記加入者線信号の格納が完了した段階で必要
に応じて、前記第２信号記憶手段Ｂに格納された前記加
入者線信号を随時読み出すことを特徴とする加入者線信
号受信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12942899A JP3439372B2 (ja) | 1999-05-11 | 1999-05-11 | 加入者線信号受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12942899A JP3439372B2 (ja) | 1999-05-11 | 1999-05-11 | 加入者線信号受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000324578A JP2000324578A (ja) | 2000-11-24 |
| JP3439372B2 true JP3439372B2 (ja) | 2003-08-25 |
Family
ID=15009258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12942899A Expired - Fee Related JP3439372B2 (ja) | 1999-05-11 | 1999-05-11 | 加入者線信号受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3439372B2 (ja) |
-
1999
- 1999-05-11 JP JP12942899A patent/JP3439372B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000324578A (ja) | 2000-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |