JP2935230B2

JP2935230B2 - 呼出し検出装置及び呼出し検出方法

Info

Publication number: JP2935230B2
Application number: JP1202333A
Authority: JP
Inventors: 一博志村
Original assignee: KASHIO KEISANKI KK
Current assignee: KASHIO KEISANKI KK
Priority date: 1989-08-04
Filing date: 1989-08-04
Publication date: 1999-08-16
Anticipated expiration: 2014-08-16
Also published as: JPH0365829A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、呼出し検出装置、例えばページング受信
機のように、特に情報ビット部が呼出し番号を表わすア
ドレスビットだけでなく、機能情報を表わすファンクシ
ョンビットを含む形式の呼出し信号に適用される呼出し
検出装置及び呼出し検出方法に関する。

［従来の技術と解決すべき課題］上記形式の呼出し信号に適応される公知の呼出し検出
方法として、受信した呼出し信号を誤り訂正回路を介し
て訂正した後、そのアドレスビット部とID−ROMに記憶
されているアドレスビットデータとの全一致を取る方法
がある。

しかし、この方法では、受信した呼出し信号の誤り訂
正を行なった後に、アドレスビットデータの比較を行な
っているので、呼出し信号が自機の呼出し信号であるか
否かの判断が遅れる。例えば誤り訂正回路で、１ビット
の誤り訂正を行なう場合には、１コードワードに相当す
る時間遅れ、２ビットの誤り訂正を行なう場合には２コ
ードワードに相当する時間遅れを生じる。

従って、例えばページング受信機が呼出し信号（ポク
サグ方式の場合はアドレスコードワード）に続くメッセ
ージ信号（メッセージコードワード）を受信し得る受信
機である場合には、たとえ、呼出し信号が自機に対する
ものではなかったとしても、自機に対するものではない
と判断されるまでの１コードワード或いは２コードワー
ドに相当する時間、受信部に電力を供給しなければなら
ず、無駄な電力を消費することになる。

他の呼出し検出方法としては、受信機側にアドレスビ
ットデータ、ファンクションビットデータ及びそのチェ
ックビットデータを記憶させておき、これらのビットデ
ータと受信した呼出し信号の対応するビットデータと比
較し、その不一致のビット数が所定値以下であれば自機
当ての呼出信号であると判断する方法がある。

この場合、アドレスビットデータが同一であってもフ
ァンクションデータが異なれば、チェックビットデータ
も相違するので、例えばファンクションビットが２ビッ
トであれば、少なくとも１つのアドレスビットデータ
と、４種のファンクションデータと、４種のチェックビ
ットデータを受信機側に記憶しておかなければならず、
回路構成が複雑になる。

この発明は上記実情に鑑みて成されたもので、電力消
費が少なく、且つ、回路構成が簡単な呼出し検出装置及
び呼出し検出方法を提供することを目的とする。

［課題を解決するための手段及び作用］この発明は、少なくとも呼出すべき装置を指定するア
ドレスビットデータとファンクションビットデータと前
記アドレスビットデータ及びファンクションビットデー
タのビットエラーを検出するためのチェックビットとで
構成された選択呼出し信号を受信して自己の呼出しを検
出する呼出し検出装置において、自己のアドレスビット
データを記憶するアドレスデータ記憶手段と、前記選択
呼出し信号のファンクションビットデータが取り得る総
てのビットデータを所定の順序で順次切り替えて出力す
るファンクションビットデータ出力手段と、アドレスビ
ットデータが前記アドレスデータ記憶手段に記憶されて
いる自己のアドレスビットデータであり且つファンクシ
ョンビットデータが前記ファンクションビットデータ出
力手段が最初に出力するファンクションビットデータで
あるときの、前記選択呼出し信号のチェックビットデー
タに対応するチェックビットデータを記憶するチェック
ビットデータ記憶手段と、前記チェックビットデータ記
憶手段と前記ファンクションビットデータ出力手段とに
結合され、前記ファンクションビットデータ出力手段か
ら出力されるファンクションビットデータが切り替えら
れる毎に、前記チェックビットデータ記憶手段に記憶さ
れているチェックビットデータを切り替えられたファン
クションビットデータに対応するチェックビットデータ
に変換して出力するチェックビットデータ変換手段と、
受信した選択呼出し信号のアドレスビットデータと、前
記アドレスデータ記憶手段に記憶されている自己のアド
レスビットデータとを比較する第１の比較手段と、前記
受信した選択呼出し信号のファンクションビットデータ
及びチェックビットデータと、前記ファンクションビッ
トデータ出力手段から出力されるファンクションビット
データ及び前記チェックビットデータ変換手段から出力
されるチェックビットデータとを比較する第２の比較手
段と、前記第１及び第２の比較手段で比較されたビット
データの不一致数が所定値以下のとき、前記受信した選
択呼出し信号が自己のものであると判定するが判定手段
とを具備したものである。

上記の構成とすることにより、受信した呼出し信号
は、誤り訂正を行なう前に予めアドレスデータ記憶手段
に記憶されているアドレスビットデータと一致比較され
る。従って、誤り訂正による時間遅れを生じることな
く、呼出し信号が自機のものか否か判断され、無駄な電
力消費が防止される。また、ファンクションビットデー
タを更新しながらチェックビットデータを作成し、受信
した選択呼出し信号と一致比較することにより、４種の
チェックビットデータを受信機側に記憶する必要がな
く、回路構成が簡易化される。

［発明の実施例］以下、図面を参照してこの発明の一実施例を説明す
る。まず、第１図によりページング受信機の全体の回路
構成について説明する。同図において11はアンテナで、
メッセージサービス会社の無線基地より出力される電波
を受信し、受信部12に入力する。メッセージサービス会
社の無線基地より出力される電波としては、例えば280M
HzのFM電波が使用され、FSK信号（NRZ）方式によって変
調されている。上記受信部12は、280MHzの信号を選択す
る選択回路及びFSK信号を復調する復調回路等からな
り、上記FSKのFM信号を復調して「０」，「１」の信号
とし、デコーダ部13へ出力する。このデコーダ部13に
は、自己の呼出番号等を記憶しているID−ROM14が接続
される。すなわち、このID−ROM14には、その受信機の
みに割当てられる個別呼出番号（フレームデータとアド
レスデータとから成る）、この個別呼出番号と同一で特
定の受信機群に割当てられるグリープ呼出番号、更には
例えば株式情報、貴金属情報、為替情報等の有料で提供
されるサービス情報を受信する為に不特定多数の受信機
に割当てられる呼出番号４種が設定可能で、同期信号が
何回連続して検出されなかった時に同期外れとみなすか
を制御するリトライ数データが設定されている。

そして、上記デコーダ部13は、例えばポクサグ（POCS
AG）方式によりデータを解析し、ID−ROM14を参照して
自己の呼出し番号であるか否かを判断し、自己の呼出し
番号であった場合には、メッセージデータを受信してCP
U15に出力する。このCPU15には、直流電源16より動作電
源が常時供給されている。この直流電源16は、更にマニ
ュアルスイッチSW1を介してデコーダ部13に供給される
と共に、更に電子スイッチSW2を介して受信部12に供給
される。また、直流電源16からスイッチSW1を介して出
力される電圧は、スイッチSW1の操作信号としてCPU15に
入力される。上記デコーダ部13は、CPU15からの指示等
に基づいて電子スイッチSW2をオン／オフし、受信部12
への電源供給を制御する。

上記CPU15には、更にメッセージデータを記憶するメ
ッセージメモリ17、このメッセージメモリ17の記憶内容
を読出すためのスイッチ回路18、スピーカ19を駆動する
ドライバ20、LED21を発光駆動するドライバ22、受信メ
ッセージ等を表示する表示部23が接続される。上記ドラ
イバ20は、呼出し信号を受信した際にCPU15からの指令
に従ってスピーカ19を駆動して着信報知を行なう。ま
た、この際、ドライバ22によりLED21が発光駆動され
る。

次にページング受信機において使用されるポクサグ方
式の概略について説明する。第２図（Ａ）〜（Ｄ）は、
ポクサグ方式のデータ構成図である。

第２図（Ａ）は全体の送信信号フォーマットを表わし
たものであり、ポクサグ方式においては、576ビットの
ビットデータが101010と順次続くプリアンプル信号Ａと
それに続く複数のバッチ信号B,C,…よりなっている。プ
リアンプル信号はページング受信機にこれからデータが
送られることを認識させると共にビット同期をとるため
の信号であり、上記デコーダ部13はこのプリアンプル信
号を検出して続くバッチデータの受信に備える。

第２図（Ｂ）は上記バッチデータのバッチフォーマッ
トである。このバッチフォーマットは、最初に１ワード
の同期コードSCがあり、次にそれぞれが２コードワード
よりなる８個のフレームCD1〜CD8が続いている。各コー
ドワードは32ビット構成で、コードワードにはアドレス
コードワードとメッセージコードワードとがある。

第２図（Ｃ），（Ｄ）は、それぞれアドレスコードワ
ードとメッセージコードワードの構成を表わしている。
第２図（Ｃ）はアドレスコードワードであり、先頭には
メッセージフラッグ，次いでアドレスコード，更にファ
ンクションビット,BCHパリティ，イーブンパリティと続
くの構成となっている。

メッセージフラッグは、次のコードがアドレスコード
であるかメッセージコードであるかを識別するフラッグ
であり、“0"の時アドレスコードワード，“1"の時にメ
ッセージコードワードを表わしている。メッセージフラ
ッグの後の２〜19ビット目がアドレスコードであり、こ
れが前述の呼出し番号に対応する。更に、この後にファ
ンクションビットが２ビットある。これは表示形態、報
音形態を示すためのビットであり、例えば「00」，「0
1」，「10」，「11」により４種類のファンクションが
ある。このファンクション情報はメッセージ会社と契約
することにより、発呼者がプッシュホン電話機で入力す
ることがきるもので、発呼者の識別に使用することもで
きる。ポクサグ方式においては、１コード例えばアドレ
スコードの内部においてエラーが発生することがある。
特に受信状態が悪かったりした場合に、FSK信号の復調
が完全でなくなり、エラーが発生する。それを補正する
ために、BCHパリティをビット22〜31に設けている。そ
の後には、イーブンパリティビットが設けられている。
このイーブンパリティは、先頭から最後までのビットが
「１」の数を表わすものの総数が奇数個あったか偶数個
あったかを表わしている。

第２図（Ｄ）に示すメッセージコードワードの場合に
は、メッセージフラッグの後にメッセージビットが加わ
っている。これは発呼者からのメッセージが加わるもの
であり、例えば電話番号更には他の情報が加わる。更に
同様に同一コードワードの中にBCHパリティ、イーブン
パリティの各データが付加されてメッセージコードワー
ドとなっている。

次に上記デコーダ部13の詳細について第３図により説
明する。

同図において、31はタイミング制御回路で、発振回
路、分周回路、ビットカウンタ（32進）、ワードカウン
タ（17進）、プリアンプル信号検出回路、同期コード検
出回路等を有し、デコーダ内の他の回路及びCPU15から
の初期化指令信号、応答信号、メッセージエンド検出信
号を受けて必要な回路へ指令及びクロックパルスを供給
する。すなわち、タイミング制御回路31は、所定周期で
電子スイッチSW2へオン／オフ信号を出力すると共に、
スイッチSW1が操作された時に端子O1からID−ROM制御デ
コーダ32に動作指令を出力する。また、タイミング制御
回路31は、端子O2〜O8から第１フレームレジスタ33、第
２フレームレジスタ34、リトライ数レジスタ35及び第１
〜第６のアドレスレジスタ36a〜36fにシフトクロックを
出力し、更に端子９から第１〜第６のアドレスレジスタ
36a〜36f及びフリップフロップ37a〜37fに制御指令を与
える。上記フレームレジスタ33,34はそれぞれ４ビット
構成のシフトレジスタ、リトライ数レジスタ35は例えば
３ビット構成のシフトレジスタ、アドレスレジスタ36a
〜36fは19ビット構成の循環シフトレジスタである。

上記ID−ROM制御デコーダ32は、上記動作指令O1によ
り動作してID−ROM14から記憶データを読出し、リトラ
イ数レジスタ35,第２フレームレジスタ34,第１フレーム
レジスタ33にシリアルに入力し、この第１フレームレジ
スタ33のシリアル出力を更に第６のアドレスレジスタ36
fに入力する。上記第１フレームレジスタ33には、例え
ばフレームNo.2に対する個別呼出番号、第２フレームレ
ジスタ34に例えばフレームNo.8に対するサービス情報を
受信するための呼出番号が読み込まれる。そして、リト
ライ数レジスタ35,第２フレームレジスタ34,第１フレー
ムレジスタ33に保持されたデータは、パラレルに読出さ
れてタイミング制御回路31に入力される。

一方、上記第６のアドレスレジスタ36aに入力された
データは、第５〜第１のアドレスレジスタ36e〜36aにシ
リアルに転送される。また、上記アドレスレジスタ36a
〜36fにセットされたデータの先頭ビットは、フリップ
フロップ37a〜37fにも入力される。このフリップフロッ
プ37a〜37fに入力されるビットは、アドレスレジスタ36
a〜36fにセットされたアドレスデータが有効であるか無
効であるかを示すもので、有効であれば“0"、無効であ
れば“1"がセットされる。

そして、上記アドレスレジスタ36a〜36fにセットされ
たアドレスデータは、それぞれ第１〜第６のアドレス第
１比較部38a〜38fに入力されると共に、オア回路39を介
してチェックビット生成回路40に入力される。また、ア
ドレス第１比較部38a〜38fには、受信部12で受信された
受信信号がビット同期回路41を介して入力される。この
ビット同期回路41は、受信信号をタイミング制御回路31
からのサンプリング信号により波形整形して出力し、上
記アドレス第１比較部38a〜38fに入力する他、13ビット
構成のシフトレジスタ42及びBCH誤り訂正回路43に入力
する。また、ビット同期回路41は、受信信号の変化点、
つまり、“1"から“0"、“0"から“1"に変化する変化点
を検出してその検出信号をタイミング制御回路31に出力
する。このタイミング制御回路31は、ビット同期回路41
からの変化点検出信号に従ってタイミング信号の発生位
置を調整する。

上記BCH誤り訂正回路43は、受信データに対する誤り
検出及び訂正を行なう回路で、例えば１ビットの誤りを
検出した場合はその誤りを訂正してメッセージ出力バッ
ファ44へ出力し、２ビット以上の誤りを検出した場合は
訂正を行わなずに受信データをメッセージ出力バッファ
44に出力すると共に、エラー信号をメッセージ出力バッ
ファ44に出力する。

しかして、上記アドレス第１比較部38a〜38fは、第４
図に示すようにイクスクルーシブオア回路（以下EXオア
回路と略称する）51とカウンタ52により構成され、アド
レスレジスタ36a〜36fからのアドレスデータ及びビット
同期回路41からのアドレスデータがEXオア回路51を介し
てカウンタ52に入力される。そして、カウンタ52のリセ
ット端子Ｒにフリップフロップ37a〜37fの出力信号が入
力される。上記のように構成されたアドレス第１比較部
38a〜38fは、対応するフリップフロップ37a〜37fのセッ
トデータが“0"であればカウンタ52のリセット状態が解
除されて比較動作が可能になり、フリップフロップ37a
〜37fのセットデータが“1"であればカウンタ52がリセ
ット状態に保持されて比較動作が禁止される。

従って、アドレス第１比較部38a〜38fは、対応するフ
リップフロップ37a〜37fの出力が“0"であれば、アドレ
スレジスタ36a〜36fに保持されている19ビットのアドレ
スデータとビット同期回路41を介して入力される受信ア
ドレスデータとをEXオア回路51で一致比較し、不一致の
場合にEXオア回路51から出力される“1"信号によりカウ
ンタ52をカウントアップする。このようにしてアドレス
第１比較部38a〜38fはデータ不一致のビット数をカウン
トし、そのカウント数をアドレス第２比較部45a〜45fに
出力すると共に、データ不一致のビット数が２ビット以
下であったか否かを図示の信号ラインによりタイミング
制御回路31に伝達する。上記アドレス第２比較部45a〜4
5fについては詳細を後述する。

また、上記アドレス第２比較部45a〜45fには、フリッ
プフロップ37a〜37fの出力信号が動作制御信号として入
力されると共に、チェックビット生成回路40により生成
されたチェックビットデータがアンド回路46a〜46fをそ
れぞれ介して入力される。上記アンド回路46a〜46fは、
タイミング制御回路31から出力されるゲート信号G1〜G6
により制御される。また、アドレス第２比較部45a〜45f
には、ファンクションビット生成用のカウンタ回路47及
びイクスクルーシブオア回路（以下EXオア回路と略称す
る）48の出力が与えられる。上記カウンタ回路47は、フ
リップフロップ47a,47bにより４進のカウンタを構成し
ており、その出力信号が直接及びEXオア回路48を介して
アドレス第２比較部45a〜45fに入力される。

上記アドレス第２比較部45a〜45fは、対応するフリッ
プフロップ37a〜37fの出力信号が“0"の場合に、アンド
回路46a〜46fを介して与えられるチェックビットデータ
及び上記カウンタ回路47、EXオア回路48からの信号を合
成してシフトレジスタ42に保持されているアドレスコー
ドワードの20〜32ビット目のデータと比較してデータ不
一致のビット数をカウントし、アドレス第１比較部38a
〜38fので得られたデータ不一致のビット数との合計値
が２ビット以下であるか否かを判定し、２ビット以下で
あれば、一致検出信号を検出アドレス出力部49に出力す
る。この検出アドレス出力部49は、アドレス第２比較部
45a〜45fからの一致検出信号をタイミング制御回路31に
出力する。このタイミング制御回路31は、検出アドレス
出力部49から一致検出信号が送られてくると、まず、検
出アドレス出力部49に出力指令信号を与える。この指令
により検出アドレス出力部49は、アドレス第２比較部45
a〜45f及びフリップフロップ47a,47bから入力される８
ビットのデータをCPU15に送出する。そして、タイミン
グ制御回路31は、CPU15からその応答信号を受けるとメ
ッセージ出力バッファ44に１メッセージワード分のメッ
セージデータストアされるのを待って出力指令信号を与
え、このメッセージ出力バッファ44に保持されている１
メッセージ分のデータをCPU15へ送出する。

第５図は上記アドレス第２比較部45a〜45fの詳細を示
すものである。このアドレス第２比較部45a〜45fは、チ
ェックビットレジスタ61、チェックビットデータ変換回
路62、比較回路63、カウンタ64,判定部65により構成さ
れ、チェックビットレジスタ61、カウンタ64、判定部65
のリセット端子Ｒにフリップフロップ37a〜37fの出力信
号が入力される。上記チェックビットレジスタ61は、11
ビット構成で、チェックビット生成回路40から送られて
くるチェックビットデータがシリアルに入力され、各ビ
ット出力がチェックビットデータ変換回路62へ送られ
る。この変換回路62は、EXオア回路62a〜62kからなり、
これらの各EXオア回路62a〜62kの一方の入力端に上記チ
ェックビットレジスタ61のビット出力がそれぞれ入力さ
れ、他方の入力端に上記カウンタ回路47の出力及びEXオ
ア回路48の出力が入力される。すなわち、カウンタ回路
47を構成するフリップフロップ47aの出力がEXオア回路6
2a,62h,62kに、フリップフロップ47bの出力がEXオア回
路62c,62f,62iに、EXオア回路48の出力がEXオア回路62
b,62e,62g、62jに入力される。また、EXオア回路62dの
他方の入力端には“0"が入力される。そして、上記EXオ
ア回路62a〜62kの出力信号がフリップフロップ47a,47b
の出力信号と共に比較回路63へ送られる。この比較回路
63には、シフトレジスタ42から受信アドレスコードの20
〜32ビットのデータが入力されると共に、タイミング制
御回路31から比較タイミング信号が入力される。この場
合、比較回路63に入力される比較タイミング信号に対し
ても、上記フリップフロップ37a〜37fの出力を反転した
信号でゲート制御するようにしても良い。上記比較回路
63は、比較タイミング信号が与えられた際にチェックビ
ットデータ変換回路62からの出力データとシフトレジス
タ42からの受信アドレスコードとを比較し、データ不一
致のビットの数だけカウンタ64をカウントアップする。
このカウンタ64のカウント値は、判定部65へ送られる。
また、この判定部65には、アドレス第１比較部38a〜38f
から送られてくるデータ不一致のビット数とカウンタ64
のカウント値との合計値が２ビット以下か否かを判定
し、２ビット以下であれば一致検出信号を検出アドレス
出力部49に出力する。

次に上記実施例の動作を説明する。第１図のマニュア
ルスイッチSW1をオンすると、デコーダ部13に動作電源
が供給される。一方、CPU15は、スイッチSW1がオンした
ことを検出してデコーダ部13のタイミング制御回路31に
初期化指令信号を出力する。タイミング制御回路31は、
この初期化指令信号を受けると、ID−ROM制御デコーダ3
2に起動指令を与えると共に、制御指令（端子O9の出
力）を“1"にしてアドレスレジスタ36a〜36fを直列接続
に切り替え、アドレスレジスタ36a〜36f及びフリップフ
ロップ37a〜37fへのデータ取り込みを可能にする。

そして、上記ID−ROM制御デコーダ32の起動により、I
D−ROM14から記憶データ、つまり、各19ビット構成の第
１〜第６のアドレスデータ、各４ビット構成の第１及び
第２のフレームデータ、３ビット構成のリトライ数デー
タがシリーズに読出され、タイミング制御回路31の端子
O2〜O8から出力されるシフトクロックに同期してアドレ
スレジスタ36a〜36f、第１フレームレジスタ33、第２フ
レームレジスタ34、リトライ数レジスタ35にストアされ
る。また、このとき第１〜第６のアドレスデータの各先
頭ビットのデータがフリップフロップ37a〜37fにもセッ
トされる。

上記各アドレスデータの第２〜第19ビットは、第２図
に示したアドレスコードワードのアドレスビットに対応
するものである。また、アドレスデータの第１ビット
は、上記第２〜第19ビットのアドレスデータが有効か否
か、つまり、アドレスデータが設定されているか否かを
示すデータであり、上記したように有効（アドレスデー
タが設定）であれば“0"、無効（アドレスデータが未設
定）であれば“1"が設定される。

また、第１フレームレジスタ33及び第２フレームレジ
スタ34にセットされるフレームデータは、第２〜第４ビ
ットがフレームNo.を表し、第１ビットはアドレスデー
タの場合と同様にそれが有効か否かを表している。タイ
ミング制御回路31は、フレームデータの第１ビットが
“0"（有効）であれば、そのフレームNo.に対応する期
間、電子スイッチSW2をオンして受信部12に電力を供給
するが、“1"（無効）の場合は電子スイッチSW2をオフ
状態に保持する。そして、基地局から送られてくる呼出
し信号が受信部12により受信されると、その受信アドレ
スデータはビット同期回路41で同期がとられ、その後、
アドレス第１比較部38a〜38fに入力され、上記アドレス
レジスタ36a〜36fに保持されているアドレスデータと一
致比較される。このアドレスデータの一致比較は、並列
的に行なわれる。

タイミング制御回路31は、アドレスレジスタ36a〜36f
に保持されているアドレスデータを受信信号に同期させ
てアドレス第１比較部38a〜38fに読出し（ポクザグ方式
の場合は512bps）、受信アドレスデータとビット単位で
順次シリアルに比較し、その不一致数をカウンタ52によ
りカウントする。ポクザグ方式で用いられているアドレ
スコードワードは、BCH（31,21）＋１パリティであるの
で、32ビットを比較し終った段階で不一致のビット数が
２ビット以下であれば、アドレス一致とみなせる。

従って、上記カウンタ52のカウント値が２以下であれ
ば、アドレス一致の可能性があるのでカウンタ52からタ
イミング制御回路31に信号を出力する。タイミング制御
回路31は、カウンタ52からカウント値が２以下である旨
の信号が送られてくると、対応するアドレスレジスタ36
a〜36fに端子O3〜O8から高速のシフトクロックを供給し
てアドレスデータを高速で読出してチェックビット生成
回路40へ送り、ファンクションビットが特定値例えば
「“0"“0"」である場合のチェックビット、つまり、BC
Hチェックビット（10ビット）とイーブンパリティビッ
トを作成し、対応するアドレス第２比較部45a〜45fへ送
り、第５図に示すチェックビットレジスタ61へストアす
る。

なお、上記チェックビットの生成及びチェックビット
レジスタ61へストアする処理は、複数のアドレス第１比
較部でデータ不一致のビット数が２以下であることが検
出された場合には順に処理する。また、アドレス第１比
較部38a〜38fの何れかにおいてデータ不一致のビット数
が２以下であることが検出された場合、６種全てのアド
レスデータのチェックビットを生成し、対応するアドレ
ス第２比較部45a〜45fのチェックビットレジスタ61にス
トアするようにしてもよい。

上記チェックビットレジスタ61にストアされたデータ
は、チェックビットデータ変換回路62に送られてデータ
変換される。このチェックビットデータ変換回路62は、
チェックビットレジスタ61にストアされているファンク
ションビットが「“0"“0"」の時のチェックビットデー
タを基に、ファンクションビットが「“1"“0"」、
「“0"“1"」「“1"“1"」の時のチェックビットデータ
を出力するためのもので、その切り替えは第３図におけ
る４進のカウンタ回路47及びEXオア回路48からの信号に
よって行なわれる。そして、上記チェックビットデータ
変換回路62により変換されたデータは、比較回路63に送
られてシフトレジスタ42に保持されている受信データと
の間で一致比較される。アドレス第２比較部45a〜45fで
の比較処理は、シフトレジスタ42にアドレスコードワー
ドの32番目のビットであるイーブンパリティのビットデ
ータが取り込まれた後、次のビットデータが受信される
までの間に完了させるのが望ましい。

しかして、上記シフトレジスタ42にイーブンパリティ
ビットが取込まれると、各アドレス第２比較部45a〜45f
の比較回路63で、まず、ファンクションビットが「“0"
“0"」のときのデータ不一致のビット数をカウントし、
かつ、判定部65でアドレス第１比較部38a〜38fとのトー
タルのカウント値が２以下か否かを判定する。

アドレス第２比較部45a〜45fの何れかにおいて、トー
タル不一致ビット数が２以下が検出されると、アドレス
データが自己アドレス一致していると判定され、判定部
65から一致信号が検出アドレス出力部49へ送られる。こ
の検出アドレス出力部49は、上記一致信号が入力される
と、６個のアドレス第２比較部45a〜45fからの信号及び
カウンタ回路47（フリップフロップ47a,47b）からの信
号をラッチすると共に、一致検出信号をタイミング制御
回路31に出力し、電子スイッチSW2をオン状態に維持さ
せて続いて送信されてきているコードワードを受信す
る。

一方、アドレス第２比較部45a〜45fにおいて一致が検
出されなかった場合、タイミング制御回路31はフリップ
フロップ47a,47bのリセット信号を解除すると共に、１
段目のフリップフロップ47aにクロックパルスを与えて
のフリップフロップ47a,47b内容を「“0"“1"」とし、
即ち、ファンクションデータを切り替えて上記の場合と
同様にして比較処理を行なう。アドレスデータの一致が
検出されなかった場合は、フリップフロップ47a,47bを
「“1"“0"」、「“1"“1"」と順次切り替えて一致比較
を行ない、処理を終了する。

上記の一致比較処理により上記一致検出信号がタイミ
ング制御回路31に送られると、タイミング制御回路31は
前述したように電子スイッチSW2をオン状態に維持する
と同時に、検出アドレス出力部49に出力指令信号を送出
する。これにより検出アドレス出力部49は、アドレス第
２比較部45a〜45f及びフリップフロップ47a,47bから入
力される合計８ビットのデータをCPU15に送出する。

更にタイミング制御回路31は、CPU15から応答信号が
送られてくると、メッセージ出力バッファ44に１メッセ
ージワード分のデータ、つまり、20ビットのメッセージ
データ（メッセージワードの２〜21ビットデータ）、フ
ラッグビットデータ（メッセージワードの第１ビットデ
ータ）がストアされるのを待ち、このデータにエラーの
有無データを付加してCPU15に出力する。

CPU15は、受信データ中のフラッグビットデータが
“0"か否かの判別及び、受信データのワード数がページ
ングシステム会社で許容している最大値、例えば数値デ
ータの場合は４メッセージワード、文字データの場合は
16メッセージワードに達したか否かを判別し、フラッグ
ビットデータの“0"検出時及び受信データのワード数最
大値の検出時に、メッセージエンド検出信号をタイミン
グ制御回路31に出力し、受信モードを通常の間欠受信モ
ードに復帰させる。即ち、同期信号SCと自己の割り当て
られたフレームの期間、電子スイッチSW2をオンし呼出
し信号が送られてきているか否かをチェックする。

尚、上記実施例では、メッセージのエンドをCPU15に
より検出するようにしたが、デコーダ部13で行なうよう
に、即ち、プラッグビットの“0"はメッセージ出力バッ
ファ44で検出し、ワード数の最大値はタイミング制御回
路31内で検出するようにしても良い。この場合、メッセ
ージエンドコード検出信号は、デコーダ部13からCPU15
に送出するようになる。

［発明の効果］以上詳記したようにこの発明によれば、受信した呼出
し信号を誤り訂正を行なうことなく、予めアドレスデー
タ記憶手段に記憶しているアドレスビットデータと一致
比較することができるので、誤り訂正による時間遅れを
生じることなく、呼出し信号が自機のものか否かを判断
でき、無駄な電力消費を確実に防止することができる。
また、ファンクションビットデータを更新しながらチェ
ックビットデータを作成し、受信した選択呼出し信号と
一致比較するようにしているので、４種のチェックビッ
トデータを全て記憶する必要は無く、回路構成を簡易化
することができる。

【図面の簡単な説明】

図面はこの発明の一実施例を示すもので、第１図は全体
の構成を示すブロック図、第２図はポクサグ方式の概略
を説明するためのデータ構成図、第３図は第１図におけ
るデコーダ部の詳細を示すブロック図、第４図は第３図
におけるアドレス第１比較部の詳細を示すブロック図、
第５図は第３図におけるアドレス第２比較部の詳細を示
すブロック図である。 12……受信部、13……デコーダ部、14……ID−ROM、15
……CPU、16……直流電源、17……メッセージメモリ、1
9……スピーカ、21……LED、31……タイミング制御回
路、31……ID−ROM制御デコーダ、36a〜36f……アドレ
スレジスタ、37a〜37f……フリップフロップ、38a〜38f
……アドレス第１比較部、40……チェックビット生成回
路、42……シフトレジスタ、44……メッセージ出力バッ
ファ、45a〜45f……アドレス第２比較部、47……カウン
タ回路、48……EXオア回路、49……検出アドレス出力
部、52……カウンタ、61……チェックビットレジスタ、
62……チェックビットデータ変換回路、63……比較回
路、64……カウンタ、65……判定部。

Claims

(57)【特許請求の範囲】

【請求項１】少なくとも呼出すべき装置を指定するアド
レスビットデータとファンクションビットデータと前記
アドレスビットデータ及びファンクションビットデータ
のビットエラーを検出するためのチェックビットとで構
成された選択呼出し信号を受信して自己の呼出しを検出
する呼出し検出装置において、自己のアドレスビットデータを記憶するアドレスデータ
記憶手段と、前記選択呼出し信号のファンクションビットデータが取
り得る総てのビットデータを所定の順序で順次切り替え
て出力するファンクションビットデータ出力手段と、アドレスビットデータが前記アドレスデータ記憶手段に
記憶されている自己のアドレスビットデータであり且つ
ファンクションビットデータが前記ファンクションビッ
トデータ出力手段が最初に出力するファンクションビッ
トデータであるときの、前記選択呼出し信号のチェック
ビットデータに対応するチェックビットデータを記憶す
るチェックビットデータ記憶手段と、前記チェックビットデータ記憶手段と前記ファンクショ
ンビットデータ出力手段とに結合され、前記ファンクシ
ョンビットデータ出力手段から出力されるファンクショ
ンビットデータが切り替えられる毎に、前記チェックビ
ットデータ記憶手段に記憶されているチェックビットデ
ータを切り替えられたファンクションビットデータに対
応するチェックビットデータに変換して出力するチェッ
クビットデータ変換手段と、受信した選択呼出し信号のアドレスビットデータと、前
記アドレスデータ記憶手段に記憶されている自己のアド
レスビットデータとを比較する第１の比較手段と、前記受信した選択呼出し信号のファンクションビットデ
ータ及びチェックビットデータと、前記ファンクション
ビットデータ出力手段から出力されるファンクションビ
ットデータ及び前記チェックビットデータ変換手段から
出力されるチェックビットデータとを比較する第２の比
較手段と、前記第１及び第２の比較手段で比較されたビットデータ
の不一致数が所定値以下のとき、前記受信した選択呼出
し信号が自己のものであると判定するが判定手段とを具備したことを特徴とする呼出し検出装置。
【請求項２】前記チェックビットデータ記憶手段が記憶
するチェックビットデータは、前記アドレスデータ記憶
手段に記憶されているアドレスビットデータと前記ファ
ンクションビットデータ出力手段が最初に出力するファ
ンクションビットデータに対応する特定値のファンクシ
ョンビットデータとに基づいて生成されたチェックビッ
トデータであることを特徴とする請求項１記載の呼出し
検出装置。
【請求項３】少なくとも呼出すべき装置を指定するアド
レスビットデータとファンクションビットデータと前記
アドレスビットデータ及びファンクションビットデータ
のビットエラーを検出するためのチェックビットとで構
成された選択呼出し信号を受信して自己の呼出しを検出
する呼出し検出方法であって、受信した選択呼出し信号のアドレスビットデータと自己
のアドレスビットデータとを比較してデータ不一致のビ
ット数を検出し、且つその検出したビット数が所定値以
下であるか否かを判別する第１のステップと、この第１のステップにおいて所定値以下であると判別さ
れた場合に、前記受信した選択呼出し信号のファンクシ
ョンビットデータ及びチェックビットデータと、所定の
ファンクションビットデータ及び前記自己のアドレスビ
ットデータと前記所定のファンクションビットデータと
に基づく前記選択呼出し信号のチェックビットデータに
対応するチェックビットデータとを比較してデータ不一
致のビット数を検出し、且つその検出したビット数と前
記第１ステップで検出したビット数との和が前記所定値
以下であるか否かを判別する第２ステップと、この第２ステップにおいて前記所定値より多いと判別さ
れた場合に、前記受信した選択呼出し信号のファンクシ
ョンビットデータ及びチェックビットデータと比較する
ファンクションビットデータ及びチェックビットデータ
をそれぞれ前記受信した選択呼出し信号のファンクショ
ンビットデータが取り得る他のファンクションビットデ
ータに対応するデータに変更した上で、前記受信した選
択呼出し信号のファンクションビットデータ及びチェッ
クビットデータと比較してデータ不一致のビット数を検
出し、且つその検出したビット数と前記第１ステップで
検出したビット数との和が前記所定値以下であるか否か
を判別する第３ステップとを有し、前記第２或いは第３ステップにおいて前記所定値以下で
あると判別された場合に、前記受信した選択呼出し信号
が自己の呼出し信号であると判定することを特徴とする
呼出し検出方法。
【請求項４】前記第３ステップにおいて前記所定値より
多いと判別された場合、前記受信した選択呼出し信号の
ファンクションビットデータ及びチェックビットデータ
と比較するファンクションビットデータ及びチェックビ
ットデータをそれぞれ前記受信した選択呼出し信号のフ
ァンクションビットデータが取り得る他のファンクショ
ンビットデータに対応するデータに変更した上で前記受
信した選択呼出し信号のファンクションビットデータ及
びチェックビットデータと比較してデータ不一致のビッ
ト数を検出し、且つその検出したビット数と前記第１ス
テップで検出したビット数との和が前記所定値以下であ
るか否かを判別する処理を、当該判別処理において所定
値以下であると判別されたか或いは当該判別処理が前記
受信した選択呼出し信号のファンクションビットデータ
が取り得る総てのファンクションビットデータについて
為されるまで繰り返し、所定値以下であると判別された
場合に、前記受信した選択呼出し信号が自己の呼出し信
号であると判定することを特徴とする請求項３記載の呼
出し検出方法。
【請求項５】前記第１のステップにおいて前記所定値よ
り多いと判別された場合、呼出し検出処理を終了するこ
とを特徴とする請求項３又は４記載の呼出し検出方法。
【請求項６】前記第２のステップ以降のステップにおい
て前記所定値以下であると判別された場合、呼出し検出
処理を終了することを特徴とする請求項３乃至５の何れ
かに記載の呼出し検出方法。