JPH0365829A

JPH0365829A - 呼出し検出装置及び呼出し検出方法

Info

Publication number: JPH0365829A
Application number: JP1202333A
Authority: JP
Inventors: Kazuhiro Shimura; 志村　一博
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1989-08-04
Filing date: 1989-08-04
Publication date: 1991-03-20
Anticipated expiration: 2014-08-16
Also published as: JP2935230B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、ページング受信機、特に情報ビット部が呼
出し番号を表わすアドレスビットだけでなく、機能情報
を表わすファンクションビットを含む形式の呼出し信号
に適用される呼出し検出方法及び呼出し検出装置に関す
る。

［従来の技術上解決すべき課題］上記形式の呼出し信号に適応される公知の呼出し検出方
法として、受信した呼出し信号を誤り訂正回路を介して
訂正した後、そのアドレスビット部とＩ　Ｄ−ＲＯＭに
記憶されているアドレスビットデータとの全一致を取る
方法がある。

しかし、この方法では、受信した呼出し信号の誤り訂正
を行なった後に、アドレスビットデータの比較を行なっ
ているので、呼出し信号が自機の呼出し信号であるか否
かの判断が遅れる。例えば誤り訂正回路で、１ビツトの
誤り訂正を行なう場合には、１コードワードに相当する
時間遅れ、２ビツトの誤り訂正を行なう場合には２ワー
ドコードに相当する時間遅れを生じる。

従って、このページング受信機が呼出し信号（ポクサグ
方式の場合はアドレスコードワード）に続くメツセージ
信号（メツセージコードワード）を受信し得る受信機で
ある場合には、たとえ、呼出し信号が自機に対するもの
ではなかったとしても、自機に対するものではないと判
断されるまでの１コードワード或いは２コードワードに
相当する時間、受信部に電力を供給しなければならず、
無駄な電力を消費することになる。

他の呼出し検出方法としては、受信機側にアドレスビッ
トデータ、ファンクションビットデータ及びそのチェッ
クビットデータを記憶させておき、これらのビットデー
タと受信した呼出し信号の対応するビットデータと比較
し、その不一致のビット数が所定値以下であれば自機当
ての呼出信号であると判断する方法である。

この場合、アドレスビットデータが同一であってもファ
ンクションデータが異なれば、チェックビットデータも
相違するので、例えばファンクションビットが２ビツト
であれば、少なくとも１つのアドレスビットデータと、
４種のファンクションデータと、４種のチェックビット
データを受信機側に記憶しておかなければならず、回路
構成が複雑になる。

この発明は上記実情に鑑みて成されたもので、電力消費
が少なく、且つ、回路構成が簡単な呼出し検出装置及び
呼出し検出方法を提供することを目的とする。

［課題を解決するための手段及び作用］この発明は、少
なくともアドレスビットとファンクションビットとチェ
ックビットとで構成された選択呼出し信号により選択呼
出しされるページング受信機において、自機のアドレス
ビットデータを記憶するアドレスデータ記憶手段と、ア
ドレスチェックビットデータを記憶し、順次更新される
ファンクションビットデータに対応するチェックビット
データに変換して出力するチェックビットデータ変換手
段を備え、受信した選択呼出し信号のアドレスビットデ
ータと前記アドレスデータ記憶手段に記憶しているアド
レスビットデータとを第１の比較手段により比較すると
共に、受信した選択呼出し信号のファンクションビット
データ及びチェックビットデータと、前記チェックビッ
トデータ変換手段から出力されるチェックビットデータ
及び内部で順次更新されるファンクションビットデータ
とを第２の比較手段により比較し、前記第１及び第２の
比較手段で比較されたビットデータの不一致数が所定値
以下の時、一致検出信号を出力するように構成したもの
である。

上記の構成とすることにより、受信した呼出し信号は、
誤り訂正を行なう前に予めアドレスデータ記憶手段に記
憶されているアドレスビットデータと一致比較される。

従って、誤り訂正による時間遅れを生じることなく、呼
出し信号が自機のものか否か判断され、無駄な電力消費
が防止される。

また、ファンクションビットデータを更新しながらチェ
ックビットデータを作成し、受信した選択呼出し信号と
一致比較することにより、４種のチェックビットデータ
を受信機側に記憶する必要がなく、回路構成が簡易化さ
れる。

［発明の実施例］以下、図面を参照してこの発明の一実施例を説明する。

まず、第１図によりページング受信機の全体の回路構成
について説明する。同図において１１はアンテナで；メ
ツセージサービス会社の無線基地より出力される電波を
受信し、受信部１２に入力する。メツセージサービス会
社の無線基地より出力される電波としては、例えば２８
０　Ｍ　ＨｚのＦＭ電波が使用され、ＦＳＫ信号（ＮＲ
Ｚ）方式によって変調されている。上記受信部１２は、
２８ＱＭＨｚの信号を選択する選択回路及びＦＳＸ信号
を復調する復調回路等からなり、上記ＦＳＸのＦＭ信号
を復調してｒＯｊ、ｒｌｊの信号とし、デコーダ部１３
へ出力する。このデコーダ部１３には、自己の呼出番号
等を記憶しているＩＤ−ＲＯＭ１４が接続される。すな
わち、このＩＤ−ＲＯＭ１４には、その受信機のみに割
当てられる個別呼出番号（フレームデー・夕とアドレス
データとから成る）、この個別呼出番号と同一で特定の
受信機群に割当てられるグループ呼出番号、更には例え
ば株式情報、貴金属情報、為替情報等の有料で提供され
るサービス情報を受信する為に不特定多数の受信機に割
当てられる呼出番号４種が設定可能で、同期信号が何回
連続して検出されなかった時に同期外れとみなすかを制
御するりトライ数データが設定されている。

そして、上記デコーダ部１３は、例えばボクサグ（ＰＯ
ＣＳＡＧ）方式によりデータを解析し、ＩＤ−ＲＯＭ１
４を参照して自己の呼出し番号であるか否かを判断し、
自己の呼出し番号であった場合には、メツセージデータ
を受信してＣＰＵ１５に出力する。このＣＰＵ１５には
、直流電源１６より動作電源が常時供給されている。こ
の直流電源１６は、更にマニュアルスイッチＳＷＩを介
してデコーダ部１３に供給されると共に、更に電子スイ
ッチＳ前２を介して受信部１２に供給される。また、直
流電源１ＢからスイッチＳＷＩを介して出力される電圧
は、スイッチＳＷＩの操作信号としてＣＰＵ１５に入力
される。上記デコーダ部１３は、ＣＰＵ１５からの指示
等に基づいて電子スイッチＳ前２をオン／オフし、受信
部１２への電源供給を制御する。

上記ＣＰＵ１５には、更にメツセージデータを記憶する
メツセージメモリ１７、このメツセージメモリ１７の記
憶内容を読出すためのスイッチ回路１８、スピーカ１９
を駆動するドライバ２０、ＬＥＤ２１を発光駆動するド
ライバ２２、受信メツセージ等を表示する表示部２３が
接続される。上記ドライバ２０は、呼出し信号を受信し
た際にＣＰＵ１５からの指令に従ってスピーカ１９を駆
動して着信報知を行なう。

また、この際、ドライバ２２によりＬＥＤ２１が発光駆
動される。

次にページング受信機において使用されるボクサグ方式
の概略について説明する。第２図（Ａ）〜（Ｄ）は、ボ
クサグ方式のデータ構成図である。

第２図（Ａ）は全体の送信信号フォーマットを表わした
ものであり、ボクサグ方式においては、５７６ビツトの
ビットデータが１０１０１０と順次続くプリアンプル信
号Ａとそれに続く複数のバッチ信号Ｂ、Ｃ，・・・より
なっている。プリアンプル信号はページング受信機にこ
れからデータが送られることを認識させると共にビット
同期をとるための信号であり、上記デコーダ部１３はこ
のプリアンプル信号を検出して続くバッチデータの受信
に備える。

第２図（Ｂ）は上記バッチデータのバッチフォーマット
である。このバッチフォーマットは、最初に１ワードの
同期コードＳＣがあり、次にそれぞれが２コードワード
よりなる８個のフレームＣＤ１−ＣＤ８が続いている。

各コードワードは３２ビツト構成で、コードワードには
アドレスコードワードとメツセージコードワードとがあ
る。

第２図（Ｃ）、（Ｄ）は、それぞれアドレスコードワー
ドとメツセージコードワードの構成を表わしている。第
２図（Ｃ）はアドレスコードワードであり、先頭にはメ
ツセージフラッグ、次いでアドレスコード、更にファン
クションビット、ＢＣＨパリティ、イーブンパリティと
続くの構成となっている。

メツセージフラッグは、次のコードがアドレスコードで
あるかメツセージコードであるかを識別するフラッグで
あり、′０”の時アドレスコードワード、　′１′の時
にメツセージコードワードを表わしている。メツセージ
フラッグの後の２〜１９ビツト目がアドレスコードであ
り、これが前述の呼出し番号に対応する。更に、この後
にファンクションビットが２ビツトある。これは表示形
態、報音形態を示すためのビットであり、例えば「００
」ｒｏＩＪ　、　　ｒｌＯＪ　、　　ｒｉｌ」により４
種類のファンクションがある。このファンクション情報
はメツセージ会社と契約することにより、発呼者がブツ
シュホン電話機で入力することがきるもので、発呼者の
識別に使用することもできる。ポクサグ方式においては
、１コード例えばアドレスコードの内部においてエラー
が発生することがある。特に受信状態が悪かったりした
場合に、ＦＳＸ信号の復調が完全でなくなり、エラーが
発生する。それを補正するために、ＢＣＨパリティをビ
ット２２〜３１に設けている。その後には、イーブンパ
リティビットが設けられている。このイーブンパリティ
は、先頭から最後までのビットが「１」の数を表わすも
のの総数が奇数個あったか偶数個あったかを表わしてい
る。

第２図（Ｄ）に示すメツセージコードワードの場合には
、メツセージフラッグの後にメツセージビットが加わっ
ている。これは発呼者からのメツセージが加わるもので
あり、例えば電話番今更には他の情報が加わる。更に同
様に同一コードワードの中にＢＣＨパリティ、イーブン
パリティの各データが付加されてメツセージコードワー
ドとなっている。

次に上記デコーダ部１３の詳細について第３図により説
明する。

同図において、３１はタイミング制御回路で、発振回路
、分周回路、ビットカウンタ（３２進）、ワードカウン
タ（１７進）、プリアンプル信号検出回路、同期コード
検出回路等を有し、デコーダ内の他の回路及びＣＰＵ１
５からの初期化指令信号、応答信号、メツセージエンド
検出信号を受けて必要な回路へ指令及びクロックパルス
を供給する。

すなわち、タイミング制御回路３１は、所定周期で電子
スイッチＳＷ２へオン／オフ信号を出力すると共に、ス
イッチＳＷＩが操作された時に端子ＯｌからＩＤ−ＲＯ
Ｍ制御デコーダ３２に動作指令を出力する。また、タイ
ミング制御回路３１は、端子０２〜０８から第１フレー
ムレジスタ３３、第２フレーム１／ジスタ１４、リトラ
イ数レジスタ３５及び第１〜第６のアドレスレジスタ３
６ａ〜３６ｆにシフトクロックを出力し、更に端子９か
ら第１〜第６のアドレスレジスタ３ａ〜Ｈｆ及びフリッ
プフロップ３７ａ〜３７ｆに制御指令を与える。上記フ
レームレジスタ３８．　！１４はそれぞれ４ビツト構成
のシフトレジスタ、リトライ数レジスタ３５は例えば３
ビツト構成のシフトレジスタ、アドレスレジスタ３８ａ
〜３６ｆは１９ビツト構成の循環シフトレジスタである
。

上記ＩＤ−ＲＯＭＩＩＪ御デコーダ３２は、上記動作指
令Ｏｌにより動作してＩＤ−ＲＯＭ１４から記憶データ
を読出し、リトライ数レジスタ３５．第２フレームレジ
スタ３４．第１フレームレジスタ３３にシリアルに入力
し、この第１フレームレジスタ８３のシリアル出力を更
に第６のアドレスレジスタ３６ｆに入力する。上記第１
フレームレジスタ３３には、例えばフレーム１ｌｋＬ２
に対する個別呼出番号、第２フレームレジスタ３４に例
えばフレームＭ８に対するサービス情報を受信するため
の呼出番号が読み込まれる。そして、リトライ数レジス
タ３５．第２フレームレジスタ３４．第１フレームレジ
スタ３３に保持されたデータは、パラレルに読出されて
タイミング制御回路３１に入力される。

一方、上記第６のアドレスレジスタ３ｆＳａに入力され
たデータは、第５〜第１のアドレスレジスタ３８ｅ〜３
６ａにシリアルに転送される。また、上記アドレスレジ
スタ３６ａ〜Ｈｆにセットされたデータの先頭ビットは
、フリップフロップ３７ａ〜３７ｆにも人力される。こ
のフリップフロップ８７ａ〜３７ｆに入力されるビット
は、アドレスレジスタＳｅミル３８ｆにセットされたア
ドレスデータが有効であるか無効であるかを示すもので
、有効であれば０”、無効であれば“１″がセットされ
る。

そして、上記アドレスレジスタ３８ａ〜３６ｆにセット
されたアドレスデータは、それぞれ′！Ｊ１〜第６のア
ドレス第１比較部３８ａ〜３８ｆに入力されると共に、
オア回路３９を介してチェックビット生成回路４０に入
力される。また、アドレス第１比較部３８ａ〜３８ｆに
は、受信部１２で受信された受信信号がビット同期回路
４１を介して入力される。このビット同期回路４１は、
受信信号をタイミング制御回路３１からのサンプリング
信号により波形整形して出力し、上記アドレス第１比較
部３８ａ〜３８ｆに入力する他、１３ビツト構戒のシフ
トレジスタ４２及びＢＣＨ誤り訂正回路４３に入力する
。また、ビット同期回路４１は、受信信号の変化点、つ
まり、“１″から′０”Ｏ”から“１”に変化する変化
点を検出してその検出信号をタイミング制御回路３１に
出力する。このタイミング制御回路３１は、ビット同期
回路４１からの変化点検出信号に従ってタイミング信号
の発生位置を調整する。

上記ＢＣＨ誤り訂正回路４３は、受信データに対する誤
り検出及び訂正を行なう回路で、例えば１ビツトの誤り
を検出した場合はその誤りを訂正してメツセージ出力バ
ッファ４４へ出力し、２ビツト以上の誤りを検出した場
合は訂正を行なわずに受信データをメツセージ出力バッ
ファ４４に出力すると共に、エラー信号をメツセージ出
力バッファ４４に出力する。

しかして、上記アドレス第１比較部３８ａ〜８８ｆは、
第４図に示すようにイクスクルーシブオア回路（以下Ｅ
Ｘオア回路と略称する）５１とカウンタ５２により構成
され、アドレスレジスタ３８ａ〜３６ｆからのアドレス
データ及びビット同期回路４１からのアドレスデータが
ＥＸオア回路５１を介してカウンタ５２に入力される。

そして、カウンタ５２のリセット端子長にフリップフロ
ップ３７ａ〜３７ｆの出力信号が入力される。上記のよ
うに構成されたアドレス第１比較部３８ａ〜３８ｆは、
対応するフリップフロップ３７ａ〜３７ｆのセットデー
タが“０”であればカウンタ５２のリセット状態が解除
されて比較動作が可能になり、フリップフロップ３７ａ
〜３７ｆのセットデータが′１＃であればカウンタ５２
がリセット状態に保持されて比較動作が禁止される。

従って、アドレス第１比較部３８ａ〜３８ｆは、対応す
るフリップフロップ３７ａ〜８７ｆの出力が“０”であ
れば、アドレスレジスタ３８ａ〜３６ｆに保持されてい
る１９ビツトのアドレスデータとビット同期回路４１を
介して入力される受信アドレスデータとをＥＸオア回路
５１で一致比較し、不一致の場合にＥＸオア回路５１か
ら出力される“１”信号によりカウンタ５２をカウント
アツプする。このようにしてアドレス第１比較部３８ａ
〜３８ｆはデータ不一致のビット数をカウントし、その
カウント数をアドレス第２比較部４５ａ〜４５ｆに出力
すると共に、データ不一致のビット数が２ビツト以下で
あったか否かを図示の信号ラインによりタイミング制御
回路３１に伝達する。上記アドレス第２比較部４５ａ〜
４５ｆについては詳細を後述する。

また、上記アドレス第２比較部４５ａ〜４５ｆには、フ
リップフロップ３７ａ〜３７ｆの出力信号が動作制御信
号として入力されると共に、チェックビット生成回路４
０により生成されたチェックビットデータがアンド回路
４８ａ〜４８ｆをそれぞれ介して入力される。上記アン
ド回路４８ａ〜４８ｆは、タイミング制御回路３１から
出力されるゲート信号Ｇｌ　−Ｇ６により制御される。

また、アドレス第２比較部４５ａ〜４５ｆには、ファン
クションビット生成用のカウンタ回路４７及びイクスク
ルーシプオア回路（以下ＥＸオア回路と略称する）４８
の出力が与えられる。上記カウンタ回路４７は、フリッ
プフロップ４７ａ、　４７ｂにより４進のカウンタを構
成しており、その出力信号が直接及びＥＸオア回路４８
を介してアドレス第２比較部４５ａ〜４５ｆに入力され
る。

上記アドレス第２比較部４５ａ〜４５ｆは、対応するフ
リップフロップ３７ａ〜３７ｆの出力信号が“Ｏｏの場
合に、アンド回路４１３ａ〜４６ｆを介して与えられる
チェックビットデータ及び上記カウンタ回路４７、ＥＸ
オア回路４８からの信号を合成してシフトレジスタ４２
に保持されているアドレスコードワードの２０〜３２ビ
ツト目のデータと比較してデータ不一致のビット数をカ
ウントし、アドレスｍｌ比較部３８ａ〜３１１ｆので得
られたデータ不一致のビット数との合計値が２ビツト以
下であるか否かを判定し、２ビツト以下であれば、一致
検出信号を検出アドレス出力部４９に出力する。この検
出アドレス出力部４９は、アドレス第２比較部４５ａ〜
４５ｆからの一致検出信号をタイミング制御回路３１に
出力する。このタイミング制御回路３ｔは、検出アドレ
ス出力部４９かも一致検出信号が送られてくると、まず
、検出アドレス出力部４９に出力指令信号を与える。こ
の指令により検出アドレス出力部４９は、アドレス第２
比較部４５ａ〜４５ｆ及びフリップフロップ４７ａ、　
４７ｂから入力される８ビツトのデータをＣＰＵ１５に
送出する。そして、タイミング制御回路３１は、ＣＰＵ
１５からその応答信号を受けるとメツセージ出力バッフ
ァ４４に１メツセ一ジワード分のメツセージデータスト
アされるのを待って出力指令信号を与え、このメツセー
ジ出力バッファ４４に保持されている１メツセ一ジ分の
データをＣＰＵ１５へ送出する。

第５図は上記アドレス第２比較部４５ａ〜４５ｆの詳細
を示すものである。このアドレス第２比較部４５ａ〜４
５ｆは、チェックビットレジスタ６１、チェックビット
データ変換回路６２、比較回路６３、カウンタ６４、判
定部６５により構成され、チェックビットレジスタ８１
．カウンタ８４２判定部６５のリセット端子Ｒにフリッ
プフロップ３７ａ〜３７ｆの出力信号が入力される。上
記チェックビットレジスタ６１は、１１ビツト構成で、
チェックビット生成回路４０から送られてくるチェック
ビットデータがシリアルに入力され、各ビット出力がチ
ェックビットデータ変換回路６２へ送られる。この変換
回路６２は、ＥＸオア回路８２ａ〜ｆｉ２ｋからなり、
これらの各ＥＸオア回路８２ａ〜８２にの一方の入力端
に上記チエ・ツクビットレジスタ６１のビット出力がそ
れぞれ入力され、他方の入力端に上記カウンタ回路４７
の出力及びＥＸオア回路４Ｂの出力が入力される。すな
わち、カウンタ回路４７を構成するフリップフロップ４
７ａの出力がＥＸオア回路８２ａ　、　８２ｈ　、　８
２ｋに、フリップフロップ４７ｂの出力がＥＸオア回路
６２Ｃ１６２ｆ、６２ｉニ、ＥＸオフ回路４８ノ出力が
Ｅ　Ｘ、ｔ７回路６２ｂ、　６２ｅ、　８２ｇ、　８２
ｊに入力される。また、ＥＸオア回路１３２ｄの他方の
入力端には′０”が入力される。そして、上記ＥＸオア
回路６２ａ　−６２にの出力信号がフリップフロップ４
７ａ１４７ｂの出力信号と共に比較回路６３へ送られる
。この比較回路Ｂ３には、シフトレジスタ４２から受信
アドレスコードの２０〜３２ビツトのデータが人力され
ると共に、タイミング制御回路３１から比較タイミング
信号が入力される。この場合、比較回路６３に入力され
る比較タイミング信号に対しても、上記フリップフロッ
プ３７ａ〜３７ｆの出力を反転した信号でゲート制御す
るようにしても良い。上記比較回路６３は、比較タイミ
ング信号が与えられた際にチェックビットデータ変換回
路６２から出力データとシフトレジスタ４２からの受信
アドレスコードとを比較し、データ不一致のビットの数
だけカウンタ６４をカウントアツプする。このカウンタ
８４のカウント値は、判定部６５へ送られる。また、こ
の判定部８５には、アドレス第１比較部３８ａ〜３８ｆ
から送られてくるデータ不一致のビット数とカウンタ６
４のカウント値との合計値が２ビツト以下か否かを判定
し、２ビツト以下であれば一致検出信号を検出アドレス
出力部４９に出力する。

次に上記実施例の動作を説明する。第１図のマニュアル
スイッチＳＷＩをオンすると、デコーダ部１３に動作電
源が供給される。一方、ＣＰＵ１５は、スイッチＳＷｌ
がオンしたことを検出してデコーダ部１３内のタイミン
グ制御回路３１に初期化指令信号を出力する。タイミン
グ制御回路３１は、この初期化指令信号を受けると、Ｉ
Ｄ−ＲＯＭ制御デコーダ３２に起動指令を与えると共に
、制御指令（端子０９の出力）を１″にしてアドレスレ
ジスタ３８ａ〜３６ｆを直列接続に切り替え、アドレス
レジスタ３６ａ〜３６ｆ及びフリップフロップ３７８〜
３７ｆへのデータ取り込みを可能にする。

そして、上記Ｉ　Ｄ−ＲＯＭ制御デコーダ３２の起動に
より、ＩＤ−ＲＯＭ１４から記憶データ、つまり、各１
９ビツト構戊の第１〜第６のアドレスデータ、各４ビツ
ト構成の第１及び第２のフレームデータ、３ビツト構成
のりトライ数データがシリーズに読出され、タイミング
制御回路３１の端子０２〜０８から出力されるシフトク
ロックに同期してアドレスレジスタ３８ａ〜３６ｆ１第
１フレームレジスタ３３、第２フレームレジスタ３４、
リトライ数レジスタ３５にストアされる。また、このと
き第１〜第６のアドレスデータの各先頭ビットのデータ
がフリップフロップ３７ａ〜３７ｆにもセットされる。

上記各アドレスデータの第２〜第１９ビツトは、第２図
に示したアドレスコードワードのアドレスビットに対応
するものである。また、アドレスデータの第１ビツトは
、上記第２〜第１９ビツトのアドレスデータが有効か否
か、つまり、アドレスデータが設定されているか否かを
示すデータであり、上記したように有効（アドレスデー
タが設定）であれば“Ｏ゛、無効（アドレスデータが未
設定）であれば“１”が設定される。

また、第１フレームレジスタ３３及び第２フレームレジ
スタ３４にセットされるフレームデータは、第２〜第４
ビツトがフレーム私を表し、第１ビツトはアドレスデー
タの場合と同様にそれが有効か否かを表している。タイ
ミング制御回路３１は、フレームデータの第１ビツトが
“０′　（有効）であれば、そのフレーム弘に対応する
期間、電子スイッチＳＷ２をオンして受信部１２に電力
を供給するが、“１”　（無効）の場合は電子スイッチ
ＳＷ２をオフ状態に保持する。そして、基地局から送ら
れてくる呼出し信号が受信部１２により受信されると、
その受信アドレスデータはビット同期回路４１で同期が
とられ、その後、アドレス第１比較部３８ａ〜３８ｆに
入力され、上記アドレスレジスタ３８ａ〜３８ｆに保持
されているアドレスデータと一致比較される。このアド
レスデータの一致比較は、並列的に行なわれる。

タイミング制御回路３１は、アドレスレジスタ３Ｂａ〜
３６ｆに保持されているアドレスデータを受信信号に同
期させてアドレス第１比較部３８ａ〜３８ｆに読出しく
ボクサグ方式の場合は５１２ｂｐｓ）、受信アドレスデ
ータとビット単位で順次シリアルに比較し、その不一致
数をカウンタ５２によりカウントする。ボクサグ方式で
用いられているアドレスコードワードは、ＢＣＨ（３１
，２１）　＋１パリテイであるので、３２ビツトを比較
し終った段階で不一致のビット数が２ビツト以下であれ
ば、アドレス一致とみなせる。

従って、上記カウンタ５２のカウント値が２以下であれ
ば、アドレス一致の可能性があるのでカウンタ５２から
タイミング制御回路３１に信号を出力する。タイミング
制御回路３１は、カウンタ５２からカウント値が２以下
である旨の信号が送られてくると、対応するアドレスレ
ジスタ３６ａ〜３８ｆに端子０３〜０８から高速のシフ
トクロックを供給してアドレスデータを高速で読出して
チェックビット生成回路４０へ送り、ファンクションビ
ットが特定値例えば「“０”○”」である場合のチェッ
クビット、つまり、ＢＣＨチェックビット（１０ビツト
）とイーブンパリティビットを作成し、対応するアドレ
ス第２比較部４５ａ〜４５ｆへ送り、第５図に示すチェ
ックビットレジスタ６１ヘスドアする。

なお、上記チェックビットの生成及びチェックビットレ
ジスタＢ１へストアする処理は、複数のアドレス第１比
較部でデータ不一致のビット数が２以下であることが検
出された場合には順に処理する。また、アドレス第１比
較部３８ａ〜３８ｆの何れかにおいてデータ不一致のビ
ット数が２以下であることか検出された場合、６種全て
のアドレスデータのチェックビットを生成し、対応する
アドレス第２比較部４５ａ〜４５ｆのチェックビットレ
ジスタ６１にストアするようにしてもよい。

上記チェックビットレジスタ６１にストアされたデータ
は、チェックビットデータ変換回路６２に送られてデー
タ変換される。このチェックビットデータ変換回路６２
は、チエツクピットレジスタＢ１にストアされているフ
ァンクションビットが「′０゜“０”」の時のチェック
ビットデータを基に、ファンクションビットがｒ　’１
”　０’　Ｊ　、ｒ　”Ｏ’″１”Ｊ、ｒ’ｌ’″　′
１”」の時のチェックビットデータを出力するためのも
ので、その切り替えは第３図における４進のカウンタ回
路４７及びＥＸオア回路４８からの信号によって行なわ
れる。そして、上記チェックビットデータ変換回路６２
により変換されたデータは、比較回路６３に送られてシ
フトレジスタ４２に保持されている受信データとの間で
一致比較される。アドレス第２比較部４５８〜４５ｆで
の比較処理は、シフトレジスタ４２にアドレスコードワ
ードの３２番目のビットであるイーブンパリティのビッ
トデータが取り込まれた後、次のビットデータが受信さ
れるまでの間に完了させるのが望ましい。

しかして、上記シフトレジスタ４２にイーブンパリティ
ビットが取込まれると、各アドレス第２比較部４５ａ〜
４５ｆの比較回路６３で、まず、ファンクションビット
が「１０″　′Ｏ“」のときのデータ不一致のビット数
をカウントし、かつ、判定部６５でアドレス第１比較部
３８ａ〜３８ｆとのトータルのカウント値が２以下か否
かを判定する。

アドレス第２比較部４５ａ〜４５ｆの何れかにおいて、
トータルの不一致ビット数が２以下が検出されると、ア
ドレスデータが自己アドレス一致していると想定され、
判定部６５から一致信号が検出アドレス出力部４９へ送
られる。この検出アドレス出力部４９は、上記一致信号
が入力されると、６個のアドレス第２比較部４５ａ〜４
５ｆからの信号及びカウンタ回路４７（フリップフロッ
プ４７ａ、　４７ｂ）からの信号をラッチすると共に、
一致検出信号をりイミング制御回路３１に出力し、電子
スイッチＳ前２をオン状態に維持させて続いて送信され
てきているコードワードを受信する。

一方、アドレス第２比較部４５ａ〜４５ｆにおいて一致
が検出されなかった場合、タイミング制御回路３１はフ
リップフロップ４７ａ、４７ｂのリセット信号を解除す
ると共に、１段目のプリップフロップ４７ａにクロック
パルスを与えてのフリップフロップ４７ａ、４７ｂ内容
を「“０”１”」とし、即ち、ファンクションデータを
切り替えて上記の場合と同様にして比較処理を行なう。

アドレスデータの一致が検出されなかった場合は、フリ
ップフロップ４７ａ、４７ｂをｒ　’１’　　”０’　
Ｊ、「“１”　′１“」と順次切り替えて一致比較を行
ない、処理を終了する。

上記の一致比較処理により上記一致検出信号がタイミン
グ制御回路３Ｈこ送られると、タイミング制御回路３１
は前述したように電子スイッチＳ前２をオン状態に維持
すると同時に、検出アドレス出力部４９に出力指令信号
を送出する。これにより検出アドレス出力部４９は、ア
ドレス第２比較部４５ａ〜４５ｆ及びフリップフロップ
４７ａ、４７ｂから入力される合計８ビツトのデータを
ＣＰＵ１５に送出する。

更にタイミング制御回路３１は、ＣＰＵ１５から応答信
号が送られてくると、メツセージ出力バッファ４４に１
メツセ一ジワード分のデータ、つまり、２０ビツトのメ
ツセージデータ（メツセージワードの２〜２１ビツトデ
ータ）、フラッグビットデータ（メツセージワードの第
１ビツトデータ）がストアされるのを待ち、このデータ
にエラーの有無データを付加してＣＰＵ１５に出力する
。

ＣＰＵ１５は、受信データ中のフラッグビットデータが
“０゛か否かの判別及び、受信データのワード数がペー
ジングシステム会社で許容している最大値、例えば数値
データの場合は４メツセージワード、文字データの場合
は１６メツセージワードに達したか否かを判別し、フラ
ッグビットデータの“０”検出時及び受信データのワー
ド数最大値の検出時に、メツセージエンド検出信号をタ
イミング制御回路３１に出力し、受信モードを通常の間
欠受信モードに復帰させる。即ち、同期信号ＳＣと自己
の割り当てられたフレームの期間、電子スイッチＳ前２
をオンし呼出し信号が送られてきているか否かをチエツ
クする。

尚、上記実施例では、メツセージのエンドをＣＰ　Ｕ　
１５により検出するようにしたが、デコーダ部ｉ３で行
なうように、即ち、フラッグビットの４０１はメツセー
ジ出力バッファ４４で検出し、ワード数の最大値はタイ
ミング制御回路８１内で検出するようにしても良い。こ
の場合、メツセージエンドコード検出信号は、デコーダ
部１３からＣＰ　Ｕ　１５に送出するようになる。

［発明の効果コ以上詳記したようにこの発明によれば、受信した呼出し
信号を誤り訂正を行なうことなく、予めアドレスデータ
記憶手段に記憶しているアドレスビットデータと一致比
較することができるので、誤り訂正による時間遅れを生
じることなく、呼出し信号が自機のものか否かを判断で
き、無駄な電力消費を確実に防止することができる。ま
た、ファンクションビットデータを更新しながらチェッ
クビットデータを作成し、受信した選択呼出し信号と一
致比較するようにしているので、４種のチェックビット
データを全て記憶する必要は無く、回路構成を簡易化す
ることができる。

【図面の簡単な説明】

図面はこの発明の一実施例を示すもので、第１図は全体
の構成を示すブロック図、第２図はボクサグ方式の概略
を説明するためのデータ構成図、第３図は第１図におけ
るデコーダ部の詳細を示すブロック図、第４図は第３図
におけるアドレス第１比較部の詳細を示すブロック図、
第５図は第３図におけるアドレス第２比較部の詳細を示
すブロック図である。１２・・・受信部、１８・・・デコーダ部、１４・・・
Ｉ　Ｄ−ＲＯＭ、　１５・・・ＣＰＵ、１６・・・直流
電源、１７・・・メツセージメモリ、１９・・・スピー
カ、２１・・・ＬＥＤ、３１・・・タイミング制御回路
、３２・・・ＩＤ−ＲＯＭ制御デコーダ、３８ａ〜３８
ｆ・・・アドレスレジスタ、３７ａ〜３７ｆ・・・フリ
ップフロップ、３８ａ〜３８ｆ・・・アドレス第１比較
部、４０・・・チェックビット生成回路、４２・・・シ
フトレジスタ、４４・・・メツセージ出力バッファ、４
５ａ〜４５ｆ・・・アドレス第２比較部、４７・・・カ
ウンタ回路、４８・・・ＥＸオア回路、４９・・・検出
アドレス出力部、５２・・・カウンタ、８１・・・チェ
ックビットレジスタ、８２・・・チェックビットデータ
変換回路、６３・・・比較回路、６４・・・カウンタ、
６５・・・判定部。

Claims

【特許請求の範囲】

（１）少なくともアドレスビットとファンクションビッ
トとチェックビットとで構成された選択呼出し信号によ
り選択呼出しされるページング受信機において、自機のアドレスビットデータを記憶するアドレスデータ
記憶手段と、ファンクションビットデータが特定値であるときのアド
レスチェックビットデータを記憶するチェックビットデ
ータ記憶手段と、ファンクションビットデータ出力手段と、ファンクションビットデータを更新する手段と、前記チ
ェックビットデータ記憶手段とファンクションビットデ
ータ出力手段とに結合され、チェックビットデータ記憶
手段に記憶されているチェックビットデータを更新され
るファンクションビットデータに対応するチェックビッ
トデータに変換して出力するチェックビットデータ変換
手段と、受信した選択呼出し信号のアドレスビットデー
タと、前記アドレスデータ記憶手段に記憶されているア
ドレスビットデータとを比較する第１の比較手段と、前記選択呼出し信号のファンクションビットデータ及び
チェックビットデータと、ファンクションビットデータ
出力手段から出力されるファンクションビットデータ及
びチェックビットデータ変換手段から出力されるチェッ
クビットデータとを比較する第２の比較手段と、前記第１及び第２の比較手段で比較されたビットデータ
の不一致数が所定値以下の時、一致検出信号を出力する
手段とを具備したことを特徴とするページング受信機。
（２）自機のアドレスビットデータを記憶するアドレス
データ記憶手段と、ファンクションビットデータが特定値であるときのアド
レスチェックビットデータを記憶するチェックビットデ
ータ記憶手段と、ファンクションビットデータ出力手段と、ファンクションビットデータを更新する手段と、前記チ
ェックビットデータ記憶手段とファンクションビットデ
ータ出力手段とに結合され、チェックビットデータ記憶
手段に記憶されているチェックビットデータを更新され
るファンクションビットデータに対応するチェックビッ
トデータに変換して出力するチェックビットデータ変換
手段と、受信した選択呼出し信号のアドレスビットデー
タと、前記アドレスデータ記憶手段に記憶されているア
ドレスビットデータとを比較する第１の比較手段と、前記選択呼出し信号のファンクションビットデータ及び
チェックビットデータと、ファンクションビットデータ
出力手段から出力されるファンクションビットデータ及
びチェックビットデータ変換手段から出力されるチェッ
クビットデータとを比較する第２の比較手段と、上記第１及び第２の比較手段で比較されたビットデータ
の不一致数が所定値以下の時、一致検出信号を出力する
手段とを具備したこをを特徴とする呼出し検出装置。
（３）受信した選択呼出し信号のアドレスビットデータ
と自機のアドレスビットデータとを比較して、データ不
一致のビット数を検出する第１ステップと、この第１ステップで検出されたデータ不一致のビット数
が所定値以上であれば検出処理を終了し、所定値以下で
あれば、前記選択呼出し信号のファンクションビットデ
ータ及びチェックビットデータと、所定のファンクショ
ンビットデータ及び前記自機のアドレスビットデータと
前記所定のファンクションビットデータとに対応するチ
ェックビットデータとを比較してデータ不一致のビット
数を検出する第２ステップと、前記第１ステップで検出されたデータ不一致のビット数
と第２ステップで検出されたデータ不一致のビット数と
の和が前記所定値以下であれば一致検出信号を出力して
検出処理を終了し、前記所定値以上であればファンクシ
ョンビットデータとチェックビットデータとを順次更新
して前記選択呼出し信号のファンクションビットデータ
及びチェックビットデータと比較してデータ不一致のビ
ット数を検出する第３ステップと、前記第１ステップで検出されたデータ不一致のビット数
と第３ステップ中で検出されたデータ不一致のビット数
との和が前記所定値以下であれば、一致検出信号を出力
して検出処理を終了し、前記所定値以上であればファン
クションビットデータとチェックビットデータの更新が
終了した後に検出処理を終了する第４ステップとを有す
る呼出し検出方法。