KR950011078B1 - 선택 호출 수신기 - Google Patents

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KR950011078B1
KR950011078B1 KR1019920005189A KR920005189A KR950011078B1 KR 950011078 B1 KR950011078 B1 KR 950011078B1 KR 1019920005189 A KR1019920005189 A KR 1019920005189A KR 920005189 A KR920005189 A KR 920005189A KR 950011078 B1 KR950011078 B1 KR 950011078B1
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모또끼 이데
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닛본덴기 가부시끼가이샤
세끼모또 타다히로
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Abstract

내용 없음.

Description

선택 호출 수신기
제 1a 도는 POCSAG 신호의 포맷을 도시한 도면.
제 1b 도는 제 1a 도에서 도시된 POCSAG 신호 각각의 배치 신호를 도시한 도면.
제 1c 도는 제 1b 도에 도시된 배치 신호 각각의 부호 워드의 내용을 도시한 도면.
제 2 도는 본 발명에 따른 선택 호출 수신기의 블럭도.
제 3 도는 제 2 도에 도시된 선택 호출 수신기 내의 디코더의 블럭도.
제 4 도는 제 2 도에 도시된 선택 호출 수신기가 동작하는 방식의 타이밍챠트를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 안테나 2 : 무선 신호 복조기
3 : 디코더 4 : CPU
5 : LCD 6 : ID-ROM
7 : RAM 8 : 기능 스위치 세트
9 : 구동기 10 : 스피커
11 : LED 12 : 바이브레이터
13 : 기준 클럭 발진기 14 : 동작 클럭 발진기
301 : 비트 동기 회로 302 : 동기 제어 회로
303 : 검출 회로 304 : BCH 오류 정정 회로
305 : 선택 호출 부호 검출 신호 306 : 보 속도 감시 회로
307 : CPU 인터페이스 회로 308 : 인터럽트 제어 회로
309 : 발진 회로 310 : 타이밍 제어 회로
본 발명은 배터리 세이빙(간헐 수신)방식의 선택 호출 수신기에 관한 것이다.
본 분야에서는 종래에 다양한 배터리 세이빙 방식의 선택 호출 수신기가 제안되어 있다. 또한, 선택 호출 수신기를 호출하기 위해 사용되는 선택 호출 신호에 대해 다양한 포맷이 제안되어 있다. 그러나, 이들 제안된 포맷은 기본적으로 동일한 구조로 되어 있다. 선택 호출 신호에 대한 포맷은 "디지탈 무선 페이징용의 기준 메시지 포맷(STANDARD MESSAGE FORMATS FOR DIGITAL RADIO PAGING)" Post Office Code Standardization Advisory Group(POCSAG), 가을호, (1980)내에 기술되어 있는 POCSAG 신호를 도시한 제 1a 도, 제 1 b 도 및 제 1c 도를 참조하여 이하에서 설명된다. 제 1a 도에 도시된 바와 같이, POCSAG 신호는 "1" 및 "0"이 교체하는 576비트로 구성되는 프리앰블 신호 PA 및 다수의 배치 신호 B를 포함한다. 제 1b 도에 도시된 바와 같이, 각 배치 신호 B는 부호 워드를 동기시키기 위한 동기 신호 SC 및 16개의 부호 워드 CW1 내지 CW16을 포함한다. 제 1c 도에서 도시된 바와 같이, 부호 워드 CW1은 정보 비트 1B, 검사 비트 CB 및 패리티 비트 PB를 포함한다. 부호 워드 CW1의 정보 비트 1B는 MSB=0일 때 선택 호출번호로부터 변환된 BCH 부호인 선택 호출 부호를 나타내고, MSB=1일 때 메시지로부터 변환된 BCH 부호인 메시지 부호를 나타낸다. 나머지 부호 워드 CW2 내지 CW16도 동일한 배열로 되어 있다.
호출은 후술하는 바와 같이 선택 호출 수신기에 의해 인식된다. 제 1b 도에 도시된 바와 같이, 16개의 부호 워드 CW1 내지 CW61은 각각 2개의 부호 워드로 구성된 8개의 그룹 G1 내지 G8로 분할된다. 각 사용자의 선택 호출 수신기는 각 선택 호출 수신기가 그룹 G1 내지 G8의 어느 하나에 소속되도록 등록된다. 예를 들어, 선택 호출 수신기가 그룹 G2에 소속되면, 선택 호출 수신기에 할당된 선택 호출 번호를 표시하는 선택 호출 부호가 그룹 G2의 부호 워드 CW3 및 CW4의 정보 비트 IB 내에 포함되어 있는지를 결정함으로써 선택 호출 수신기는 호출을 인식한다. 호출을 인식하기 위해 POCSAG 신호를 수신하는 선택 호출 수신기는 그것이 속해 있는 그룹 G2의 2개의 부호 워드 CW3 및 CW4만을 필요로하므로 따라서, 이 배터리 세이빙 작용에 이해 소모되는 전류가 감소된다. 특히, 선택 호출 수신기는 그것이 속해 있는 그룹 G2의 부호워드 CW3 및 CW4가 전송될 때에만 그의 수신기 회로를 턴온시키고 그렇지 않은 경우에는 수신기 회로를 턴오프시킨다.
선택 호출 수신기는 다음과 같이 메시지를 수신한다. 메시지가 전송될 때, 16개의 부호 워드 CW1 내지 CW16은 그룹으로 분할되지 않고 모든 부호 워드 CW1 내지 CW16의 정보 비트 IB는 메시지 부호를 나타낸다. 그러므로, 선택 호출 수신기가 선택 호출 수신기에 할당된 선택 호출 번호를 표시하는 선택 호출 부호를 수신하면, 선택 호출 수신기는 베터리 세이빙 작용을 중단하고, 전송된 신호를 연속적으로 수신하기 위한 모드에서 동작을 시작한다.
최근에는, 더 많은 선택 호출 수신기들이 더 광범위하고 다양한 기능을 이용하기 위해 마이크로프로세서를 사용한다. 이러한 선택 호출 수신기에서, 마이크로프로세서가 메시지를 수신하는 동안 메시지를 처리할 때, 선택 호출 수신기가 전송된 신호를 수신하는 감도는 마이크로프로세서의 동작 잡음 때문에 저하된다. 그러므로, 선택 호출 수신기가 메시지를 수신하는 동안, 마이크로프로세서가 비활성화되고 수신된 POCSAG 신호로부터 발생되는 메시지 부호가 버퍼 메모리에 일시적으로 기억되거나, 또는 마이크로프로세서가 저주파 클럭 신호로 동작하고 있는 동안, 수신된 POCSAG 신호로부터 발생된 메시지 부호가, 메시지가 마이크로프로세서에 의해 처리된 후에, 버퍼 메모리 내에 일시적으로 기억된다.
제 1a 도 내지 제 1c 도에 도시된 POCSAG 신호의 포맷에 따라 메시지는 소정의 길이를 갖는다. 그러므로, 긴 메시지가 수신되면, 선택 호출 수신기는 큰 기억 용량을 갖는 버퍼 메모리를 필요로 한다. 그러나, 소형화는 선택 호출 수신기가 달성해야 할 중요한 목표 중의 하나이기 때문에, 버퍼 메모리의 기억 용량에 있어서의 증가는 심각한 문제를 발생시킨다.
본 발명의 목적은 큰 기억 용량의 메모리를 사용하지 않고도 긴 메시지를 수신할 수 있는 선택 호출 수신기를 제공하는 것이다.
본 발명의 다른 목적은 다음의 설명에 의해 분명해질 것이다.
본 발명에 따르면, 선택 호출 수신기는 동기 신호를 각각 갖는 다수의 배치 신호, 선택 호출 부호 또는 동기 신호에 후속하는 메시지 부호로 구성된 선택 호출 신호를 수신한다. 선택 호출 수신기는 선택 호출 신호로부터 동기 신호를 추출하여 동기 신호와 일치하여 타이밍 신호를 발생시키기 위한 타이밍 신호 발생 수단, 선택 호출 신호로부터 메시지 부호를 추출하기 위한 메시지 부호 추출 수단, 메시지 부호 추출 수단에 의해 추출된 메시지 부호를 기억시키기 위한 버퍼 메모리, 그리고 제 1 클럭 신호 및 제 1 클럭 신호의 주파수 보다 높은 주파수를 갖는 제 2 클럭 신호로 동작가능한 마이크로프로세서를 포함한다. 타이밍 신호가 타이밍 신호 발생 수단으로부터 입력되지 않을 때 메시지 부호가 메시지 부호 추출 수단으로부터 입력되면, 마이크로프로세서는 제 1 클럭 신호로 버퍼 메모리내에 메시지 부호를 기억시키고, 타이밍 신호가 타이밍 신호 발생 수단으로부터 입력될 때, 버퍼 메모리로부터 메시지 부호를 판독하여 제 2 클록 신호로 메시지 부호를 처리한다.
이하, 첨부 도면을 참조하여 본 발명에 대해 상세하게 기술하고자 한다.
제 2 도에 도시된 바와 같이, 본 발명에 따른 선택 호출 수신기는 안테나(1), 무선 신호 복조기(2), 기준 클럭 발진기(13)을 갖고 있는 디코더(3), 1칩 마이크로컴퓨터를 포함하고 CPU 동작 클럭 발진기(14)를 갖고 있는 CPU(4), CPU(4)에 접속된 LCD(5), CPU(4)에 접속된 ID-ROM(6), CPU(4)에 접속된 RAM(7), CPU(4)에 접속된 기능 스위치 세트(8), CPU(4)에 접속된 구동기(9), 구동기(9)에 접속된 스피커(10), 구동기(9)에 접속된 LED(11) 및 구동기(9)에 접속된 바이브레이터(12)를 포함한다.
제 3 도에 도시된 바와 같이, 디코더(3)은 기준 클럭 발진기(13)이 접속되어 있는 발진 회로(309), 비트 동기 회로(301), 보 속도(Baud rate) 감시 회로(306), 동기 제어 회로(302), 검출 회로(303), BCH 오류 정정 회로(304), 선택 호출 부호 검출 신호(305), 타이밍 제어 회로(310), 인터럽트 제어 회로(308) 및 CPU 인터페이스 회로(307)을 포함한다.
제 2 도에 도시된 선택 호출 수신기의 동작은 다음에 기술된다. 송신소로부터 전송된 POCSAG 신호의 변조 신호가 안테나(1)에 의해 수신된다. 수신된 변조 신호 a는 무선 신호 복조기(2)에 의해 복조 데이타 c로 복조된다. 복조 데이타 c는 디코더(3)의 비트 동기 회로(301)에 인가된다. 비트 동기 회로(301)은 발진 회로(309)로부터 전송된 복조 데이타 c 및 기준 클럭 신호 g에 포함된 프리앰블 신호 PA가 위상 동기될 때, 비트 동기 회로(301)이 재생 클럭 신호 m을 발생시킨다.
또한, 복조 데이타 c는 검출 회로(303)에 인가된다. 검출 회로(303)은 비트 동기 회로(301)로부터의 재생 클럭 신호 m으로 복조 데이타 c 내에 포함된 프리앰블 신호 PA를 표본화한다. 검출 회로(303)이 복조 데이타 c로부터의 POCSAG 신호의 프리앰블 신호 PA를 검출하면, 검출 회로(303)은 동기 제어 회로(302)에 제1 검출 신호 i를 출력한다. 또한, 복조 데이타 c는 보 속도 감시 회로(306)에 공급된다. 보 속도 감시 회로(306)은 복조 데이타 c의 보 속도와 수신된 POCSAG 신호의 보 속도를 비교한다. 비교된 보 속도가 동일하면, 보 속도 감시 회로(306)은 검출된 보 속도 신호 k을 제어 회로(302)에 출력한다. 제 1 검출 신호 i 또는 검출된 보 속도 신호 k가 동기 제어 회로(302)에 공급되면, 동기 제어 회로(302)는 프리앰블 신호 PA에 후속으로 전송되는 동기 신호 SC의 검출을 개시하기 위해 배터리 세이빙 신호 b를 고 레벨로 유지시킨다. 결과적으로, 무선 신호 복조기(2)는 전송된 신호를 계속적으로 수신한다.
프리앰블 신호 PA에 후속하여 전송되는 동기 신호 SC가 검출 회로(303)에 의해 복조 데이타 c로부터 검출되면, 검출 회로(303)은 제 2 검출 신호 j를 동기 제어 회로(302)에 출력한다. 제 2 검출 신호 j에 응답하여, 동기 제어 회로(302)는 선택 호출 수신기가 속하는 그룹 G2에 관련된 타이밍에서만 복조 신호 a를 복조하게 하기 위해 배터리 세이빙 신호 b를 저 레벨로 유지시킨다. 결과적으로, 무선 신호 복조기(2)는 배터리 세이빙 작용을 실행한다.
또한, 복조 데이타 c 및 배터리 세이밍 신호 b는 선택 호출 부호 검출 회로(305)에 인가된다. 선택 호출 부호 검출 신호(305)는 복조 데이타 c내에 포함된 선택 호출 부호를 자신의 선택 호출 번호와 비교한다. 이 때에, 일반적으로 선택 호출 수신기는 자신의 선택 호출 번호로서 다수의 선택 호출 번호를 갖고 있고, 이들 선택 호출 번호는 ID-ROM(6)에 기억된다. 선택 호출 번호는 CPU(4)에 의해 ID-ROM(6)으로부터 판독된 다음, CPU(4)가 턴온되면 선택 호출 번호 검출 회로(305)로 전달된다. CPU(4)로부터 전송된 선택 호출 번호 중의 어느 하나가 선택 호출 부호 검출 회로(305) 내의 선택 호출 부호와 일치하지 않으면, 배터리 세이빙 신호 b는 제4(b)도에 도시된 바와 같이 다시 저 레벨로 된다. 결과적으로, 무선 신호 복조기(2)는 배터리 세이빙 작용을 연속적으로 실행한다. CPU(4)로부터 전송된 선택 호출 번호 중 임의의 하나가 선택 호출 부호 검출 신호(305)내의 선택 호출 부호와 일치하면, 배터리 세이빙 신호 b는 제 4(c)도에 도시된 바와 같이 고 레벨을 유지한다. 결과적으로, 무선 신호 복조기(2)는 전송된 신호를 연속적으로 수신한다. 이때에, 검출된 일치 신호 o는 선택 호출 부호 검출 신호(305)로부터 CPU 인터페이스 회로(307)로 출력되고 또한 어드레스 버스 e 및 데이타 버스 f를 통해 검출된 일치 신호 o가 입력되는지의 여부를 감시하는 CPU(4)에 출력된다(단계 S1 : 제 5 도). 감출된 일치 신호 o가 CPU(4)에 인가되면, 선택 호출 부호와 일치하는 선택 호출 번호는 CPU(4)내의 RAM 또는 외부 RAM(7)에 기억된다(단계 S2 : 제 5 도).
또한, 검출된 일치 신호 o는 선택 호출 부호 검출 신호(305)로부터 동기 제어 회로(302)에 공급된다. 동기 제어 회로(302)는 복조 데이타 c에 포함된 메시지 수신을 개시하기 위해, 제 4(c) 도에 도시된 바와 같이, 배터리 세이빙 신호 b를 고 레벨로 유지시킨다. 결과적으로, 무선 신호 복조기(2)는 전송된 신호를 연속적으로 수신한다. 메시지 수신 개시 신호 1이 동기 제어 회로(302)로부터 BCH 오류 정정 회로(304)에 출력되고, 이때 복조 데이타 c가 또한 BCH 오류 정정 회로(304)에 입력된다. BCH 오류 정정 회로(304)에 메시지 수신 개시 신호 1이 공급되면, BCH 오류 정정 회로(304)는 복조 데이타 c의 각 부호 워드 CW1 내지 CW16에 포함된 검사 비트 CB 및 패리티 비트 PB를 사용하여 정보 비트 IB 상에서 오류 정정 동작을 행하도록 한다. 오류 정정 동작 후에, 정보 비트 IB는 각 부호 워드 CW1 내지 CW16에 대한 메시지 데이타 p로서 CPU 인터페이스 회로(307)에 공급된다. CPU 인터페이스 회로(307)에 공급된 메시지 데이타 p는 어드레스 버스 e 및 데이타 버스 f를 통해 CPU(4)에 출력된다.
CPU(4)는 메시지 데이타 p의 MSB의 값에 기초하여, 메시지 데이타 p가 선택 호출 부호 또는 메시지 부호를 나타내는지의 여부를 결정한다(단계 S3 : 제 5 도). 메시지 데이타 p가 메시지 부호를 나타내면, 메시지 데이타 p는 CPU(4) 내의 RAM 또는 외부 RAM(7)의 버퍼 메모리 영역에 기억된다(단계 S4 : 제 5 도). 메시지 p는 디코더(3)으로부터의 기준 클럭 신호 g를 사용하여 CPU(4)에 의해 동작 클럭 신호로서 기억된다.
동기 제어 회로(302)는 제 4(f) 도에 도시된 바와 같이, 제 2 검출 신호 j에 의해 리셋되고 워드 계수기의 계수 q가 복조 데이타 c의 부호 워드 CW1 내지 CW16의 순차에 대응하도록 동작하는 워드 계수기(도시되지 않음)를 갖고 있다. 그러므로, 디코더(3)의 타이밍 제어 회로(310)은 제 4(g) 도에 도시된 바와 같이, 계수 q가 계수 q를 디코딩함으로써 0이 될 때 고 레벨을 변하는 타이밍 신호 r을 발생시킬 수 있다. 이때, 타이밍 신호 r은 고 레벨이고 POCSAG 신호의 동시 신호 SC의 위치에 있는 주기들 사이에는 일대일 대응이 존재한다. 타이밍 신호 r은 CPU 인터페이스 회로(307)에 인가된 다음, 어드레스 버스 e 및 데이타 버스 f를 통해 CPU(4)에 출력된다.
CPU(4)는 디코더(3)으로부터 전송된 타이밍 신호 r에 기초하여 POCSAG 신호의 동기 신호 SC의 위치를 결정한다(단계 S5 : 제 5 도). 동기 신호 SC의 위치에서, CPU(4)는 CPU 동작 클럭 발진기(14)에 의해 발생된 CPU 동작 클럭 신호로 기준 클럭 신호 g를 전환한다(단계 S6 : 제 5 도). 그 다음, CPU(4) 내의 RAM 또는 외부 RAM(7)의 버퍼 메모리 영역 내에 기억된 메시지 데이타 p가 판독되어 CPU(4)에 의해 문자 데이타 변환된 다음, 문자 데이타는 CPU(4) 내의 RAM 또는 외부 RAM(7)의 메시지 메모리 영역내에 기억된다(단계 S7 : 제 5 도). 16개의 부호 워드 CW1 내지 CW16 모두가 메시지 부호를 포함한 경우 일지라도 POCSAG 신호의 동기 신호 SC의 기간 내에 완료될 CPU(4) 내에 기억될 문자 데이타로 메시지 부호를 변환시키기에 충분히 높은 값으로 CPU 동작 클럭 신호 주파수가 설정된다. 그러므로, 메시지 부호가 제 4(a) 도에 도시된 바와 같이 몇가지 배치 신호 B상에 전송될지라도, 메시지 부호기 각각의 배치 신호 B에 관련하여 문자 데이타로 변환될 수 있는 경우 CPU(4) 내의 RAM 또는 외부 RAM(7)의 버퍼 메모리 영역은 하나의 배치 신호 B내에 포함된 메시지 부호 최대 비트수를 기억하기에 충분한 기억 능력을 가질 수 있다. 문자 데이타로의 변환이 완료된 후, CPU(4)는 CPU 동작 클럭 신호에서 기준 클럭 신호 g로 전환한다. 그 다음, 다음에 전송된 배치 신호 B로부터 추출된 메시지 데이타 p가 문자 데이타로 변환되는 것은 상기한 바와 마찬가지이다.
메시지 부호의 전송이 종료된 경우, CPU(4)는 기준 클럭 신호에서 CPU 동작 클럭 신호를 전환한다(단계 S8 : 제 5 도). CPU(4) 내의 RAM 또는 외부 RAM(7)의 버퍼 메모리 영역 내에 기억된 메시지 데이타 p는 판독되어 CPU(4)에 의해 문자 데이타로 변환된 다음, 문자 데이타는 CPU(4) 내의 RAM 또는 외부 RAM(7)의 메시지 메모리 영역 내에 기억된다(단계 S8 : 제 5 도). 그 다음, CPU(4)로 메시지를 처리하는 과정은 단계 9(제 5 도)에서 종료된다. 메시지의 처리과정이 종료된 경우, 메시지 수신을 나타내는 신호가 CPU(4)로부터 구동기(9)를 통해 스피커(10), LED(11) 또는 바이브레이터(12)로 전송되어 메시지가 수신된 것을 사용자가 알게 한다. CPU(4) 내의 RAM 또는 RAM(7)의 메시지 메모리 영역 내에 기억된 문자 데이타가 LCD(5) 내에 나타난다. 스피커(10), LED(11) 또는 바이브레이터(12)는 ID-ROM(6) 내에 기억된 프리세트 정보와 기능 스위치 세트(8)로부터의 프리세트 신호에 기초하여 선택된다. 기능 스위치 세트(8)은 문자 데이타를 LCD(5)에 다시 나타내기 위해 프리세트될 수 있다.
CPU(4)가 메시지를 처리하는 과정 중에 CPU 동작 클럭 신호로 동작하는 기간은 제 4(e) 도에 도시된 바와 같이 펄스로 나타난다. 메시지가 처리되고 있는 동안, 인터럽트 신호는 디코더(3) 내의 인터럽트 제어 회로(208)로부터 인터럽트 신호 라인을 거쳐 CPU(4)로, 제 4(d) 도에 도시된 타임으로 공급된다. 그러므로, CPU(4)는 CPU(4) 내의 RAM 또는 외부 RAM(7)의 메시지 메모리 영역 내에 메시지 데이타 p를 인터럽트 신호와 동기하여 기억할 수 있다.
제 2 도에 도시된 실시예에 있어서, 메시지는 부호 워드 CW1 내지 CW6에 관련하여 계속해서 전송된다. 그러나, 본 발명에 따른 선택 호출 수신기는 메시지가 부호 워드 CW1 내지 CW6에 관련하여 이산적으로 전송될지라도 동일 장치일 수 있다.
본 발명은 양호한 실시예에 관련하여 기술하였지만, 본 분야에 숙련된 기술자라면 본 발명을 여러가지 다른 방식으로 실시할 수 있다.

Claims (8)

  1. 동기 신호를 각각 갖는 다수의 배치 신호와 상기 동기 신호에 후속하는 선택 호출 번호 또는 메시지 부호로 구성된 선택 호출 신호를 수신하기 위한 선택 호출 수신기에 있어서, 상기 선택 호출 신호로부터 동기 신호를 추출하여 상기 동기 신호와 일치하여 타이밍 신호를 발생시키기 위한 타이밍 신호 발생수단, 상기 선택 호출 신호로부터 상기 메시지 부호를 추출하기 위한 메시지 부호 추출 수단, 상기 메시지 부호 추출수단에 위해 추출된 상기 메시지 부호를 기억시키기 위한 버퍼 메모리 및 제 1 클럭 신호 및 상기 제 1 클럭 신호 주파수보다 높은 주파수를 갖는 제 2 클럭 신호로 동작가능한 마이크로프로세서를 포함하고, 상기 마이크로프로세서가 상기 타이밍 신호가 상기 타이밍 신호 발생 수단으로부터 입력되지 않을 때 상기 메시지 부호가 상기 메시지 부호 추출 수단으로부터 입력되는 경우에 상기 제 1 클럭 신호로 상기 버퍼 메모리 내에 상기 메시지 부호를 기억시키고, 상기 타이밍 신호가 상기 타이밍 신호 발생 수단으로부터 입력될 때 상기 버퍼 메모리로부터 상기 메시지 부호를 판독하여 상기 제 2 클럭 신호로 상기 메시지 부호를 처리하기 위한 수단을 포함하는 것을 특징으로 하는 선택 호출 수신기.
  2. 제 1 항에 있어서, 상기 선택 호출 수신기의 선택 호출 번호가 미리 등록되고, 상기 선택 호출 번호를 갖는 상기 추출된 선택 호출 부호를 포함하고, 상기 선택 호출 신호로부터 상기 선택 호출 부호를 추출하고, 상기 선택 호출 부호와 상기 선택 호출 번호가 일치할 때 검출된 일치 신호를 발생시키기 위한 판단 수단을 포함하며, 상기 마이크로프로세서가, 상기 판단 수단으로부터 검출된 상기 일치 신호가 인가되는 경우에, 상기 타이밍 신호가 상기 타이밍 신호 발생 수단으로부터 입력되지 않을 때 상기 메시지 부호가 상기 메시지 부호 추출 수단으로부터 입력되면 상기 제 1 클럭 신호로 상기 버터 메모리 내에 상기 메시지 부호를 기억시키고, 상기 타이밍 신호가 상기 타이밍 신호 발생 수단으로부터 입력될 때 상기 버퍼 메모리로 부터 상기 메시지 부호를 판독하여 상기 제 2 클럭 신호로 상기 메시리 부호를 처리하기 위한 수단을 포함하는 것을 특징으로 하는 선택 호출 수신기.
  3. 제 2 항에 있어서, 상기 선택 호출 신호가 POCSAG 신호를 포함하는 것을 특징으로 하는 선택 호출 수신기.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 버퍼 메모리가 상기 배치 신호들 중 하나의 신호 내에 포함된 상기 메시지 부호의 최대 비트수를 기억하기 위한 기억 능력을 갖고 있는 것을 특징으로 하는 선택 호출 수신기.
  5. 제 1 항에 있어서, 상기 마이크로프로세서가 상기 메시지 부호를 문자 데이타로 변환시킴으로써 상기 메시지 부호를 처리하기 위한 수단을 포함하는 것을 특징으로 하는 선택 호출 수신기.
  6. 제 5 항에 있어서, 상기 문자 부호를 디스플레이하기 위한 디스플레이 수단을 포함하는 것을 특징으로 하는 선택 호출 수신기.
  7. 제 1 항에 있어서, 상기 메시지 부호의 수신을 나타내기 위한 표시 수단을 포함하는 것을 특징으로 하는 선택 호출 수신기.
  8. 제 1 항에 있어서, 상기 제 2 클럭 신호가 상기 버퍼 메모리 내에 기억된 모든 메시지 부호의 처리를 상기 동기·신호 기간 내에 완료하기 위해 상기 마이크로프로세서 보다 충분히 높은 주파수를 갖는 것을 특징으로 하는 선택 호출 수신기.
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