KR860001439B1 - 디지탈 무선 페이징 수신기용 신호검출회로 - Google Patents

디지탈 무선 페이징 수신기용 신호검출회로 Download PDF

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KR860001439B1 KR8205228A KR820005228A KR860001439B1 KR 860001439 B1 KR860001439 B1 KR 860001439B1 KR 8205228 A KR8205228 A KR 8205228A KR 820005228 A KR820005228 A KR 820005228A KR 860001439 B1 KR860001439 B1 KR 860001439B1
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Abstract

내용 없음.

Description

디지탈 무선 페이징 수신기용 신호검출회로
제1도는 브리티쉬 텔레콤사가 제안한 POCSAG코드들의 포오맷을 도시한 도면.
제2도는 제1도의 포오맷내에 포함되어 있고 본 발명의 무선페이징 수신기에 응용할 수 있는 SC신호들의 일예를 도시한 도면.
제3도는 본 발명을 실시하는 무선 페이징 수신기의 개략 계통도.
제4a도-제4e도 및 제5a도-제5l도는 제3도에 도시한 수신기의 동작을 복조하는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 안테나 2 : 수신부
3 : 디코더 4 : P-ROM
5 : 경보회로 6 : 스피커
31 : D형 플립플롭 32 : 전이레지스터
33 : 발진회로 34 : 주사회로
35 : 카운터 361 : 프리앰블 검출회로
362 : 어드레스 검출회로 370-373 : 인버터
380-389 : AND게이트 39 : OR게이트
40 : 전력절환부
본 발명은 무선페이징 수신기(radio paging receiver)에 적합한 신호검출회로에 관한 것으로, 더욱 상세하게 말하자면, 무선 페이징 시스템에 사용하기 위한 디지탈호출 신호들을 검출하기 위한 회로에 관한 것이다.
무선 페이징 시스템에 있어서, 정보량 및 가입자 수의 증가에 동반하기 위해 호출 수단이 톤신호(tone signal)처리로 부터 디지탈 신호처리로 전환되고 있다. 이제까지 디지탈 신호처리를 행하기 위해 제안된 신호 포오맷(format)들은 영국의 브리티쉬텔레콤(BRITISH TELECOM)사가 제안한POCSAG(Post Office Code Standardization AdvisoryGroup) 코드라고 부르는 포오맷이다. POCSAG시스템에 따른 신호는 각각 호출번호를 표시하는 다수의 군(batch)들이 뒤따르는 프리앰블(preamble) 코드신호를 포함한다 각각의 군은 프레임 동기화를 달성하기에 적합한 SC(동기코드 워드)신호로 시작하고, 이 SC신호를 뒤따르는 어드레스 코드워드 신호를 포함한다.
무선페이징 수신기가 단속적 수신 모우드(mode)(또는, 통상적으로 밧데리 절약 기능이라고함)에서 동작하는 동안 프리앰블코드 신호를 검출할때, 밧데리 절약 기능은 일시적으로 중지된다. 이때, 수신기에는 소정의 기간(예를들어, 1.5초)동안 전력이 계속 공급된다. 수신기가 후속 SC신호를 수신할때, 밧데리 절약기능은 신호를 뒤따르는 어드레스 코드워드 신호를 검출할 수 있도록 완전히 해제된다. 이 밧데리 절약 기능에 관해서는 일본국 특허원 제55-39038호에 대응하는 1981.10.7일자 제2,072,908호로 공포된 영국특허원에 상세하게 기술되어 있다.
기술한 바와같이, SC신호는 프레임 동기 및 밧데리 절약 기능의 완전 중지화용으로 적합하다. 관련 분야에서 예기한 바와같이, 다수의 어드레스들을 수용하기 위해 많은 종류의 SC신호들이 사용될 수 있다. 일반적으로, SC코드 신호는 통신 시스템의 신뢰도를 증가시키기 위해 오차보정 코드로 구성된다.
그러나, 오차보정 코드들을 포함하는 신호 포오맷을 검출하기 위한 회로는 여러가지 문제점들을 갖고 있다. 예를들어, SC신호의 개시부가 식별될 수 없을 경우, 비트 오차들을 보정할 수가 없다. 그러므로, SC신호의 개시부를 검출하기 위한 회로를 추가시켜야 하므로, 전반적인 회로구성이 복잡하게 된다.
본 발명의 목적은 상술한 문제점들을 해결하고 코드의 개시부를 검출할 수 있는 간단한 신호검출 회로를 제공하는 것이다.
본 발명의 다른 목적은 상술한 신호검출회로를 사용함으로써 무선 페이징수 신기들의 유용한 채널수를 상당히 증가시키는 것이다.
본 발명의 한 형태에 따르면, n비트(n은 2이상의 정수)를 갖고 있는 최소한 1개의 코드로 변조된 반송파를 수신하여 복조하기 위한 장치, 주파수 fs를 갖고 있는 클럭 펄스에 응답하여 복조된 출력을 저장하기 위해 m단(m은 2이상의 정수)를 갖고 있는 레지스터 장치, 클럭 펄스를 발생시키기 위한 장치, 레지스터 장치의 출력에 각각 결합된 최소한 1개의 인버터 회로와 최소한 1개의 직결부를 포함하여 레지스터장치가 선정된 코드를 저장할때 출력들이 선정된 논리 레벨로 되는 결합회로장치, 주파수 kfs(k는 n이상의 정수)의 주사 신호에 응답하여 결합회로 장치의 출력을 순차적으로 주사하기 위한 주사장치, 및 이 주사장치의 출력에 응답하여 선정된 코드가 검출되었는지의 여부를 결정하기 위한 장치로 구성된 것을 특징으로 하는 신호검출회로가 제공된다.
본 발명의 다른 형태에 따르면, n비트(n은 2이상의 정수)를 갖고 있는 동기 코드 워드를 포함하는 호출신호로 변조된 반송파를 수신하여 복조하기 위한 장치, 주파수 fs를 갖고 있는 클럭 펄스에 응답하여 복조된 출력을 저장하기 위해 m단(m은 2이상의 정수)를 갖고 있는 레지스터 장치, 이 레지스터 장치의 출력에 각각 결합된 최소한 1개의 인버터 회로와 최소한 1개의 결직부를 포함하여 레지스터 장치가 동기 코드 워드를 저장할때 출력들이 선정된 논리 레벨로 되는 결합회로 장치, 주파수 kfs(k는 n이상의 정수)의 주사 신호에 응답하여 결합회로 장치의 출력을 순차적으로 주사하기 위한 주사 장치, 및 이 주사 장치의 출력에 응답하여 동기 코드 워드가 수신되었는지의 여부를 결정하기 위한 장치로 구성된 것을 특징으로 하는 디지탈 무선 페이징 수신기용 신호 검출회로가 제공된다.
이제부터, 첨부한 도면을 참조하여 본 발명의 목적, 특징 및 장점들에 대해서 상세하게 기술하겠다.
제1도를 참조하면, 호출신호는 다수의 코드 워드군들이 뒤따르는 프리앰블 신호(P)를 포함한다. 프리앰블 신호(P)는 논리 "1" 및 "0"이 반복적으로 발생하 576비트로 구성된다. 어드레스 코드 워드 A1 또는 A2를 포함하는 각각의 군은 SC신호로 시작한다. 이 호출신호로 변조된 반송파는 종래의 방식으로 송신기측으로부터 전송된다.
제2도에 도시한 바와같이, 각각의 SC신호는 일종의 주기성 블럭(block)오차 보정 코드인 BCH(31, 21) 코드외에 짝수 패리티비트로 구성된다.
BCH(31, 21) 코드는 최소 해밍거리(Hamming distance)가 5이므로, 2비트 오차들까지 보정할 수 있다고 공지되어 있다. (더블유. 웨슬리 피터슨(W. Vesley Peterson) 저, 1961년 판 "오차 보정코드" 참조). 이것은 수신될 바람직한 신호가 고정되어 있을때, 수신된 입력 신호가 불일치수를 상향 계수하기 위해 바람직한 신호와 비트단위로 비교될 수 있으므로, 계수가 코드들의 보정가능한 최대 오차수 이하인 경우, 수신신호가 바람직한 신호와 동일한 것으로 간주될 수 있게 한다.
제3도를 참조하면, 제1도에 도시한 신호에 의해 변조된 반송파는 안테나(1)를 통해 인입되어 수신부(2)에 결합된다. 수신부(2)는 이 반송파를 복조하고, 이 복조된 출력을 디코더부(3)에 제공한다. 디코더부(3)에서, 복조된 신호는 수신기에 할당된 어드레스 코드워드를 저장하고 있는 P-ROM(Programmable Read-Only-Memory, 4)내에 저장된 정보와 비교된다. 복조 신호가 저장된 어드레스 코드 워드와 일치할 경우, 디코더부(3)은 경보회로(5)를 작동시켜 스피커(6)이 음향을 발생시키게 한다.
디코더부(3) 및 경보회로(5)는 스위치(8)을 통해 밧데리(7)로부터 공통으로 전력을 공급받는다. 또한 수신부(2)도 밧데리(7)로부터 전력을 공급받지만, 밧데리 절약제어 목적상 디코더(3)내에 포함되는 전력절환부(40)을 통해 전력을 공급받는다. 밧데리 절약제어에 관해서는, 상술한 영국특허원을 참조하기 바란다.
이제부터, 제4a도-제4e도 및 제5a도-제5l도의 타이밍 도를 참조하여 디코더(3)의 구성 및 동작에 대해서 상세하게 설명하겠다. 여기서, a-n은 동일한 참조문자로 표시한 제3도의 지점들에 대응한다. 디코더(3)은 동기회로(31), 32단 전이 레지스터(32), 클럭발진기회로(33), 주사회로(34), 카운터(35), 프리앰블 신호검출회로(361), 어드레스 검출회로(362), 인버터(370-373), AND게이트(380-389), OR게이트(39), 및 전력절환부(40)을 포함한다.
수신부(2)가 밧데리(7)로 부터 단속적인 전력공급을 받으면서 신호를 수신하는 동안, 수신되어 복조된 신호(a, 제4a도)는 발진기(33)으로부터의 클럭펄스(C)에 응답하여 동기회로(31)을 통해 32, 전이 레지스터(32)내에 순차적으로 기입된다. 이와 동시에, 전이 레지스터(32)의 출력은 프리앰블 신호검출기(361) 및 어드레스 검출기(362)에 결합됨으로써, 프리앰블 신호가 검출되게 한다. 이 경우, 어드레스 검출기(362)는 신호(m)의 부재로 인해 비동작상태로 유지된다. 프리앰블 신호의 검출이 확인된 후 전력 절환부(40)은 수신부(2)가 프레임 동기화를 확립시키기에 적합한 후속 SC신호를 수신할 수 있도록 선정된 기간동안 수신부(2)에 전력을 계속 공급한다.
전이 레지스터(32)의 각 단들은 직접 또는 인버터(371 및 372)를 통해 AND게이트(380-387)에 접속되므로, 모든 단의 출력들은 전이 레지스터(32)내에 바람직한 SC신호가 기입될때(논리) "L"레벨로 된다. 각각의 AND게이트(380-387)의 다른 입력단자는 주사회로(34)와 접속된다. 주사회로(34)는 클럭펄스(C, 제4c도)의 주파수(fs)의 32배인 주파수를 갖고 있는 클럭펄스(b, 제4b도)에 응답하여 AND게이트(380-387)을 순차적으로 OR주사함으로써, 이 전이 레지스터의 각각의 단들의 내용을 순차적으로 OR게이트(39)로 보낸다. OR게이트(39)의 출력은 카운터(35)의 클럭입력에 접속되므로, 카운터(35)는 각각의 AND게이트(380-387)의 출력에서 "H"레벨이 나타날때마다 OR게이트(39)를 통해 "1"만큼 증가된다.
이미 기술한 바와같이, 제3도의 회로는 전이 레지스터(32)내에 기입된 수신신호가 바람직한 신호와 일치할때 모든 AND게이트(380-387)의 출력들이 "L"레벨로 되도록 구성되어 있다. 그러므로, 통상적인 전계레벨하에서, 카운터(35)의 내용은 바람직한 신호가 도달하였을때 "0"으로 된다. 그러나, 수신부(3)의 전계가 변동하여 1또는 2비트의 오차를 발생시킬때, 이 오차는 프레임 동기신호인 SC신호의 코드로서 오차 보정코드를 사용하여 보정된다. 이 실시예에서, 오차 보정 코드는 상술한 바와같이(제2도 참조) BCH(31, 21)코드외에 1개의 짝수패리티 비트를 갖는 코드로 구성된다.
BCH(31, 21)코드들은 최소 해밍 거리가 5인 경우에 2비트 오차까지를 보정할 수가 있다. 이에따라 수신신호는 카운터(35)가 전이 레지스터(32)내에 기입되는 2개의 연속적인 기입시간사이의 간격 동안 최대 "2"까지증가 될 수 있지만 바람직한 신호와 동일한 것으로 간주될 수 있다. 이것은 등가적으로 2개의 오차까지의 보정, 즉 계수가 "1"인 경우에는 1개의 오차 보정을 실현시킨다.
제4e도에 도시한 카운터(35)의 출력(n)은 통상적으로 "H"레벨로 유지된다. 1-오차보정회로의 경우, 카운터출력은 최소한 2개의 오차들이 계수될때 "L"레벨로 된다. 2-오차보정회로의 경우에는, 최소한 3개의 오차들의 계수될때 카운터 출력이 "L" 레벨로된다.
주사회로(34)는 전이 레지스터 기입펄스(C)의 주파수(fs)의 32배인 주파수를 갖고 있는 클럭펄스(b, 제5b도)에 의해 구동된다. 이 주사회로(34)의 주사출력 d-K(제5d도-제5k도)는 전이 레지스터(32)의 각각의 단의 출력을 직접 또는 인버터(371 및 372)를 통해 OR게이트(39)에 결합시키도록 AND게이트(380-387)을 순차적으로 구동시킴으로써 카운터(35)를 계수한다. 보정가능한 오차수는 이 실시예에서 "2"로 선정되므로, 카운터출력(n, 제4e도)은 수신 신호의 내용이 바람직한 신호의 내용과 2비트까지 다를 수 있지만 "H"레벨로 유지된다.
AND게이트(388)은 32번째 주사출력(k, 제5k도)와 클럭펄스(b)의 반전형태 사이에서 논리 AND기능을 실행하여 AND게이트(389)에 출력(1, 제5l도)을 제공한다. 이때, AND게이트(389)는 카운터(35)로 부터의 출력(n, 제4e도)을 해독하여 검출신호(m, 제4d도)을 발생시킨다. 이와동시에, 카운터(35)는 전이 레지스터(32)내에 저장된 새로 수신된 신호가 기술한 방식으로 바람직한 신호인지의 여부를 결정하기 위해 프리셋트된다.
따라서, 바람직한 신호는 수신신호의 코드 워드의 개시부가 확인될 수 없더라도, 전이 레지스터(32)내에 저장된 데이타가 변경될때마다 32비트를 모두 검사함으로써 검출될 수 있다. 도시한 회로에 의해, 수신신호들의 오차들을 보정할 수도 있다.
SC신호의 검출이 확인되고 프레임 동기화가 설정되었을때, 신호(m, 제4d도)는 AND게이트(389)로 부터 전력절환부(40) 및 어드레스 검출회로(362)로 공급된다. 이 신호(m)에 응답하여, 전력 절환부(40)은 SC신호를 뒤따르는 어드레스 신호를 수신할 수 있도록 수신부(2)에 전력을 계속 공급한다. 어드레스 검출회로(362)는, 신호(m)에 응답하여, 수신신호를 수신기에 할당된 어드레스 코드 워드를 나타내는 P-ROM(4)내에 저장된 데이타와 비교하기 시작한다. 수신신호가 저장데이타와 일치할 경우, 어드레스 검출회로(362)는 경보회로(5)를 구동시켜 스피커(6)을 통해 호출수신기 소유자에게 통보한다.
인버터(371 및 372)는 바람직한 SC신호가 전이 레지스터에 저장되어 있는 동안 전이 레지스터(32)의 다른들의 출력이 "L"레벨로 되도록 전이 레지스터의 다른 단들의 출력과 직접 접속되어 있는 것으로 도시 및 설명하였다. 필요시에, 이 인버터들은 상술한 오차 정기능에 영향을 미치지 않고서 AND게이트(380-387)의 출력들과 접속될 수 있다.
발진기(33)은 트랜지스터나 CR발진회로를 사용하는 비안정 멀티바이브레이터(astable mulitvibrator)로 구성될 수 있다. D-형 플립플롭(31)로서 μFD 4013(NEC사제)를 사용하고, 카운터(35)로서 μPD 4017(NEC사제)를 사용하며, P-ROM(4)로서 다이오드 매트릭스 또는 트랜지스터 매트릭스 μPB-487R(NEC사제)를 사용할 수 있다.
요약하면, 본 발명은 수신 신호의 개시부가 알려져있지 않더라도 바람직한 신호를 검출할 수 있는데, 그 이유는 전이 레지스터내에 기입된 수신신호의 모든 비트들이 전이 레지스터내에 수신 신호들을 기입하는 2개의 연속적인 기입 시간사이의 간격동안 바람직한 신호와 비교되기 때문이다. 이것은 무시할 수 있는 부수적인 회로로 달성될 수 있으므로. 매우 간단한 회로 장치로 달성될 수 있다.
더우기 오차들이 수신 코드들에 특정한 최대 보정가능 오차수까지도 등가적으로 보정되었다는 사실에 관련하여 신호검출이 실행될 수도 있다.
부수적으로, 본 발명은 상이한 호출 코드들을 상이한 SC신호들에 할당하기 때문에 유용한 채널수를 실제적으로 증가시킨다.

Claims (8)

  1. n비트(n은 2이상의 정수)를 갖고 있는 최소한 1개의 코드로 변조된 반송파를 수신하여 복조하기 위한 장치(1, 2), 주파수 fs를 갖고 있는 클럭 펄스에 응답하여 복조된 출력을 저장하기 위해 m단(m은 2이상의 정수)를 갖고 있는 레지스터 장치(32), 클럭 펄스를 발생시키기 위한 장치(33), 레지스터 장치(32)의 출력에 각각 결합된 최소한 1개의 인버터 회로(371, 372)와 최소한 1개의 직결부를 포함하여 레지스터장치(32)가 선정된 코드를 저장할때 출력들이 선정된 논리 레벨로 되는 결합회로장치(371, 372), 주파수Kfs(K는 n이상의 정수의 주사 신호에 응답하여 결합회로 장치의 출력을 순차적으로 주사하기 위한 주사장치(34, 380-387, 39), 및 이 주사장치(34, 380-387, 39)의 출력에 응답하여 선정된 코드가 검출되었는지의 여부를 결정하기 위한 장치(35, 389)로 구성된 것을 특징으로 하는 신호 검출회로.
  2. 제1항에 있어서, 주사장치가 클럭 펄스에 응답하여 주사신호를 발생시키기 위한 회로(34), 결합회로장치의 각각의 출력과 주사신호를 공급받는 m개의 AND게이트(380-387), 및 이 m개의 AND게이트들의 출력을 공급받는 OR게이트(39)로 구성되어, OR게이트의 출력이 주사장치의 출력을 제공하는 것을 특징으로 하는 신호 검출회로.
  3. 제1항에 있어서, 결정 장치가 선정된 계수에서 결정신호를 발생시키도록 OR게이트 (39)의 출력을 계수하기 위한 카운터(35), 및 결정 장치의 출력으로서 카운터 출력을 독출하기 위한 게이트 장치(389)로 구성된 것을 특징으로 하는 신호 검출회로.
  4. n비트(n은 2이상의 정수)를 갖고 있는 동기 코드워드를 포함하는 호출신호로 변조된 반송파를 수신하여 복조하기 위한 장치(1, 2), 주파수 fs를 갖고 있는 클럭 펄스에 응답하여 복조된 출력을 저장하기 위해 m단(m은 2이상의 정수)를 갖고 있는 레지스터 장치(32), 이 레지스터 장치(32)의 출력에 각각 결합된 최소한 1개의 인버터회로(371, 372)와 최소한 1개의 직결부를 포함하여 레지스터 장치(32)가 동기 코드워드를 저장할때 출력들이 선정된 논리 레벨로 되는 결합회로장치(371, 372), 주파수Kfs(K는 n이상의 정수)의 주사신호에 응답하여 결합회로장치(371, 372)의 출력을 순차적으로 주사하기 위한 주사장치(34, 380-387, 39), 및 이 주사장치(34, 380-387, 39)의 출력에 응답하여 동기 코드워드가 수신되었는지의 여부를 결정하기 위한 장치(35, 389)로 구성된 것을 특징으로 하는 디지탈 무선 페이징 수신기용 신호 검출회로.
  5. 제4항에 있어서, 주사 장치가 클럭 펄스에 응답하여 주사신호를 발생시키기 위한 회로(34), 결합회로장치(371, 372)의 각각의 출력과 주사신호를 공급받는 m개의 AND게이트(380-387), 및 이 m개의 AND게이트(380-387)로부터 출력을 공급받는 OR게이트(39)로 구성되어, OR게이트(39)의 출력이 주사장치의 출력을 제공하는 것을 특징으로 하는 신호 검출회로.
  6. 제4항에 있어서, 결정 장치가 선정된 계수에서 결정 신호를 발생시키도록 OR게이트(39)의 출력을 계수하기 위한 카운터(35), 및 결정 장치의 출력으로서 카운터 출력을 독출하기 위한 게이트 장치(389)로 구성된 것을 특징으로 하는 신호 검출회로.
  7. 제1항에 있어서, 호출 신호가 프리앰블 코드 신호와 어드레스 코드워드를 포함하고, 신호 검출회로가 밧데리 전력이 단속적으로 수신 및 복조장치(1, 2)에 공급되게 하는 밧데리 절약 기능을 갖고 있으며, 신호 검출회로가 복조된 출력 중에서 프리엠블 신호를 검출할 때 절약 기능을 일시적으로 중지시키기 위한 장치(361, 40), 밧데리 절약 기능을 계속 중지시키기 위해 결정장치(35, 389)의 출력에 응답하는 장치(40), 수신기에 지정된 어드레스 코드워드를 복조된 출력중에서 검출하기 위한 장치(362), 및 경보 신호를 발생시키기 위해 검출장치(362)의 출력에 응답하는 장치(5, 6)을 포함하는 것을 특징으로 하는 신호 검출회로.
  8. 제1항에 있어서, m및 K가 n과 동일한 것을 특징으로 하는 신호 검출회로.
KR8205228A 1981-11-19 1982-11-19 디지탈 무선 페이징 수신기용 신호검출회로 KR860001439B1 (ko)

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JP56185762A JPS5890837A (ja) 1981-11-19 1981-11-19 信号検出回路
JP185762 1981-11-19

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