JPH07284139A - 自局呼びシステム - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、自局呼びシステムに使用される自
局呼び用受信装置を動作させることに関し、システム内
のページャの受信機の動作期間をできる限り短くしてエ
ネルギの消費を抑えることができるようにする。 【構成】 ページャに電力を供給するためのエネルギ供
給手段と、受信機とエネルギ供給手段との間に接続さ
れ、このエネルギ供給手段により供給される電圧を、受
信機に選択的に印加するスイッチング手段と、複数のビ
ットを有する同期コード語を記憶する手段と、この記憶
された同期コード語と受信機からのメッセージ信号の同
期コード語との比較を行う目的で、上記電圧が受信機に
印加されるようにスイッチング手段を制御する制御手段
とを備える。この制御手段は、同期コード語を認識した
後に上記電圧を遮断するように構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は自局呼びシステムに関す
る。さらに詳しくいえば、本発明は、この自局呼びシス
テムに使用される自局呼び用受信装置を動作させること
に関するものである。本発明に係わる説明の中では、こ
のような自局呼び用受信装置は、“ページャ(Pager) ”
と命名されている。なぜならば、このページャという用
語は、上記の自局呼び用受信装置を使用する公衆ばかり
でなく専門家達によっても、比較的広い範囲で認められ
かつ使用されているからである。

【０００２】本発明は、高周波にて放送されるメッセー
ジ信号を受信することが可能な携帯用のページャに適用
され得る。ここでは、本発明は、このような特殊な適用
例に言及しているが、この適用例に限定されるものでは
ない。

【０００３】

【従来の技術、および、発明が解決しようとする課題】
ラジオ放送のメッセージ信号を使用するような一般の電
気通信システム、さらに特定的にいうと、自局呼びシス
テムは、中央局からページャへ選択的に情報を送る際に
このページャの呼び出しを保証するために現在広範囲で
使用されている。このような情報は、ＰＯＧＳＡＧまた
はＧＯＬＡＹの頭文字語で知られているようなコーディ
ング系や予め定められたメッセージ・フォーマットによ
って送信される。上記のＰＯＧＳＡＧ系に関していえ
ば、特に、“ＣＣＩＲ(International Radio Consultat
ive Committee)５８４−１”｛１９８６年にドブロブニ
ク(Dubrovnik) にて制定｝を参照されたい。

【０００４】ページャの開発および商品化の際に遭遇す
る大きな問題は、ページャへのエネルギ供給に関する問
題である。さらに詳しくいえば、ページャが携帯用であ
る場合にこのページャに組み込まれるエネルギ源のエネ
ルギ貯蔵能力を考慮したときに要求されるページャ使用
上の独立性に関する問題である。例えば、時計の形に製
造されるページャが、現在市場に出回っている。このよ
うなタイプの時計は、ページャの機能を保証すると共
に、その日の時刻や、例えば経過時間のようなその他の
計時機能や、日付や、その週の曜日を表示する可能性を
提供する。好ましくは腕時計として身につけるようなこ
の種の装置においては、エネルギ源の寸法は、当然のこ
とながら、ひじょうに重要になる。このエネルギ源の寸
法が小さければ小さいほど、時計の寸法も小さくするこ
とができる。このように時計の寸法が小さくなれば、感
じのよいデザインを有する時計を容易に考案することが
可能となる。このような条件は、上記の時計を大量に販
売するために不可欠なことである。

【０００５】今までは、公知のページャの製造者は、上
記のようにひじょうに低い消費電力を達成するという目
的をほんの部分的に実現しているにすぎなかった。この
結果、上記ページャの製造者は、受け入れ可能な操作上
の独立性と、個人がページャを使用する場合の使用者の
取扱い上の容易性や日々の持ち運びの容易性との折衷案
を得るために、少し大きめのエネルギ源を有するページ
ャを提供することに慣らされていた。ここで、衣類のポ
ケットに入れて持ち運びするページャに対し、上記のよ
うな折衷案が比較的容易に達成された場合でも、この折
衷案は、例えば、腕にはめて使用するような時計の体積
と同程度に小さな体積内にページャと時計とエネルギ源
とを同時に屋内に設置しなければならない場合の案とは
決して同じにはならない。既に市場に出回っている上記
のような性質のページャは、幾つかの要望すべき点を残
しているものの、ある程度要求どおりの体積を有する。
しかしながら、一方で、このタイプのページャは、操作
上の独立性に比較的乏しい。

【０００６】さらに詳しくいえば、現存のページャにお
いては、充分な大きさのバッテリーを収容するためのハ
ウジングがケースの上に設けられている。このハウジン
グは、ダイアルまたはより一般的には表示装置により覆
われたページャ周囲部の横にはみ出すような形状を有す
る。このような形状の突出部は、明らかに、製品のデザ
インをだめにする。すなわち、上記の例においては、操
作上の独立性と大きさ（またはデザイン）との間で良好
な折衷が達成されない。

【０００７】ページャの分野の専門家は、ページャの中
で最もエネルギを消費するのは受信機であることを知っ
ている。この受信機は、中央局から送信される変調波
（キャリア）をアンテナを介して受信し、さらに、この
変調波を復調するものである。このようにして、上記受
信機から有用なバイナリ信号が抽出される。ページャが
動作しているときに、受信機をなるべく動作させないよ
うにするためのさまざまな提案がなされている。

【０００８】これらの提案の１つとして考えられるの
は、ページャからのエネルギの供給を絶つことができる
ような時間回路を設けることである。これは、例えば、
夜間に、使用者がページャをオフにするのを忘れたとき
に有効である。さらに、米国特許第４３７０７５３号に
も、ページャからのエネルギの供給を遮断する回路が開
示されている。この場合、制御回路が、エネルギ源を受
信機へ周期的に接続するような構成になっている。この
ような構成では、このような周期的な接続とメッセージ
信号との間で良好な同期がとれにくいという問題が生じ
てくる。さらに、この場合は、受信機は、特定のページ
ャには関係のない大量のメッセージ情報を識別できずに
受信してしまうおそれがある。このため、受信機は不要
なエネルギを消費してしまう。

【０００９】本発明は、上記問題点に鑑みてなされたも
のであり、大きくエネルギを消費するような受信機を、
考慮の対象となるメッセージ情報を受信したときだけ動
作状態にし、受信機の動作期間をできる限り短くしてエ
ネルギの消費を抑えることができるような自局呼びシス
テムを提供することを目的とするものである。本発明は
また、携帯用の時計の形でページャの機能を備えた自局
呼びシステムを提供することを他の目的とするものであ
る。

【００１０】

【課題を解決するための手段、および、作用】上記目的
を達成するために、本発明の自局呼びシステムは、一定
の時間間隔で繰り返される同期コード語と、アドレスコ
ード語と、メッセージ情報コード語とから構成されると
共に、ラジオ放送のメッセージ信号を受信するように意
図されたページャを具備する。

【００１１】さらに、前記のメッセージ情報は、１つま
たは幾つかのメッセージを含む。さらに、上記ページャ
は、前記のコード化された信号を受信しかつ復調する受
信機と、前記ページャのアドレス指定がなされたことが
明らかであるときに、前記同期コード語、アドレスコー
ド語およびメッセージ情報コード語をたがい識別する目
的で、前記のコード化されたメッセージ信号をデコード
化するように意図され、かつ、このデコード化されたメ
ッセージ信号からメッセージ情報を抽出するように意図
されたデコーダと、このデコーダに接続されており、こ
のメッセージ情報を記憶するように意図された記憶装置
と、この記憶装置に接続されており、このメッセージ情
報がわかりやすくなるようにこのメッセージ情報を処理
するための手段と、このページャに電力を供給するため
のエネルギ供給手段と、この受信機とこのエネルギ供給
手段との間に接続されており、このエネルギ供給手段に
より供給される電圧を、この受信機に選択的に印加する
ためのスイッチング手段とを備える。

【００１２】さらに、上記ページャは、論理的に高い状
態または論理的に低い状態のいずれか一方の状態になっ
ている複数のビットを有する前記同期コード語を記憶す
るための手段と、前記同期コード語の受信を可能にし、
かつ、この記憶された同期コード語と前記メッセージ信
号の同期コード語との比較を行う目的で、前記電圧が前
記受信機に印加されるように前記スイッチング手段を制
御するための制御手段とを備える。

【００１３】この制御手段は、前記同期コード語を認識
した後に前記電圧を遮断するように構成される。さら
に、前記制御手段は、前記同期コード語の複数のビット
の少なくとも一部であって連続するビット間の状態変化
の回数が最大となるような複数のビットを、各々のビッ
ト毎に比較すると共に、この比較により、前記同期コー
ド語の複数のビット中の限られた数のビットの同一性を
もって前記同期コード語の認識を行うときに、前記スイ
ッチング手段を動作させる手段を有する。

【００１４】本発明のこれらの特性の特性により、ペー
ジャの受信機は、真に必要な最小の期間だけ動作する。
このような動作においては、同期コード語の有効な使用
がなされている。この結果、ページャのエネルギ消費が
最小限に抑えられ、従来よりも携帯用電源の独立性が改
善される。好ましくは、前記制御手段は、メッセージ信
号の複数のビット中の予め定められた数に対応する期間
にわたり、上記の比較動作に先立って受信機をエネルギ
供給手段に接続することができるように、スイッチング
手段を制御するように構成される。

【００１５】さらに好ましくは、前記制御手段は、前記
のビット毎の比較の間にビットの不一致が確定される回
数をカウントするためのカウント手段を有しており、上
記の比較動作により確定されたビットの不一致の回数が
所定の値を越えたときに、前記同期コード語の複数のビ
ット中の限られた数のビット毎の比較から、全体の連続
する同期コード語のビット毎の比較に移行するように構
成される。

【００１６】さらに好ましくは、前記制御手段は、前記
ページャに特有なアドレスコード語を記憶するための手
段と、この記憶されたアドレスコード語の複数のビット
と、入ってくるメッセージ信号に含まれるアドレスコー
ド語の対応する複数のビットとの間でビット毎の比較を
行うと共に、前記のアドレス比較により確定されたビッ
トの不一致の回数が所定の値を越えたときだけ前記受信
機の動作状態を維持するように、前記スイッチング手段
を動作させる手段とを有する。

【００１７】

【実施例】以下添付図面を用いて本発明の実施例を詳細
に説明する。図１は、本発明の自局呼びシステムに使用
されるページャの一実施例を示すブロック図である。図
１においては、本発明の自局呼びシステムに従って構成
されるページャ１の簡略化された機能ブロック図が例示
されている。ここでは、ページャ１は、アンテナ２と、
アンテナ２に接続される受信機３とを備える。この受信
機３は、中央局、または、ページャ１の使用者を呼び出
すことが要望される他の発信源から送信されるようなコ
ード化されたメッセージ信号を受信するためのものであ
る。このようにして送信されかつコード化されたメッセ
ージ信号は、図１に示すタイプの幾つかのページャの１
つを識別するために、選択的な呼び出しを通知する情報
を含む。上記のメッセージ信号はまた、選ばれたメッセ
ージ情報も含む。さらに、上記のメッセージ信号は、Ｐ
ＯＧＳＡＧまたはその他の適切なコーディング系フォー
ッマットに基づいている。上記の送信されかつコード化
されたメッセージ信号は、アンテナ２で検出された後、
受信機３により復調される。さらに、これらのコード化
されたメッセージ信号を表示するバイナリ・コードの直
列の流れが、受信機３の出力端子３ａに供給される。

【００１８】ページャ１は、さらに、デコーダ４を備え
る。このデコーダ４は、その入力端子４ａにおいて、受
信機３の出力端子３ａに接続されている。さらに、この
デコーダ４は、メモリ領域４ｄを有する。このメモリ領
域４ｄは、ページャ１が応答するような予め定められた
ある種のアドレス情報を含む。デコーダ４に関しては、
後に、図４を参照しながら詳細に説明することとする。
上記デコーダ４は、特に、考慮の対象となるページャ１
が応答するような予め定められたアドレス情報を含む。
さらに詳しくいえば、デコーダ４の入力端子４ａで受信
されるようなコード化されたメッセージ信号と、メモリ
領域４ｄに記憶されているアドレス情報との間で比較が
行われるような構成になっている。もし、選択的な呼び
出しを通知する情報が、予め記憶されているアドレス情
報に一致すれば、デコーダ４は、コード化されたメッセ
ージ信号に関連するメッセージ情報をその出力端子４ｃ
に供給する。

【００１９】ページャ１は、さらに、ＲＡＭ(Random Ac
cess Memory)記憶装置５を備える。このＲＡＭ記憶装置
５は、その入力端子５ａにおいて、デコーダ４の出力端
子４ｃに接続されている。さらに、このＲＡＭ記憶装置
５は、データ処理装置６およびメモリ領域７を有する。
この場合、ＲＡＭ記憶装置５は、その入力端子５ａに供
給されるような選択されたメッセージ信号を受信し、か
つ、これらのメッセージ信号をメモリ領域７に記憶する
ような構成になっている。データ処理装置６は、これら
のメッセージ信号をメモリ領域７に記憶したり、このメ
モリ領域７から上記のメッセージ信号を検索したりする
手順を制御するような構成になっている。上記データ処
理装置６はまた、メッセージ信号、アドレス、スタック
・ポインタ、およびその他の内部変数に関する関連操作
を行うような構成になっている。本発明の出願人による
“自局呼び用受信装置（Receiver for Local Calls) ”
という名称の特許出願の中で、ＲＡＭ記憶装置５の機能
性に関する説明がなされている。

【００２０】ページャ１は、付加的に、マイクロコンピ
ュータ８を備える。このマイクロコンピュータ８は、そ
の入力端子８ａにおいて、ＲＡＭ記憶装置５の出力端子
５ｃに接続に接続されている。さらに、このマイクロコ
ンピュータ８は、よく知られているように、ディスプレ
イ・インタフェース９と、マイクロプロセッサ１０と、
ＲＡＭ領域１１と、ＲＯＭ(Read Only Memory)領域１２
とを有する。ディスプレイ・インタフェース９は、ディ
スプレイ１３の入力端子１３ａを介してこのディスプレ
イ１３を駆動することにより、選ばれたメッセージ情報
を表示するような構成になっている。さらに、上記ディ
スプレイ・インタフェース９は、直列の駆動回路と、直
列の多重化された液晶（ＬＣＤ）用駆動回路とを有す
る。ディスプレイ１３は、ＲＡＭ記憶装置５のメモリ領
域７に記憶されるメッセージ情報を表示するのに適した
ＬＣＤディスプレイを有する。さらにまた、上記ディス
プレイ１３は、時刻またはその他の情報を表示するよう
な構成になっている。

【００２１】ＲＯＭ領域１２は、次のような４種類のフ
ァームウェアを備えている。まず１つめは、例えば、メ
モリ領域７に記憶されるメッセージ情報に対応する印を
表示するためのプログラムのように、マイクロプロセッ
サ１０の動作を制御するためのものである。２つめは、
マイクロコンピュータ８の入力関数および出力関数を制
御するためのものである。

【００２２】３つめは、ＲＡＭ記憶装置５およびデコー
ダ４に命令信号を供給するためのものである。そして、
４つめは、マイクロコンピュータ８の基本システムのタ
イミングを制御するためのものである。ＲＡＭ領域１１
は、マイクロコンピュータ８内にデータを一時的に記憶
するために用いられ、とりわけ、ＲＡＭ記憶装置５から
供給されかつ表示の対象となるメッセージ情報に対する
データ・バッファとしての役割を果たす。

【００２３】ページャ１は、さらに、入力制御回路１４
を備える。この入力制御回路１４は、その出力端子１４
ａにおいて、使用者により提供される入力情報を示すデ
ータをマイクロコンピュータ８の入力端子８ｂに供給す
るためのものである。使用者用入力端子１４ｂ、１４
ｃ、１４ｄおよび１４ｅは、いずれも入力制御回路１４
に接続されている。これらの使用者用入力端子１４ｂ、
１４ｃ、１４ｄおよび１４ｅは、使用者がページャ１の
幾つかの動作を制御することができるように、プッシュ
ボタン、回転式ボタン、またはその他の作動部材の形状
をなしている。入力制御回路１４は、ページャ１に関係
する他の装置を制御するような構成になっている。例え
ば、時計をページャ１と結び付けることにより、上記の
使用者用入力端子１４ｂ、１４ｃ、１４ｄおよび１４ｅ
を、使用者が時計の幾つかの機能を制御するために用い
ることが可能となる。さらに、上記入力制御回路１４
は、例えば、電気時計を動かすモータ１５を動作させる
ための電流を供給することにより、ページャ１に関係す
る時計の幾つかの機能を直接制御することも可能とな
る。

【００２４】さらに、ページャ１には、携帯用電源１
６、好ましくは、バッテリーが設けられている。この携
帯用電源１６は、その出力端子１６ａから、受信機３の
入力端子３ｂ、デコーダ４の入力端子４ｂ、ＲＡＭ記憶
装置５の入力端子５ｂ、および、マイクロコンピュータ
８の入力端子８ｂへ電力を供給するためのものである。
さらにまた、ページャ１には、入力制御回路１４の入力
端子１４ｆに電力を供給するための出力端子１７ａを有
する別の携帯用電源１７も設けられている。これらの携
帯用電源の設備は、好ましくは、ページャ１および任意
の関連装置に対し、それぞれ独立の電源から電力を供給
するようになっている。この理由として、たとえバッテ
リーが放電したとしても、時計がその機能を維持できる
ようにすることが挙げられる。しかしながら、ここで、
ページャ１および任意の関連装置のいずれに対しても、
単一の電源から電力を供給することも可能である点に注
意すべきである。

【００２５】図２は、図１のページャに適用することを
目的としてメッセージ信号の送信に用いられるＰＯＧＳ
ＡＧのコーディング系を示すフォーマット図であるさら
に詳しくいえば、ここでは、例えばページャ１が使用
し、かつ、メッセージ信号を送信するために用いられる
メッセージ情報とページャのコーディング系の一例を示
すこととする。上記のコーディング系ＰＯＧＳＡＧは、
当業者にはよく知られているように、プリアンブル(Pre
amble)２０ａと、幾つかのグループのコード語２０ｂと
から構成されるディジタルのコーディング・フォーマッ
ト（図２の上部に示す）を用いている。上記幾つかのグ
ループのコード語２０ｂの各々は、同期コード語２１
（図２では、“ＳＹＮＣ”と略記する）と、各フレーム
が２つのコード語からなる８つのフレームの一群２２と
により構成される。上記のような幾つかのグループのコ
ード語は、プリアンブル２０ａが先行する形で、直列の
フォーマットにより一定の時間間隔でもって送信され
る。この直列のフォーマットは、少なくとも５７６ビッ
トの一連のビット列からなり、各ビット列は、“１”お
よび“０”のいずれか一方により二者択一的に構成され
る。上記フレームのコード語の各々は、３２ビットの長
さを有する。

【００２６】上記８つのフレームの一群２２は、同期コ
ード語に続いて、それぞれ別個の８つのフレームにより
送信される。これらのフレームの各々は、アドレス情報
またはメッセージ情報のいずれかを有する。説明を簡単
にするために、図２の中央部に示すように、８つのフレ
ームの各々が、アドレスコード語２３．１〜２３．８お
よびメッセージコード語２３．１〜２３．８を有する場
合を想定する。ただし、このようなフレーム構成は、ほ
んの一例として選ばれたにすぎない。なぜならば、ペー
ジャに適用されるような１つのアドレスコード語を有す
るメッセージが、幾つかのフレームにわたって伸びるメ
ッセージを受信するタイプである場合には、メッセージ
情報を含む幾つかのコード語が、これらのコード語間に
アドレスコード語を介在させることなく互いに直接続い
て送信されることもあり得るからである。

【００２７】このように、図２の例においては、複数の
ページャから構成される１つのグループにおける各ペー
ジャが、図１に示すページャに適合するように、８つの
アドレスコード語の中の１つに基づいて動作しなければ
ならない。さらに詳しくいえば、上記の各アドレスコー
ド語は、１つのグループ内の各ページャをそれぞれ識別
するための補助手段として、呼び出しを通知する情報を
表示するような形式になっている。ＰＯＧＳＡＧのフォ
ーマットにおいては、複数のコード語からなる１つのグ
ループ内の同じフレームにアドレスを位置づけるよう
に、このアドレスが割り当てられている。

【００２８】さらに、各々の同期コード語は、図２の下
部に示すような構成になっており、その内容は、ＰＯＧ
ＳＡＧの基準に従って定められるメッセージ信号と同一
のものである。図３は、本発明のページャの実施例をよ
り詳細に示す回路ブロック図である。この図３を参照す
ることによって、本発明のページャをさらによく理解す
ることができるであろう。なお、前述した構成要素と同
様のものについては、同一の参照番号を付して表すこと
とする。

【００２９】これまで説明してきたように、ページャ１
は、基本的に、アンテナ（図３には図示されていない）
２と、受信機３と、デコーダ４と、ＲＡＭ記憶装置５
と、マイクロコンピュータ８とを備える。さらに、ペー
ジャに関係し、かつ、モータ１５により動作する時計を
制御するための入力制御回路１４も、図３に示すことと
する。

【００３０】受信機３は、正の端子３．１を介し、携帯
用電源１６（図３には図示されていない）の正の電源供
給ライン１６．１に接続されている。また一方で、負の
端子３．２は、上記携帯用電源１６の負の電源供給ライ
ン１６．２に接続されている。受信機３は、１つの部分
３Ａ（図３では、Ｒ．Ｆ．と図示する）と、別の部分３
Ｂとを有する。前者の部分３Ａは、アンテナ２により受
信されるメッセージ信号の受入れおよび復調を確実に遂
行し、後者の部分３Ｂは、端子３．２と受信機３の前者
の部分３Ａとの間に接続されるスイッチング手段を構成
する。このような構成では、後者の部分３Ｂに印加され
る制御信号に応じて、メッセージ信号の受入れ部および
復調部の動作が選択的に定められるか、あるいは、これ
らのメッセージ信号の受入れ部および復調部の動作が遮
断される。

【００３１】よく知られているように、ラジオ放送によ
るコード化されたメッセージ信号は、受信機３およびア
ンテナ２によって捕捉されかつ復調される。この場合、
上記受信機３は、例えば図２の上部に示すようなバイナ
リ・データからなる複数のグループが、受信機３の出力
端子３．３にて生成されると共に、デコーダ４の入力端
子４．１に伝達されるように、アンテナ２に接続されて
いる。さらに、上記受信機３は、その内部の回路系にお
いて、携帯用電源（エネルギ源）１６の電圧をチェック
するための回路部（図には示されていないが、それ自身
公知のものである）を有する。この電圧チェック用の回
路部は、受信機３の他の出力端子３．４において、上記
エネルギ源が枯渇したことを示す信号を提示する。この
ような状況の下では、受信機３の出力端子３．４は、ペ
ージャ１内の他の回路に対しエネルギ源の枯渇を示す信
号を伝達し、この信号に応じてディスプレイ１３上に表
示されるディスプレイが、使用者により確実に読み取れ
るようにしている。

【００３２】デコーダ４は、１つの端子４．４を介して
正の電源供給ライン１６．１に接続されると共に、他の
端子４．５を介して負の電源供給ライン１６．２に接続
される。これらの端子４．４および４．５間には、電圧
安定用コンデンサ４ｄが接続されている。このデコーダ
４は、図４を参照することにより、詳細に後述すること
とする。ここでの課題は、例えば、コード化されたメッ
セージ信号のようなメッセージ情報から、選択的な呼び
出し信号の情報を分離し、かつ、考慮の対象となる１個
のページャに対し、上記の分離された呼び出し信号の情
報と、デコーダ４に記憶されている予め定められたアド
レス情報とを比較することである。

【００３３】もし、収集された呼び出し信号の情報が、
記憶されているアドレスの１つに対応しているならば、
考慮の対象となるアドレスコード語に続くすべてのメッ
セージコード語が、デコーダ４の出力端子４．６からＲ
ＡＭ記憶装置５の入力端子５．１の方へ、次のアドレス
コード語まで直列データの形式にて伝達される。デコー
ダ４の出力端子４．７は、このデコーダ４の別の出力端
子４．６から有効なデータをＲＡＭ記憶装置５により読
み出すことができるように、データ転送信号を供給す
る。このデータ転送信号は、ＲＡＭ記憶装置５の入力端
子５．２において、高レベルまたは低レベルとなる。デ
コーダ４の出力端子４．６に供給されるメッセージ情報
は、抜けがない完全なデータバイトが受信機３からデコ
ーダ４に転送された場合に、ＲＡＭ記憶装置５のメモリ
領域７に保存される。

【００３４】さらに、共振器回路２５が、デコーダ４の
入力端子４．８および４．９を介してこのデコーダ４に
接続されている。この共振器回路２５は、基本的に、水
晶共振器２５ａを備える。この水晶共振器２５ａは、制
動抵抗２５ｂに対し並列に接続され、かつ、デコーダ４
の入力端子４．８および４．９に接続されている。正の
電源供給ライン１６．１は、共振コンデンサ２５ｃを介
して水晶共振器２５ａの１方の側に接続されている。さ
らに、上記共振器回路２５は、デコーダ４と協働して発
振回路を構成する。この発振回路は、受信機３からデコ
ーダ４へメッセージ信号を伝達する速度を決定すること
を目的として、例えばデコーダ４に対し周波数３２kHz
の周期的な波形を供給する。この場合、容易にわかるこ
とではあるが、メッセージ信号の伝達速度の関数として
他のクロック周波数（３８．４kHz 、７６．８kHz 等）
を使用することも可能である。このような他のクロック
周波数は、メッセージ信号の伝達速度との対応関係を保
証するために、上記の波形をもとに公知の回路（図示さ
れていない）により生成される。上記共振器回路２５は
また、マイクロコンピュータ８およびＲＡＭ記憶装置５
に対しクロック信号を供給するために使用される。この
ようなクロック信号は、デコーダ４の出力端子４．１０
を介してマイクロコンピュータ８に供給される。制動抵
抗２５ｂおよび共振コンデンサ２５ｃの値は、好ましく
は、それぞれ４．７ MΩおよび１０pFである。

【００３５】デコーダ４は、さらに、何回もプログラム
作成が可能でかつ電気的に消去可能なタイプのＥＥＰＲ
ＯＭ(Electrically Erasable Programmable Read Only
Memory) を備える。このＥＥＰＲＯＭには、デコーダ４
のシステム・パラメータが記憶される。デコーダ４の複
数の機能を制御するために、マイクロコンピュータ８か
ら上記デコーダ４の入力端子４．１１、４．１２および
４．１３の方へ複数の制御信号が送られる。制御可能な
機能であってかつデコーダ４の複数の機能の１つとし
て、デコーダ４とＲＡＭ記憶装置５との間のビット転送
速度が挙げられる。このビット転送速度は、５０００ビ
ット／秒にも達する。この場合、メッセージ情報は、他
の処理（例えば、直前に記憶された最新のメッセージと
の比較）を一切経験することなく、ＲＡＭ記憶装置５に
配置されたサーキュラ・バッファ内に記憶される。

【００３６】ＲＡＭ記憶装置５の入力端子５．３は、正
の電源供給ライン１６．１に接続される。また一方で、
その入力端子５．１３は、負の電源供給ライン１６．２
に接続される。ＲＡＭ記憶装置５の時間軸は、マイクロ
コンピュータ８の出力端子８．８からＲＡＭ記憶装置５
の入力端子５．４に供給されるクロック信号によって決
定される。

【００３７】ＲＡＭ記憶装置５は、４つの端子５．５、
５．６、５．７および５．８を有しており、これらの端
子５．５、５．６、５．７および５．８は、マイクロコ
ンピュータ８の対応する端子８．１、８．２、８．３お
よび８．４にそれぞれ接続される。この場合、上記ＲＡ
Ｍ記憶装置５は、マイクロコンピュータ８に対し単純な
並列接続を確実に行っている。このような単純な並列接
続により、マイクロコンピュータ８からＲＡＭ記憶装置
５に制御信号を送ると共に、メッセージ情報を表示する
ために、ＲＡＭ記憶装置５のメモリ領域７に記憶された
メッセージ情報をマイクロコンピュータ８の方へ送り返
すことができるようにしている。ＲＡＭ記憶装置５の端
子５．５〜５．８はまた、このＲＡＭ記憶装置５のメッ
セージ情報の受信に関する状態の情報をマイクロコンピ
ュータ８に供給するために、伝達される制御信号の性質
に応じてＲＡＭ記憶装置５を制御することもできる。他
の制御信号は、現在ＲＡＭ記憶装置５に記憶され、か
つ、続いて現れるであろうメッセージ情報を処理するた
めに、 このＲＡＭ記憶装置５を制御することもでき
る。さらに、端子５．５〜５．８へのデータの同時転送
を保証するために、ＲＡＭ記憶装置５に対するデータ転
送用の入力端子５．１１が設けられている。

【００３８】ＲＡＭ記憶装置５の入力端子５．９は、端
子５．５〜５．８がデータを運ぶか、または、これらの
端子５．５〜５．８が記憶装置５に制御信号を送り込む
かを決定する。もし、入力端子５．９において高レベル
の信号が存在するならば、端子５．５〜５．８上の信号
は、マイクロコンピュータ８から送出される制御信号で
あると解釈される。もし、入力端子５．９において低レ
ベルの信号が存在するならば、端子５．５〜５．８上の
信号は、データを構成するものであると解釈される。

【００３９】ＲＡＭ記憶装置５の端子５．１０により、
この記憶装置５において制御信号を受け入れる用意がで
きていることを知らせることができる。端子５．１０に
高レベルの論理信号が出力されている場合には、上記の
ＲＡＭ記憶装置５は、マイクロコンピュータ８によっ
て、このマイクロコンピュータ８とさらなる交信を行う
用意ができていると解釈される。しかしながら、端子
５．１０に低レベルの論理信号が出力されている場合に
は、上記のＲＡＭ記憶装置５が、データの処理を行って
いるかもしくは他の操作を行っているかのいずれかの意
味において処理中の段階にあるか、または、マイクロコ
ンピュータ８にデータを転送している最中であることを
示すと解釈される。

【００４０】ＲＡＭ記憶装置５の出力端子５．１２は、
受信したメッセージ情報または制御信号に応答して上記
記憶装置５の機能的状態を知らせるために、マイクロコ
ンピュータ８に割り込み信号を供給する役割を果たす。
例えば、新しいもしくは繰り返しのメッセージ情報が受
信された場合、または、未知か禁止されているかもしく
は実行不可能な機能がマイクロコンピュータ８に要求さ
れた場合は、高レベルの論理信号（割り込み信号）がマ
イクロコンピュータ８に送られる。このように、上記の
割り込み信号は、新しい操作が必要であることをマイク
ロコンピュータ８に知らせる目的で使用される。例え
ば、この種の割り込み信号の使用目的として、新しいメ
ッセージ情報が到着したことや、新しい命令をＲＡＭ記
憶装置５に送ったことを通知することが考えられる。ま
た一方で、低レベルの論理信号は、マイクロコンピュー
タ８によって新しい処置が要求されていないことを示し
ている。

【００４１】上記のマイクロコンピュータ８は、適当に
プログラム作成が可能な公知のタイプであればよい。こ
のマイクロコンピュータ８は、その１つの入力端子８．
５を介して正の電源供給ライン１６．１に接続され、か
つ、別の入力端子８．６を介して負の電源供給ライン１
６．２に接続される。さらに別の入力端子８．７は、デ
コーダ４の出力端子４．１０からのクロックパルス列を
受け入れる。出力端子８．８は、ＲＡＭ記憶装置５の入
力端子５．４に対しクロック信号を供給する。マイクロ
コンピュータ８は、さらに、出力端子８．９および８．
１１を備える。これらの出力端子８．９および８．１１
は、前述のように、ＲＡＭ記憶装置５の入力端子５．９
および５．１１に対しそれぞれ制御信号を供給したりデ
ータを転送したりするために使用される。また一方で、
入力端子８．１０および８．１２は、前述のように、Ｒ
ＡＭ記憶装置５からの受入れ準備完了信号および割り込
み信号をそれぞれ入力する目的で設けられる。

【００４２】液晶のディスプレイ１３は、マイクロコン
ピュータ８に接続されている。このディスプレイ１３
は、番号００から４７までのセグメントを備える。これ
らのセグメントは、バス１３ａを介してマイクロコンピ
ュータ８のディスプレイ駆動回路（図３には図示されて
いない）に接続されている。さらに詳しく説明すると、
各セグメントは、個別に制御することが可能であり、か
つ、所望のメッセージ情報は、ディスプレイ１３により
表示することが可能である。この場合、当業者は、ディ
スプレイ１３の各種のセグメントを制御するために、デ
ィスプレイ駆動回路に対しさまざまな電圧が必要になる
ことを理解するであろう。さらに、入力端子８．１３〜
８．１６は、これらのさまざまな電圧を供給するため
に、それぞれコンデンサ８ｄ〜８ｇを介して正の電源供
給ライン１６．１に接続されている。これらのコンデン
サ８ｄ、８ｅ、８ｆおよび８ｇの値は、好ましくは、そ
れぞれ２２０nF、１００nF、１００nFおよび１００nFで
ある。マイクロコンピュータ８は、さらに、出力端子
８．１７、８．１８および８．１９を備える。これらの
出力端子８．１７、８．１８および８．１９は、よく知
られた方法で、駆動回路から送出される制御信号および
時間軸信号をディスプレイ１３に供給することを目的と
している。

【００４３】マイクロコンピュータ８の内部電圧レベル
を安定にしかつ平滑化するために、入力端子８．２０、
８．２１および８．２２が設けられる。コンデンサ８ｈ
の端子の一方は、入力端子８．２０に接続されている。
さらに、コンデンサ８ｉの端子の一方は、入力端子８．
２１に接続されている。さらにまた、コンデンサ８ｈ、
８ｉの端子の他方は、いずれも入力端子８．２２に接続
されている。

【００４４】マイクロコンピュータ８は、さらに、使用
者用制御端子８．２３〜８．２６を備える。これらの使
用者用制御端子８．２３、８．２４、８．２５および
８．２６の一方の端子は、それぞれスイッチ８ｊ、８
ｋ、８ｌおよび８ｍを介して正の電源供給ライン１６．
１に接続されている。これらのスイッチ８ｊ、８ｋ、８
ｌおよび８ｍは、使用者の操作により作動する。このよ
うな作動状態が生ずると、使用者によって高レベルの論
理信号が制御端子に印加される。上記の作動状態は、例
えば、使用者がページャ１を動作状態または非動作状態
にしたいときや、このページャ１を無声状態にするとき
や、ディスプレイ１３によって表示されるメッセージを
保持するときや、表示されているメッセージを消去する
ときに達成される。他のさまざまな使用者用制御関数も
また、前述のような方法により提供されるが、このよう
にして提供されるさまざまな制御関数の各々に対し個別
の入力が必ずしも必要でないことが、容易に理解される
であろう。例えば、ある関数を実行しなければならない
ことをマイクロコンピュータ８に知らせるために、１つ
または幾つかのスイッチまたはプッシュボタンを特定の
シーケンスに従って作動させることもできる。

【００４５】入力制御回路１４および時計は、端子１
４．１を介して携帯用電源１７（図３には図示していな
い）の正の電源供給ライン１７．１に接続されている。
さらに、上記の入力制御回路１４および時計は、端子１
４．２を介して携帯用電源１７の負の電源供給ライン１
７．２に接続されている。入力制御回路１４は、さら
に、入力端子１４．３、１４．４および１４．５を備え
る。これらの入力端子１４．３、１４．４および１４．
５は、補足的な使用者用入力端子を形成するように機能
する。これらの補足的な使用者用入力端子は、ページャ
１によって、使用者が要求するようなある関数を実行
し、さらに、入力制御回路１４により制御される時計の
動作を制御することができるようにすることを目的とす
るものである。入力端子１４．３、１４．４および１
４．５が、ページャの動作を制御するかまたは時計の動
作を制御するかを決定するために、これらの入力端子１
４．３、１４．４および１４．５に印加される信号、ま
たは、初めに他の入力端子に送られる信号に関する特定
のシーケンスが使用される。

【００４６】入力端子１４．３、１４．４および１４．
５は、スイッチ１４ｂ、１４ｃおよび１４ｄの端子の一
方にそれぞれ接続されている。さらに、これらのスイッ
チ１４ｂ、１４ｃおよび１４ｄの端子の他方は、いずれ
も入力端子１４．１に接続されている。上記スイッチ
は、使用者により使用可能な任意の形態で設けることが
できる。正の電源供給ライン１７．１とマイクロコンピ
ュータ８の入力端子８．２７との間には、他のスイッチ
１４ｅが接続されている。このスイッチ１４ｅは、現在
制御されているのはページャかまたは時計かをマイクロ
コンピュータ８に知らせることを目的としている。

【００４７】入力制御回路１４は、さらに、２つの出力
端子１４．６および１４．８を備える。これらの出力端
子１４．６および１４．８は、時計（モータ１５）にお
ける２つの巻線１５ａおよび１５ｂの端子の一方にそれ
ぞれ接続されている。これらの巻線１５ａおよび１５ｂ
の端子の他方は、いずれも、共通の戻り接続部１４．７
に接続されている。この場合、当業者は、次の点を容易
に理解するであろう。すなわち、ここで選定された例に
おいては、巻線１５ａおよび１５ｂは、より一般的に知
られているアナログの水晶時計に設けられた両方向性の
モータの一部をなしているが、時計用のモータが不要な
ディジタルの時計を含むような他のタイプの時計を用意
することも可能であることである。時計の他の機能を制
御するために、上記以外のさまざまな入力端子が設けら
れている。

【００４８】端子１４．３、１４．４および１４．５に
印加される信号を示すデータをマイクロコンピュータ８
に供給するために、入力制御回路１４の他の出力端子１
４．９および１４．１０が、マイクロコンピュータ８の
入力端子８．２８および８．２９にそれぞれ接続されて
いる。水晶共振器１４．９９は、入力制御回路１４の出
力端子１４．１１および出力端子１４．１２に接続され
ており、かつ、この入力制御回路１４の時間軸を構成し
ている。

【００４９】ページャ１は、さらに、警告装置２６を備
える。この警告装置２６は、デコーダ４により受信され
る新しいメッセージ情報をマイクロコンピュータ８に通
知するために、このマイクロコンピュータ８に接続され
ている。さらに、電気音響式トランスジューサ２６ａ
（ブザー）の端子の一方が、スイッチング・トランジス
タ２６ｂのコレクタに接続されている。また一方で、こ
の電気音響式トランスジューサ２６ａの端子の他方が、
正の電源供給ライン１６．１に接続されている。スイッ
チング・トランジスタ２６ｂのコレクタはまた、バイア
ス抵抗２６ｃを介してマイクロコンピュータ８の出力端
子８．３１にも接続されている。このバイアス抵抗２６
ｃの値は、好ましくは、１８ kΩである。

【００５０】この出力端子８．３１は、通常、高レベル
の論理レベルに保持されている。スイッチング・トラン
ジスタ２６ｂのエミッタは、負の電源供給ライン１６．
２と、マイクロコンピュータ８の端子８．６に接続され
ている。スイッチング・トランジスタ２６ｂのベース
は、マイクロコンピュータ８の端子８．３０に接続され
ている。例えば、４５mHのインダクタンス値を有するチ
ョークが、電気音響式トランスジューサ２６ａ、好まし
くはブザーに対し並列に接続されている。最終的には、
４．７μF の値を有する電圧安定化用のコンデンサ２６
ｅが、正の電源供給ライン１６．１と負の電源供給ライ
ン１６．２との間に接続されている。通常の動作におい
ては、出力端子８．３０は低レベルに保持されており、
トランジスタ２６ｂは非導通状態になっている。

【００５１】ページャ１が、呼び出しを受信したこと、
または、他の機能を遂行したことを通知することが必要
な場合は、各種の波形を有する信号が、出力端子８．３
１から伝達される。この出力端子８．３１は、まず初め
に第１の音を発生するであろうと思われるブザー（電気
音響式トランスジューサ２６ａ）の端子にて所定の電圧
を生成する。また一方で、別の出力端子８．３０を介し
てトランジスタ２６ｂのベースに１つの信号が送られて
このトランジスタ２６ｂが導通状態になり始めたとき
に、警告装置２６により別種の音が生成される。すなわ
ち、ブザーの端子において上記の電圧と異なった電圧が
生成され、第１の音を発生する。これらの互いに異なっ
た電圧は、ページャ１によりさまざまな機能が遂行され
たことを通知するのに使用される。

【００５２】図４は、図３のページャに使用されるデコ
ーダを示し、かつ、本発明の原理がどのようにして実施
レベルに移されるかをより詳細に示すための簡略化され
た回路ブロック図である。ここでは、図４を参照しなが
ら、本発明の概念に従って同期コード語を認識する役割
を果たすデコーダ４の一部をより詳細に説明することと
する。

【００５３】図４においては、認識の対象となる共振器
回路２５は、その出力端子２５．１においてクロック信
号を供給する。このクロック信号は、特にデコーダ４の
図示された部分にて遂行される規則的な動作を確立す
る。このクロック信号の周波数は、入ってくるメッセー
ジ信号のビット列の周波数の関数として選定される。す
なわち、この場合は、上記クロック信号の周波数は、５
１２Hz、１２００Hz、または２０００Hzである。

【００５４】デコーダ４は、さらに、同期用のカウンタ
３０を備える。このカウンタ３０は、共振器回路（クロ
ック回路）２５の出力端子２５．１に接続されている。
さらに、上記カウンタ３０は、入力端子３０．２を備え
る。この入力端子３０．２は、排他的論理和ゲート３１
の出力端子３１．１に接続されている。さらに、その出
力端子３１．２の一方は、デコーダ４の入力端子４．１
に接続されている。ここで、出力端子２５．１からのク
ロック信号の立ち下がりエッジの期間中、入力端子３
０．２が高論理レベルになっている場合は、カウンタ３
０が有する値は、１だけ増加する。また一方で、入力端
子３０．２が低論理レベルになっている場合は、カウン
タ３０は直前の状態を維持する。さらに、カウンタ３０
は、帰零入力端子３０．３を備える。この帰零入力端子
３０．３は、マイクロプロセッサ３２の出力端子３２．
１に接続されている。このマイクロプロセッサ３２は、
デコーダ４の図示された部分にて進行する動作を制御す
る。このようなデコーダ４の動作は、これから、かなり
詳細に説明することとする。

【００５５】カウンタ３０は、さらに、出力端子３０．
４を備える。この出力端子３０．４は、マイクロプロセ
ッサ３２の入力端子３２．２に接続されており、カウン
タ３０の内容が零になったときに論理レベル“１”を供
給する。カウンタ３０の内容が零でない場合には、その
出力端子３０．４は論理レベル“０”になっている。カ
ウンタ３０の別の出力端子３０．５は、マイクロプロセ
ッサ３２の入力端子３２．３に接続されており、カウン
タ３０の内容が２以下（０、１または２）になったとき
にマイクロプロセッサ３２に対し論理レベル“１”を供
給する。カウンタ３０の内容が２より大きい場合には、
その出力端子３０．５は、マイクロプロセッサ３２に対
し論理レベル“０”を供給する。

【００５６】３２ビットのデータレジスタ３３は、その
入力端子３３．１を介してクロック回路２５の出力端子
２５，１に接続されている。さらに、上記のデータレジ
スタ３３は、その負荷入力端子３３．２を介して受信機
３の出力端子３．３に接続されている。この場合、上記
データレジスタ３３においては、クロック回路２５の規
則的な動作により、受信機３によって復調されたメッセ
ージ信号が直列にロードされる。さらに詳しくいえば、
データレジスタ３３は、受信機３から受け取った最新の
３２ビットのデータを常に有していることになる。この
３２ビットのデータは、データレジスタ３３の出力端子
３３．３においては、並列のデータとして出力されるこ
とにより使用可能となる。

【００５７】デコーダ４は、さらに、３２ビットのプリ
アンブル・レジスタ３４を備える。このプリアンブル・
レジスタ３４は、その回路系内に、各ビット列が“１”
および“０”のいずれか一方により二者択一的に構成さ
れた一連のビット列(1010 1010 1010 1010 1010 1010 1
010 1010) を含む。それぞれ対応する信号は、プリアン
ブル・レジスタ３４の出力端子３４．１において使用可
能となる。この信号は、ＰＯＧＳＡＧフォーマットのプ
リアンブルの一部と対応する。

【００５８】同期コード語のレジスタ３５は、例えば図
２に示すように、ＰＯＧＳＡＧフォーマットの同期コー
ド語を有する。このレジスタ３５は、リングレジスタの
形態をなしており、かつ、クロック入力端子３５．１を
備える。このクロック入力端子３５．１は、クロック回
路２５の出力端子２５．１に接続されている。さらに、
上記レジスタ３５は、最大の重み付けがなされたビット
の入力端子３５．２を備える。この入力端子３５．２
は、最小の重み付けがなされたビットの入力端子３５．
３に対しループを構成している。このようにすれば、上
記レジスタ３５に含まれる同期コード語のビット列は、
クロック信号の速度で再循環する。そして、上記クロッ
ク信号の各立ち上がりエッジにおいて、同期コード語の
左方向へのシフトが生ずる。レジスタ３５は、さらに、
初期状態へのリセット用の入力端子３５．４を備える。
このリセット用の入力端子３５．４は、マイクロプロセ
ッサ３２の出力端子３２．４に接続されている。この入
力端子３５．４が論理レベル“１”になったときに、上
記の同期コード語は、レジスタ３５内で、初期の位置ま
たは中心の位置に復帰する。レジスタ３５の内容は、並
列の出力端子３５，５において、３２ビットにわたり同
時に使用可能となる。

【００５９】３２ビットのマルチプレクサ３６は、第１
の入力端子３６．１を備える。このマルチプレクサ３６
の第１の入力端子３６．１は、レジスタ３４の出力端子
３４．５に接続され、かつ、その第２の入力端子３６．
２は、レジスタ３５の出力端子３５．５に接続されてい
る。マルチプレクサ３６の出力端子３６．３は、コンパ
レータ３７の第１の入力端子３７．１に接続されてい
る。マルチプレクサ３６は、さらに、制御用の入力端子
３６．４を備える。ここで、マルチプレクサ３６の入力
端子３６．４が論理レベル“１”である場合、出力端子
３６．３は、マルチプレクサ３６の入力端子３６．２に
存在するバイナリ・ワードを供給する。また一方で、入
力端子３６．４が論理レベル“０”である場合、入力端
子３６．１に存在するバイナリ・ワードが出力端子３
６．３に現れる。

【００６０】コンパレータ３７は、第２の入力端子３
７．２を備える。この第２の入力端子３７．２は、デー
タレジスタ３３の出力端子３３．３に接続されている。
さらに、２つの出力端子３７．３および３７．４は、マ
イクロプロセッサ３２の入力端子３２．６および３２．
７にそれぞれ接続されている。２つの入力端子３７．１
１および３７．２にそれぞれ供給されるバイナリ・ワー
ドが互いに等しい場合に、出力端子３７．３は論理レベ
ル“１”になる。そうでない場合は、出力端子３７．３
は論理レベル“０”になる。２つの入力端子３７．１１
および３７．２にそれぞれ供給されるバイナリ・ワード
が互いに等しい場合に、出力端子３７．３は論理レベル
“１”になる。さらに、このようなバイナリ・ワードが
互いに等しいか、または、このようなバイナリ・ワード
の１または２ビットに関し差異が生じた場合に、出力端
子３７．４は論理レベル“１”になる。そうでない場合
は、出力端子３７．４は論理レベル“０”になる。

【００６１】デコーダ４は、さらに、アドレスレジスタ
３８を備える。このアドレスレジスタ３８は、最大の重
み付けがなされた１つのビットが“０”であるような計
１９ビットのバイナリ・ロケーションを有する。この場
合、他の１８ビットは、考慮の対象となるページャのア
ドレスに応じて重み付けがなされる。もし、入ってくる
メッセージ信号の情報コード語における最初のビットが
“０”であるならば、このビット“０”は、上記の情報
コード語がアドレスワードに関係していることを意味す
る。アドレスレジスタ３８は、前述の同期コード語のレ
ジスタ３５と同じような接続構成になっている。さらに
詳しくいえば、このアドレスレジスタ３８は、クロック
入力端子３８．１を備える。このクロック入力端子３
８．１は、クロック回路２５の出力端子２５．１に接続
されている。さらに、上記レジスタ３８は、最小の重み
付けがなされたビットの入力端子３８．２を備える。こ
の入力端子３８．２は、最大の重み付けがなされたビッ
トの入力端子３８．３に接続されている。上記レジスタ
３５は、さらに、初期状態へのリセット用の入力端子３
８．４を備える。このリセット用の入力端子３８．４
は、マイクロプロセッサ３２の出力端子３２．８に接続
されている。この結果、上記レジスタ３５の内容は、ク
ロック信号の各立ち上がりエッジにおいて、左方向へシ
フトすることにより再循環する。上記入力端子３８．４
が論理レベル“１”になったときに、上記レジスタ３８
のアドレスコード語は中心の位置に復帰する。

【００６２】レジスタ３８の端子３８．３は、１ビット
のマルチプレクサ３９における複数の入力端子３９．１
の１つに接続されている。さらに、このマルチプレクサ
３９の別の入力端子３９．２は、同期コード語のレジス
タ３５の端子３５．３に接続されている。上記マルチプ
レクサ３９の出力端子３９．３は、排他的論理和ゲート
３１の出力端子３１．３に接続されている。上記マルチ
プレクサ３９は、さらに、制御用の入力端子３９．４を
備える。このリセット用の入力端子３９．４は、マイク
ロプロセッサ３２の出力端子３２．９に接続されてい
る。ここで、入力端子３９．４が論理レベル“１”にな
っている場合は、上記マルチプレクサ３９の出力端子３
９．３は、入力端子３９．２のレベルと同じになる。そ
うでない場合は、出力端子３９．３は入力端子３９．１
のレベルと同じになる。

【００６３】マイクロプロセッサ３２は、簡単なマイク
ロプログラムを実行するように意図されている。さらに
詳しくいえば、このマイクロプロセッサ３２は、このよ
うなマイクロプログラムにより、マイクロプロセッサ３
２の入力端子３２．１０に達するようなクロック信号の
制御の下で、各種の制御用の出力端子３２．１、３２．
５、３２．９、３２．４および３２．８を所望の論理レ
ベルにすることができる。さらに、上記マイクロプロセ
ッサ３２は、入力端子３２．１０、３２．２、３２．
３、３２．７および３２．６の状態をチェックすること
もできる。上記のプログラムに対応するフローチャート
を、後述の図５、図６、図７および図８に示す。

【００６４】このようにして、マイクロプロセッサ３２
は、出力端子３２．１１において出力信号を送出する。
この出力端子３２．１１は、バッファ４０を介して受信
機３に電圧を印加する際の制御、または、導体１６．１
および１６．２を介して受信機３に達するエネルギに対
する遮断状態の制御を行うことができる。本発明は、次
のような幾つかの考慮すべき点に基づいている。

【００６５】まず第１は、最近の電子部品においては、
ひじょうに良好な精度でもって共振器回路２５（例え
ば、水晶共振器を備えている）からページャにクロック
信号を供給することができることである。具体的には、
一定温度の場合でかつ製造上の誤差および部品の経時変
化を考慮に入れた場合、３５ppm の精度が達成される。
第２は、ＰＯＧＳＡＧフォーマットが、５４４ビットの
各ビット毎に同期コード語の繰り返しを提供し、さら
に、ページャのメッセージ信号に関係する他の送信フォ
ーマットが、ＰＯＧＳＡＧフォーマットと同程度の大き
さの同期動作の繰り返し周波数を有することである。

【００６６】上記の２つの点を考慮しながら、本発明
は、１度同期が得られれば、次の同期コード語を受信す
るまでに同期状態が失われる可能性はごく少ないという
事実を利用している。この結果、同期コード語を受信す
る度にこの同期コード語のすべての部分をチェックする
必要はない。それどころか、本発明の提案によれば、こ
の同期コード語のほんの一部分をビット毎に体系的にチ
ェックするだけでよい。さらに、同期コード語の残りの
部分を受信している間は、大きくエネルギを消費する受
信機３を遮断状態にすることもできる。このような遮断
期間を設けることは、エネルギ経済学にとって絶対的に
有利であり、ひいては、ページャの独立性に対しても絶
対的に有利なものとなる。

【００６７】本発明のページャを動作させるための具体
的手順は、図５、図６、図７および図８を参照しながら
説明することとする。図５は、本発明のページャにおけ
る同期コード語の認識手順の第１の部分を説明するため
のフローチャートである。ここでは、ページャが次のよ
うな非同期状態にある場合について比較的大まかに説明
する。

【００６８】非同期状態 ここでは、ページャが同期状態にないか、または、同期
状態から逸脱したと仮定する。さらに詳しくいえば、前
者は、ページャを動作状態にして以来、中央局により放
送されるメッセージ信号中の同期コード語をページャが
認識していないという状況であり、後者は、受信状態に
なったときに、ある一定の回数だけ同期コード語を認識
できないという状況である。

【００６９】上記のような非同期状態においては、マイ
クロプロセッサは、図５のステップ（ブロック）４１に
示すような信号を生成する。すなわち、出力端子３２．
８は“０”になっており、出力端子３２．４にてパルス
（“１”レベルが通過してから１３μsec が経過した後
に“０”レベルが通過する）が生成され、そして、出力
端子３２．９、３２．５および３２．１は、それぞれ
“１”、“１”および“０”になっている。また、容易
にわかることではあるが、メッセージ信号の復調を確実
に行うために受信機３が動作状態にあるので、出力端子
３２．１１は“１”になっている（図５のステップ４
２）。

【００７０】ここで、出力端子３２．４にて生成される
パルスの長さは、例えば３２kHz の周波数を有する基本
のクロック信号の半分の期間に等しいことに注意すべき
である。例えば、基本のクロック信号の周波数が７６．
８kHz である場合には、パルスの長さは、６．５μsec
になる。同期コード語は、レジスタ３５内に存在し、こ
のレジスタ３５の入力端子３５．４に現れる信号の中心
に位置するようになっている。上記同期コード語は、デ
ータレジスタ３３内で周期的に見出される。この期間中
は、マイクロプロセッサ３２は、クロック信号の各立ち
上がりエッジにおいて、入力端子３２．６の入力信号が
“１”になっているか否かを検証する（図５のステップ
４３、４４）。コンパレータ３７が、レジスタ３３とレ
ジスタ３５の内容が同じであることを認識するや否や、
マイクロプロセッサ３２は、入力端子３２．６が“１”
になったことから、この入力端子３２．６において両レ
ジスタ３、３５の内容が同じであることを検知する。次
に、ページャは、同期状態になったことを明言し（ステ
ップ４５）、連続的なデータ・パッケージのフレームの
形で割り当てられるアドレスを予想することができる。
その後、受信機は、マイクロプロセッサにより、遮断状
態にされるかまたは動作再開の状態になる。

【００７１】図６、図７および図８は、本発明のページ
ャにおける同期コード語の認識手順をさらに詳細に説明
するためのフローチャートである。説明の都合上、同期
状態にある場合の同期コード語の認識手順を３つに分け
て説明することとする。同期状態 ５１２ビットの後に、中央局は、新しい同期コード語を
放送する。既述したように、この同期コード語およびそ
れに続く同期コード語のいずれにおいても、同期状態が
失われたことが確定されない場合には、コード語のすべ
てをチェックすることはしない。希望者により行われる
調査により、受信した同期コード語の各々のごくわずか
な数のビットのみをチェックするだけで充分か否かを決
定することが可能となる。このような調査は、受信の条
件が変化しない限りにおいては、正確な同期状態を維持
するために必要となる。ここでは、本発明により、同期
状態が失われた場合に、どのようにして同期状態を回復
させることに成功したのかが、今後の説明で明らかにな
るであろう。

【００７２】ここで述べる実施例においては、図４の回
路構成により、入ってくる同期コード語の中の６ビット
のみがチェックされる。すなわち、たった今、図５を参
照しながら説明したように、初めに同期状態にした後に
続く動作においては、同期コード語の中の数ビットのみ
をチェックするようになっている。本発明およびＰＯＧ
ＳＡＧフォーマットのフレームワークにおける有利な特
性により、チェックされるビットは、同期コード語の一
連のビット列の中で切替えの回数が最大になるビットで
あることが好ましい。このようなチェックすべきビット
を選定することにより、最も効果的なチェックを行うこ
とができる。具体的には、このようなビットは、図２の
下部に示すような１９から２４までの番号に対応するビ
ット(010101)である。原則として、各々の同期コード語
の中で１９番目のビットが現れてから受信機３を動作状
態にすればよい。

【００７３】しかしながら、この受信機３は、動作用の
電圧が印加された後に安定になるまでにプレターンオン
時間(Pre-turn-on Time)を必要とする。このプレターン
オン時間は、好ましくは、メッセージ信号のバイナリ・
データの流れ速度が５１２ビット／秒である場合に８ビ
ットになる。一般には、プレターンオン時間は、次の式
に従って選定される。

【００７４】ｐｔｔ＝１／Ｄ・Ｅ ここで、ｐｔｔはプレターンオン時間、Ｄはメッセージ
信号のバイナリ・データの流れ速度、そして、Ｅはプレ
ターンオンの対象となるビットの数を示す。また、Ｅ
は、０＜Ｅ＜３０である。このような事実を考慮しなが
ら、上記のような同期状態が決定された後に、マイクロ
プロセッサ３２は、その内部素子（図示されていない）
を介して５１２ビットのメッセージ信号のビット列を待
つ。さらに、図６のステップ４６に従い、ビットカウン
タ（このような内部素子の構成部分は図示されていな
い）に対しビットカウント値（１９−Ｅ）をロードす
る。また一方で、レジスタ３５の入力端子３５．４に対
し、マイクロプロセッサ３２の出力端子３２．４から１
３μsecの時間間隔のパルスを印加する。このパルス
は、レジスタ３５内の同期コード語を再度中心に位置さ
せる。

【００７５】共振器回路２５、すなわち、クロック回路
は、ビットカウント値が零になるまで、マイクロプロセ
ッサ３２の内部のビットカウンタを１ずつ減少させる
（図５のステップ４７、４８および４９）。このとき
に、レジスタ３５の内容は、クロック信号の速度で再循
環する。ビットカウント値が零になったとき（図５のス
テップ５０）、マイクロプロセッサ３２は、その出力端
子３２．１１において、受信機３を始動させるための信
号を送出する。また一方で、内部のビットカウンタにビ
ットカウント値Ｅがロードされる。図５のステップ５
１、５２および５３に示すように、カウンタの内容は、
クロック信号の速度で再びクリアされる。さらに、同期
コード語は、レジスタ３５内で循環し続ける。

【００７６】これと同時に、入ってくる複数のビット
と、同期コード語のビットとは、ゲート３１およびマル
チプレクサ３９において、お互いにかつ連続的に比較さ
れる。このマルチプレクサ３９は、その入力端子３９．
４において、出力端子３２．９の出力信号に応じて制御
され、かつ、ゲート３１の入力端子３１．３に対し同期
コード語のビットを切り替える。ただし、もし、カウン
タ３０がまだ動作状態になっていなければ、上記のよう
な比較を行ってもまだ結果は出ないであろう。

【００７７】内部のビットカウンタが零になったとき、
考慮の対象となるゲート３１の両方の端子に対し、同期
コード語の１９番目のビットが同時に位置づけされる。
この場合、容易にわかるように、同期状態が保持され
る。さらに、図７のステップ５４に示すように、マイク
ロプロセッサ３２は、出力端子３２．１において、動作
信号をカウンタ３０に供給する。また一方で、マイクロ
プロセッサ３２は、内部のビットカウンタに数“６”を
供給する。

【００７８】次に続く６つのクロックパルスの期間では
（図７のステップ５５、５６および５７）、ビットカウ
ンタの内容が減少する。さらに、レジスタ３５内の同期
コード語中の６ビット（１９〜２４）が、入ってくるメ
ッセージ信号の６つのビットと比較される。さらに、マ
イクロプロセッサ３２は、その入力端子３２．２を介し
てカウンタ３０の状態を監視する（図７のステップ５
８）。

【００７９】もし、端子３２．２における信号が“１”
のままであれば、次に続く６つのクロックパルスの期間
では、レジスタ３５内の同期コード語中の１９番目から
２４番目までのビットが、入ってくるメッセージ信号の
６つのビットとビット毎に一致していることになり、ペ
ージャは、同期のとれた状態を保持していることになる
（図７のステップ５９）。

【００８０】また一方で、もし、６つのクロック信号
が、同期コード語中の１９番目から２４番目までのビッ
トを検証している間に、端子３２．２における信号が零
になったならば、入力端子３１．２および３１．３にお
けるビット毎の比較が正しい結果を提示していないこと
になる。この結果はカウンタ３０に記憶されるが、ペー
ジャは同期状態を保持している（図７のステップ６
０）。

【００８１】次の同期コード語（５１２ビット後の）を
受信したとき、前述したのと同様の手順が実行される。
もし、６つのビットを比較した後に、端子３２．２が
“１”になっているならば（図７のステップ６１）、ペ
ージャは同期状態のモードを保持している（図７のステ
ップ６３）。このとき、前回の受信の期間中に６つのビ
ットを比較の結果として生じかつ記憶されているエラー
は、カウンタ３０の帰零動作により消去される（図７の
ステップ６１）。

【００８２】また一方で、もし、端子３２．２が再度零
になったならば、ページャは、不完全同期状態とみなさ
れる（図７のステップ６４）。この不完全同期状態と
は、これから図７を参照しながら説明するように、次の
同期コード語に対し３２ビットにわたってチェックする
ことを意味する。もし、後に続く１６個のフレームに対
しこのような不完全同期状態が保持されるならば（図７
のステップ６４）、ページャは、非同期状態に戻る（図
７のステップ６５）。この非同期状態は、図５で既述し
たように、初期状態に対応し、マイクロプロセッサ３２
は、初めから動作をやり直す。この状態では、ページャ
は、アドレスのサーチ工程が阻止されてしまうので、も
はやメッセージ情報を受信することができない。

【００８３】上記の不完全同期状態においては、マイク
ロプロセッサ３２の内部のビットカウンタには数Ｅがロ
ードされる。さらに、受信機３を再開させるために、端
子３２．１１は“１”になる（図８のステップ６６）。
このビットカウンタのビットカウント値がカウントダウ
ンして零になった後（図８のステップ６７、６８および
６９）、マイクロプロセッサ３２は、レジスタ３５の入
力端子３５．４にパルスを供給する。そして、上記マイ
クロプロセッサ３２は、マルチプレクサ３６の入力端子
３６．４に“１”を供給すると共に、内部のビットカウ
ンタに対し数３２をロードする（図８のステップ７
０）。

【００８４】３２のパルスをカウントダウンした後、マ
イクロプロセッサ３２は、その入力端子３２．７の状態
をチェックし、レジスタ３５に記憶されている同期コー
ド語と、入ってくるメッセージ信号の同期コード語とが
同じであることを見い出したか否かを決定する（図８の
ステップ７１、７２、７３および７４）。もし、マイク
ロプロセッサ３２が、その入力端子３２．７において、
“１”を識別したならば（図８のステップ７５）、同期
コード語が再び認識されたことになり、ページャは同期
状態になる（図８のステップ７１）。 もし、そうでな
ければ、ページャは不完全同期状態を保持しており（図
８のステップ７７）、図８のフローチャートを再実行す
ることになる。

【００８５】ここで、ページャが不完全同期状態または
同期状態にある場合、このページャは、後に続いてくる
同期コード語の各コード語毎のビットパッケージ内のア
ドレスと、ページャに割り当てられているパッケージの
フレーム内のアドレスとを認識しようと試みることに注
意すべきである。この結果、上記フレームが、時間的に
同期コード語の直後に続く場合は、受信機３はエネルギ
源から遮断されない。

【００８６】図９は、本発明のページャにおけるアドレ
スコード語の認識手順を説明するためのフローチャート
である。ここでは、アドレスコード語の認識手順をフロ
ーチャートにより詳細に述べることする。この場合、前
述したように、ページャが同期状態にあるか、または、
二者択一的に不完全同期状態にあると仮定する。さら
に、これらのいずれの状態においても、アドレスのサー
チは阻止されないものとする。

【００８７】既述したように、所定のページャに対し一
義的に割り当てられるアドレスコード語は、常に、メッ
セージ信号の同じフレーム内に見い出される。したがっ
て、同じラジオ放送のデータパッケージ内の別のフレー
ムを放送している間は、受信機を動作状態にすることは
無意味である。考慮の対象となるページャが、アドレス
コード語を最初のフレーム（フレーム０）にもつ場合、
受信機３は、次に続く同期コード語の認識を阻止される
ことはないので、アドレスコード語の認識工程が直ちに
始まる。また一方で、アドレスコード語が、フレーム１
〜７中の１つのフレームに位置している場合、マイクロ
プロセッサ３２は、考慮の対象となるページャのアドレ
スコード語が位置しているフレームよりも前にあるフレ
ームが通過する時間に対応するクロックパルスの数だけ
待つようにしている。この目的のために、マイクロプロ
セッサ３２は、レジスタ（図示されていない）を備え
る。このレジスタは、上記のクロックパルスの数を有
し、かつ、入力端子３２．１０に印加されるクロックパ
ルス信号により上記のクロックパルスの数を減らすよう
な構成にしている。ここで、問題となるクロックパルス
の数は、受信機３を適当に安定化させるために、関係あ
るフレームに達する前に、この受信機３を何ビットか
（例えば、８ビット）始動させるような方法で決定され
ることに注意すべきである。このような方法は、同期コ
ード語を認識する場合において既述されている。

【００８８】この受信機３の安定化期間が経過した後は
（すなわち、関係あるフレームの最初の部分におい
て）、マイクロプロセッサ３２は、出力端子３２．８に
おいて１３μsec のパルスを供給し、出力端子３２．４
を“０”に保持し、出力端子３２．９、３２．５および
３２．１１に対しそれぞれ“０”、“１”および“１”
を供給し、そして、出力端子３２．１において１３μse
c のパルスを供給する。この状態で、図４に示すような
回路は、アドレスの認識を行う用意ができている。

【００８９】アドレスコード語は、ＰＯＧＳＡＧフォー
マットに従って３２ビットのビット列で構成される。こ
のビット列の最初のビットは、メッセージコード語では
常に“１”であったのに対し、ここでは、常に“０”で
ある。上記アドレスコード語は、最初のビットに続い
て、直列の１８ビットのビット列を有する。この１８ビ
ットのビット列は、考慮の対象となるページャに特有の
アドレス情報を構成している。上記アドレスコード語の
他のビット列は、ページャのアドレス指定には有用なも
のではなく、機能ビットおよびテストビットを構成して
いる。

【００９０】このようなビット構成では、レジスタ３８
（図４）は、問題となるページャを識別するための１９
ビットのアドレスコード語のビット列を構成する。マイ
クロプロセッサ３２の内部のビットカウンタには、この
数１９がロードされる（図９のステップ７８）。さら
に、マイクロプロセッサ３２のプログラムによりステッ
プ７９〜ステップ８２でループを形成する構成におい
て、アドレスコード語のビット毎の検証が順番に始ま
る。この検証動作が行われている間は、カウンタ３０
は、連続する各ビットの比較期間に確定される不一致の
数を監視する。もし、カウンタ３０が３つ以上の不一致
の数を確定したならば、マイクロプロセッサ３２は、そ
の出力端子３２，１１を“０”にし、続いて、カウンタ
３０の出力端子３０．５が“１”レベルになる。マイク
ロプロセッサ３２の出力端子３２，１１が“０”になる
と、アドレスコード語の残りの期間で受信機３が遮断状
態になる（図９のステップ８３、８４）。また一方で、
図４のマイクロプロセッサ３２で行われるテストによ
り、マイクロプロセッサの３２の内部のビットカウンタ
が零に達したことが確認された場合は、考慮の対象とな
るページャに対しアドレス指定がなされたことになる。
したがって、この場合は、ページャは、入ってくるメッ
セージ信号内のアドレスコード語に続いてメッセージ情
報を受信する用意をしなければならない（図９のステッ
プ８５）。

【００９１】本発明の実施例により、本発明はエネルギ
経済の観点からもひじょうに有効であることがわかる。
実際に、ページャがメッセージ信号を感知している時間
の大部分において、同期コード語の認識は、３２ビット
の中のほんの６ビットしか必要としない。これに対し、
従来のシステムでは、同期コード語の認識に際し、３２
ビットの全体を使用している。ここで、本発明のシステ
ムおよび従来のシステムのいずれにおいても、同期コー
ド語の認識工程に先だってページャを動作させておくこ
とが必要である点に注意すべきである。その点を考慮し
ても、本発明は、従来のシステムに比べて２６ビットの
期間が節約できるので、エネルギ経済の観点からいって
顕著な効果を有する。

【００９２】さらに、アドレスコード語に関しても、本
発明のシステムは、ひじょうに経済的である。その理由
を説明する。一般に、所定のページャでは、一日のうち
のほんの数回しか呼び出しがかからない。したがって、
上記ページャに関係するアドレスコード語は、中央局か
ら送信されるラジオ放送のメッセージ信号の本発明の一
部を占めているにすぎない。本発明では、アドレスコー
ド語を比較する期間中に、所定のページャのアドレス指
定がなされたか否かを判断して、関係ないアドレスコー
ド語が入ってきた場合には、直ちに上記のページャを遮
断状態にすることができる。したがって、ページャのエ
ネルギ消費が最小限に抑えられる。

【００９３】例えば、上記実施例では、プレターンオン
時間を考慮して８ビットの期間だけ受信機３を動作させ
ればよいので、欧州特許第０１１８１５３号に開示され
ている従来のシステムと比較すると、エネルギ消費量は
２３％節約される（独立性は、＋３０％）。さらに、連
続的な１６ビットの期間で受信機３を動作させた場合で
も、エネルギ消費量は２０％も節約される（独立性は、
＋２６％）。

【００９４】さらに、上記実施例において、純粋にアド
レスコード語の認識のみしか行っていない場合、では、
プレターンオン時間を考慮して８ビットの期間だけ受信
機３を動作させたときは、従来のシステムと比較する
と、エネルギ消費量は３８％節約される（独立性は、＋
６０％）。さらに、連続的な１６ビットの期間で受信機
３を動作させた場合でも、エネルギ消費量は２７％も節
約される（独立性は、＋３６％）。

【００９５】アドレスコード語の認識と同期コード語の
認識とを結び付けた単一のページャにおいては、エネル
ギ消費量は、８ビットの場合で６１％、１６ビットの場
合で４７％も節約される。また一方で、独立性は、それ
ぞれ＋２５５％および＋８９％にも達する。今まで本発
明の好適な実施例について説明してきたが、ここでは、
ただ単に、本発明の原理を例証したに過ぎないと考えら
れる。さらに、当業者においては数多くの変形および変
更が容易になし得るので、本文で示したような構成およ
び方法にのみ本発明を限定することは望ましくない。し
たがって、本文に添付されている請求の範囲およびその
等価物に記載された発明の範囲内にある限りにおいて
は、すべての適切な変形例および等価例が考えられる。

【図面の簡単な説明】

【図１】本発明の自局呼びシステムに使用されるページ
ャの一実施例を示すブロック図である。

【図２】図１のページャに適用することを目的としてメ
ッセージ信号の送信に用いられるＰＯＧＳＡＧのコーデ
ィング系を示すフォーマット図である

【図３】本発明のページャの実施例をより詳細に示す回
路ブロック図である。

【図４】図３のページャに使用されるデコーダを示し、
かつ、本発明の原理がどのようにして実施レベルに移さ
れるかをより詳細に示すための簡略化された回路ブロッ
ク図である。

【図５】本発明のページャにおける同期コード語の認識
手順の第１の部分を説明するためのフローチャートであ
る。

【図６】本発明のページャにおける同期コード語の認識
手順の第２の部分を説明するためのフローチャートであ
る。

【図７】本発明のページャにおける同期コード語の認識
手順の第３の部分を説明するためのフローチャートであ
る。

【図８】本発明のページャにおける同期コード語の認識
手順の第４の部分を説明するためのフローチャートであ
る。

【図９】本発明のページャにおけるアドレスコード語の
認識手順を説明するためのフローチャートである。

【符号の説明】

１…ページャ ２…アンテナ ３…受信機 ４…デコーダ ５…ＲＡＭ記憶装置 ６…データ処理装置 ８…マイクロコンピュータ ９…ディスプレイ・インタフェース １０…マイクロプロセッサ １１…ＲＡＭ領域 １２…ＲＯＭ領域 １３…ディスプレイ １４…入力制御回路 １５…モータ １６、１７…携帯用電源 ２５…共振器回路 ３０…カウンタ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 一定の時間間隔で繰り返される同期コー
   ド語と、アドレスコード語と、メッセージ情報コード語
   とから構成されると共に、ラジオ放送のメッセージ信号
   を受信するように意図されたページャを具備する自局呼
   びシステムであって、前記のメッセージ情報は、１つま
   たは幾つかのメッセージを含み、該ページャは、 前記のコード化された信号を受信しかつ復調する受信機
   と、 前記ページャのアドレス指定がなされたことが明らかで
   あるときに、前記同期コード語、アドレスコード語およ
   びメッセージ情報コード語をたがい識別する目的で、前
   記のコード化されたメッセージ信号をデコード化するよ
   うに意図され、かつ、該デコード化されたメッセージ信
   号からメッセージ情報を抽出するように意図されたデコ
   ーダと、 該デコーダに接続されており、該メッセージ情報を記憶
   するように意図された記憶装置と、 該記憶装置に接続されており、該メッセージ情報がわか
   りやすくなるように該メッセージ情報を処理するための
   手段と、 該ページャに電力を供給するためのエネルギ供給手段
   と、 該受信機と該エネルギ供給手段との間に接続されてお
   り、該エネルギ供給手段により供給される電圧を、該受
   信機に選択的に印加するためのスイッチング手段と、 論理的に高い状態または論理的に低い状態のいずれか一
   方の状態になっている複数のビットを有する前記同期コ
   ード語を記憶するための手段と、 前記同期コード語の受信を可能にし、かつ、該記憶され
   た同期コード語と前記メッセージ信号の同期コード語と
   の比較を行う目的で、前記電圧が前記受信機に印加され
   るように前記スイッチング手段を制御するための制御手
   段とを備え、 該制御手段は、前記同期コード語を認識した後に前記電
   圧を遮断するように構成され、 さらに、前記制御手段は、前記同期コード語の複数のビ
   ットの少なくとも一部であって連続するビット間の状態
   変化の回数が最大となるような複数のビットを、各々の
   ビット毎に比較すると共に、該比較により、前記同期コ
   ード語の複数のビット中の限られた数のビットの同一性
   をもって前記同期コード語の認識を行うときに、前記ス
   イッチング手段を動作させる手段を有することを特徴と
   する自局呼びシステム。
2. 【請求項２】 前記メッセージ信号が、ＰＯＧＳＡＧフ
   ォーマットの形態をなし、前記制御手段が、前記同期コ
   ード語の１９番目から２４番目までのビットに関する比
   較を行うように構成される請求項１記載の自局呼びシス
   テム。
3. 【請求項３】 前記制御手段が、前記メッセージ信号の
   複数のビット中の予め定められた数に対応する期間にわ
   たり、前記比較に先立って前記受信機を前記エネルギ供
   給手段に接続することができるように、前記スイッチン
   グ手段を制御するように構成される請求項１記載の自局
   呼びシステム。
4. 【請求項４】 前記期間が、１から３０までのビットの
   数の期間である請求項３記載の自局呼びシステム。
5. 【請求項５】 前記制御手段が、前記のビット毎の比較
   の間にビットの不一致が確定される回数をカウントする
   ためのカウント手段を有しており、 さらに、前記制御手段が、前記比較により確定されたビ
   ットの不一致の回数が所定の値を越えたときに、前記同
   期コード語の複数のビット中の限られた数のビット毎の
   比較から、全体の連続する同期コード語のビット毎の比
   較に移行するように構成される請求項１記載の自局呼び
   システム。
6. 【請求項６】 前記カウント手段の受容量が２に等しい
   請求項５記載の自局呼びシステム。
7. 【請求項７】 前記制御手段が、 前記ページャに特有なアドレスコード語を記憶するため
   の手段と、 該記憶されたアドレスコード語の複数のビットと、入っ
   てくるメッセージ信号に含まれるアドレスコード語の対
   応する複数のビットとの間でビット毎の比較を行うと共
   に、前記のアドレス比較により確定されたビットの不一
   致の回数が所定の値を越えたときだけ前記受信機の動作
   状態を維持するように、前記スイッチング手段を動作さ
   せる手段とを有する請求項１記載の自局呼びシステム。
8. 【請求項８】 前記制御手段が、前記記憶されたアドレ
   スコード語の複数のビットと、入ってくるメッセージ信
   号に含まれるアドレスコード語の対応する複数のビット
   との間でビット毎の比較を行う間にビットの不一致が確
   定される回数をカウントするためのカウント手段を有し
   ており、 さらに、前記制御手段は、前記カウント手段の内容の関
   数として前記スイッチング手段を動作させるように構成
   される請求項７記載の自局呼びシステム。
9. 【請求項９】 前記同期コード語を記憶するための手段
   がリング・レジスタであり、該リング・レジスタにおい
   ては、前記同期コード語が、前記メッセージ信号のバイ
   ナリ・データの流れ速度に対応する周波数を有するクロ
   ック信号の制御の下で循環する請求項１記載の自局呼び
   システム。
10. 【請求項１０】 前記アドレスコード語を記憶するため
    の手段がリング・レジスタであり、該リング・レジスタ
    においては、前記同期コード語が、前記メッセージ信号
    のバイナリ・データの流れ速度に対応する周波数を有す
    るクロック信号の制御の下で循環する請求項７記載の自
    局呼びシステム。
11. 【請求項１１】 前記同期コード語および前記アドレス
    コード語をそれぞれ記憶するためのレジスタが、いずれ
    も、前記スイッチング手段を介してビット毎の比較手段
    に接続されており、 該スイッチング手段は、前記メッセージ信号が、前記ペ
    ージャに関係する信号のフレーム内で前記同期コード語
    を提示するかまたは前記アドレスコード語を提示するか
    に応じて、該レジスタを該ビット毎の比較手段に選択的
    に接続するように構成される請求項９または１０記載の
    自局呼びシステム。
12. 【請求項１２】 前記ページャと、 該ページャと一体になって計時機能を表示するように意
    図された時計とを備える請求項１から１１のいずれか１
    項に記載の自局呼びシステム。